JPH0471071A - アナログ／ディジタル混載集積回路のシミュレーション方法 - Google Patents
アナログ／ディジタル混載集積回路のシミュレーション方法Info
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- JPH0471071A JPH0471071A JP2183788A JP18378890A JPH0471071A JP H0471071 A JPH0471071 A JP H0471071A JP 2183788 A JP2183788 A JP 2183788A JP 18378890 A JP18378890 A JP 18378890A JP H0471071 A JPH0471071 A JP H0471071A
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- Japan
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- circuit
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- power supply
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- 238000000034 method Methods 0.000 title claims description 6
- 238000004088 simulation Methods 0.000 claims abstract description 12
- 238000010586 diagram Methods 0.000 abstract description 3
- 239000007787 solid Substances 0.000 abstract description 2
- 239000007788 liquid Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ／ディジタル混載集積回路のシミュレ
ーション方法に係り、特にチップ上にアナログ回路部と
ディジタル回路部の双方の部分を有するアナログ／ディ
ジタル混載集積回路の設計検証を行なう方法に関する。
ーション方法に係り、特にチップ上にアナログ回路部と
ディジタル回路部の双方の部分を有するアナログ／ディ
ジタル混載集積回路の設計検証を行なう方法に関する。
近年、大規模集積回路（ＬＳ Ｉ）の高集積化。
高機能化を図るうえて、共存可能なアナログ素子とディ
ジタル素子との混載化か種々行なわれるようになってき
た。このようなアナログ／ディジタル混載ＬＳＩの設計
検証を行なうには、アナログ回路部に対して回路シミュ
レータか、またディジタル回路部に対して論理シミュレ
ータか夫々必要になる。
ジタル素子との混載化か種々行なわれるようになってき
た。このようなアナログ／ディジタル混載ＬＳＩの設計
検証を行なうには、アナログ回路部に対して回路シミュ
レータか、またディジタル回路部に対して論理シミュレ
ータか夫々必要になる。
アナログ／ディジタル混載ＬＳＩの設計検証に際しては
、まずアナログ回路部とディジタル回路部とか混在して
記述されている回路（以下、これをＡ／Ｄ混在回路と記
す）を各階層毎に展開し、論理回路情報データベースを
利用してアナログ回路部とディジタル回路部とを夫々分
離し、夫々側々にアナログ回路部は回路シミュレータで
、またディジタル回路部は論理シミュレータでシミュレ
ーションを行なっている。
、まずアナログ回路部とディジタル回路部とか混在して
記述されている回路（以下、これをＡ／Ｄ混在回路と記
す）を各階層毎に展開し、論理回路情報データベースを
利用してアナログ回路部とディジタル回路部とを夫々分
離し、夫々側々にアナログ回路部は回路シミュレータで
、またディジタル回路部は論理シミュレータでシミュレ
ーションを行なっている。
ここで、論理シミュレータ用の回路記述では、従来から
電源への接続は電源クリップセルを記述することにより
なされており、電源は回路入力などとして必要なときだ
けしか記述されない。一方、回路シミュレータ用の回路
記述では電源はそのすへての必要なアナログ回路素子に
供給しなければならないため、一つの電源セルて各階層
のアナログ回路に電源を供給する場合は、第２図に示す
如く、各階層の回路１１〜ｌ。の端子２１〜２つに、一
つの電源セル３の端子４を接続する記述が必要となる。
電源への接続は電源クリップセルを記述することにより
なされており、電源は回路入力などとして必要なときだ
けしか記述されない。一方、回路シミュレータ用の回路
記述では電源はそのすへての必要なアナログ回路素子に
供給しなければならないため、一つの電源セルて各階層
のアナログ回路に電源を供給する場合は、第２図に示す
如く、各階層の回路１１〜ｌ。の端子２１〜２つに、一
つの電源セル３の端子４を接続する記述が必要となる。
また、第３図に示すように、各階層のアナログ回路５１
〜５．の各々に電源セル６、〜６．を夫々接続するよう
に記述することも従来行なわれている。
〜５．の各々に電源セル６、〜６．を夫々接続するよう
に記述することも従来行なわれている。
しかるに、第２図の接続例では各階層のアナログ回路ｌ
、〜１０と電源セル３に夫々端子２□〜２、や４か必要
で、またそれらの間の配線か必要になるので、回路記述
か複雑となってしまう。
、〜１０と電源セル３に夫々端子２□〜２、や４か必要
で、またそれらの間の配線か必要になるので、回路記述
か複雑となってしまう。
一方、第３図の接続例では回路記述は簡単であるか、各
電源セル６、〜６．毎に電源が発生されるため、シミュ
レーション素子数か増大し、シミュレーションできる対
象回路が限定されてしまう。
電源セル６、〜６．毎に電源が発生されるため、シミュ
レーション素子数か増大し、シミュレーションできる対
象回路が限定されてしまう。
本発明は上記の点に鑑みてなされたもので、回路記述を
簡単にし、しかもシミュレーション素子数か増大しない
ようにするアナログ／ディジタル混載集積回路のシミュ
レーション方法を提供することを目的とする。
簡単にし、しかもシミュレーション素子数か増大しない
ようにするアナログ／ディジタル混載集積回路のシミュ
レーション方法を提供することを目的とする。
本発明は、集積回路上に混載されるアナログ回路部とデ
ィジタル回路部とからなる混在記述回路中のアナログ回
路を、各論理階層の回路毎に電源セルを接続して記述し
、論理階層展開後に電源セルのうち同一のものをまとめ
、その後に前記アナログ回路部とディジタル回路部の分
離を行なう。
ィジタル回路部とからなる混在記述回路中のアナログ回
路を、各論理階層の回路毎に電源セルを接続して記述し
、論理階層展開後に電源セルのうち同一のものをまとめ
、その後に前記アナログ回路部とディジタル回路部の分
離を行なう。
本発明ではアナログ回路部を論理階層毎に電源供給を電
源セルで行なうため、回路記述が簡単になる。また、論
理階層展開後に同一電源セルを一つにまとめるため、回
路シミュレーションの素子数増加を防止できる。
源セルで行なうため、回路記述が簡単になる。また、論
理階層展開後に同一電源セルを一つにまとめるため、回
路シミュレーションの素子数増加を防止できる。
第１図は本発明の一実施例の流れ図を示す。まず、Ａ／
Ｄ混在記述回路を用意する（ステップ１１）。本実施例
では、このＡ／Ｄ混在記述回路は第３図に示したように
、アナログ回路部が各階層毎に別々に電源セルと接続さ
れた回路記述になされている。従って、回路記述が簡単
となる。
Ｄ混在記述回路を用意する（ステップ１１）。本実施例
では、このＡ／Ｄ混在記述回路は第３図に示したように
、アナログ回路部が各階層毎に別々に電源セルと接続さ
れた回路記述になされている。従って、回路記述が簡単
となる。
次にＡ／Ｄ混在記述回路を各階層の回路に展開し、べた
の回路図を作成する（ステップ１２）。
の回路図を作成する（ステップ１２）。
これは階層をなくしてシミュレーションを行なえるよう
にするためである。しかる後に、論理回路情報データベ
ース１３に基づいてアナログ回路部の電源セルのうち同
じ電源セルを一つにまとめて記述する（ステップ１４）
。この電源セルのまとめに際しては、先の階層の展開に
よって階層がなくなり、１つの回路となっているので、
各階層にまたがる第２図に２１〜２゜、４の如き外部端
子は見えなくなっている。従って、上記の電源セルのま
とめと外部端子不要であることから、回路シミュレータ
のシミュレーション素子数の増大を防ぐことができる。
にするためである。しかる後に、論理回路情報データベ
ース１３に基づいてアナログ回路部の電源セルのうち同
じ電源セルを一つにまとめて記述する（ステップ１４）
。この電源セルのまとめに際しては、先の階層の展開に
よって階層がなくなり、１つの回路となっているので、
各階層にまたがる第２図に２１〜２゜、４の如き外部端
子は見えなくなっている。従って、上記の電源セルのま
とめと外部端子不要であることから、回路シミュレータ
のシミュレーション素子数の増大を防ぐことができる。
次にアナログ回路部とディジタル回路とを分離しくステ
ップ１５）、分離されたアナログ回路部１６に対しては
回路シミュレータ１８によりシミュレーションが行なわ
れ、また分離されたディジタル回路１７に対しては論理
シミュレータ１９によりシミュレーションか行なわれる
。
ップ１５）、分離されたアナログ回路部１６に対しては
回路シミュレータ１８によりシミュレーションが行なわ
れ、また分離されたディジタル回路１７に対しては論理
シミュレータ１９によりシミュレーションか行なわれる
。
上述の如（、本発明によれば、アナログ回路部の各階層
毎に、電源セルを用いて回路記述を行なうため、回路記
述を簡単にてき、また論理階層展開後に同一の電源セル
を一つにまとめて回路シミュレータのシミュレーション
素子数を増大しないようにしたため、シミュレーション
対象回路か限定されてしまうことをなくすことかてきる
等の特長を有するものである。
毎に、電源セルを用いて回路記述を行なうため、回路記
述を簡単にてき、また論理階層展開後に同一の電源セル
を一つにまとめて回路シミュレータのシミュレーション
素子数を増大しないようにしたため、シミュレーション
対象回路か限定されてしまうことをなくすことかてきる
等の特長を有するものである。
第１図は本発明の一実施例の流れ図、
第２図は一つの電源セルと各階層の回路との接続例を示
す図、 第３図は各階層の回路毎に電源セルを接続した例を示す
図である。 図において、 １１はＡ／Ｄ混在記述回路、 １２は回路の階層の展開処理ステップ、１４は電源セル
のまとめ処理ステップ、１５はアナログ回路部とディジ
タル回路部の処理ステップ、 １８は回路シミュレータ、 １９は論理シミュレータ を示す。 特許出願人 富 士 通 株式会社 杢柴９■のｍ−１１の液オー５コ 第１図
す図、 第３図は各階層の回路毎に電源セルを接続した例を示す
図である。 図において、 １１はＡ／Ｄ混在記述回路、 １２は回路の階層の展開処理ステップ、１４は電源セル
のまとめ処理ステップ、１５はアナログ回路部とディジ
タル回路部の処理ステップ、 １８は回路シミュレータ、 １９は論理シミュレータ を示す。 特許出願人 富 士 通 株式会社 杢柴９■のｍ−１１の液オー５コ 第１図
Claims (1)
- 【特許請求の範囲】 集積回路上に混載されるアナログ回路部とディジタル回
路部とからなる混在記述回路の論理階層を展開後（１２
）、前記アナログ回路部とディジタル回路部とに夫々分
離し（１５）、該アナログ回路部とディジタル回路部の
夫々について別々にシミュレーションを行なう方法にお
いて、 前記混在記述回路中のアナログ回路部を、各論理階層の
回路毎に電源セルを接続して記述し、前記論理階層展開
（１２）後に該電源セルのうち同一のものをまとめ（１
４）、その後に前記アナログ回路部とディジタル回路部
の分離を行なうことを特徴とするアナログ／ディジタル
混載集積回路のシミュレーション方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2183788A JPH07101420B2 (ja) | 1990-07-11 | 1990-07-11 | アナログ／ディジタル混載集積回路のシミュレーション方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2183788A JPH07101420B2 (ja) | 1990-07-11 | 1990-07-11 | アナログ／ディジタル混載集積回路のシミュレーション方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0471071A true JPH0471071A (ja) | 1992-03-05 |
| JPH07101420B2 JPH07101420B2 (ja) | 1995-11-01 |
Family
ID=16141943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2183788A Expired - Lifetime JPH07101420B2 (ja) | 1990-07-11 | 1990-07-11 | アナログ／ディジタル混載集積回路のシミュレーション方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101420B2 (ja) |
-
1990
- 1990-07-11 JP JP2183788A patent/JPH07101420B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07101420B2 (ja) | 1995-11-01 |
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