JPH02245831A - 電子ハードウェアシステムのエミュレーション装置 - Google Patents

電子ハードウェアシステムのエミュレーション装置

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JPH02245831A
JPH02245831A JP1314134A JP31413489A JPH02245831A JP H02245831 A JPH02245831 A JP H02245831A JP 1314134 A JP1314134 A JP 1314134A JP 31413489 A JP31413489 A JP 31413489A JP H02245831 A JPH02245831 A JP H02245831A
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JP
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circuit
input
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integrated circuits
hardwired
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JP1314134A
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Stephen P Sample
ステファン・ポール・サンプル
Michael R Damour
マイケル・レイモンド・ダムール
Thomas S Payne
トーマス・ステファン・ペイネ
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Quickturn Design Systems Inc
Original Assignee
Quickturn Systems Inc
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
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    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
    • G06F30/331—Design verification, e.g. functional simulation or model checking using simulation with hardware acceleration, e.g. by using field programmable gate array [FPGA] or emulation

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  • General Physics & Mathematics (AREA)
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  • Geometry (AREA)
  • Quality & Reliability (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】
この発明は、電子ハードウェア装置に関し、より詳しく
は、電子ハードウニアンステムをエミュレーション（高
速化）するための装置に関する。
【従来の技術】
電子構成及び電子システムは、より複雑化するにつれ、
これらの構成及びシステムの設計は、より多くの時間の
消費しかつ要求の多い作業となっている。最近では、電
子構成及びシステムのソフトウェアシミコレ−ジョンが
設計者にとって重要なツールとなういる。設計のシミュ
レーションは、実際の設計動作を形づくるアルゴリズム
の履行にある。シミニレ−ジョンは、実際に構成するこ
となく、設計を分析し変更できる能力を備え、かつ、設
計過程において多くの利点を有している。しかしながら
、シミュレーションは、３点の限界を受け、即ち、シミ
ュレーションの速度、シミュレーション設計に対する要
求、及び他の設計部分における実際の物理的な履行に対
して一部の設計のシミーレージ重ンを実際に結合し得な
い点である。 シミュレーション加速装置が、シミュレーション速度の
問題に対処するために使用されるに至った。シミュレー
ション加速装置は、一般用途ノコンビ二一夕を用いたと
きよりもより高速に行うためのシミュレーシ１ンアルゴ
リズムを実行するために特殊用途のハードウェアを使用
する。それにもかかわらず、シミュレーション加速装置
は、実際の設計をモデルにしたアルゴリズムを履行し、
結果としてやはり実際のハードウェア実行よりも実質的
により遅くなっている。加速装置は、シミュレーシツン
されるすべての装置のソフトウェア設計に対する必要性
を少しも取り除いていない。 Ｖａｌｉｄ　Ｒｅａｌ　ＣｈｉｐやＤａｉｓｙ　ＰＭＸ
のような物理的な設計システムは、複雑な標準部分に対
し、ソフトウェア設計の能力不足の問題に対処している
。これらの設計システムは又、複雑なソフトウェア設計
の実行速度をある程度改善している。物理的な設計装置
は、ソフトウェアシミル−タと結合して使用される。設
計する機関及びこれに接続される実際の部品が、上記部
品の設計の代わりに用いられ、部品のシミュレーション
設計の代わりの部品の実際の応答を使用するシミュレー
タに結合される。物理的な設計の領域における重要な改
革は、設計器とシミュレータとの間の結合に関連してい
る。 標準のマイクロプロセッサの使用に伴う、同様な設計及
びベリファイ（検証）の問題は、多数の国から供給され
ている、エミュレータを回路に組み込んだマイクロプロ
セッサの使用により対処されている。エミュレータ組み
込みのマイクロプロセッサは、現行のマイクロプロセッ
サ、あるいは、現行のマイクロプロセッサを特別に変更
仕様したものを使用する。この変更仕様したものは、設
計におけるデバッグ作業をより容易とするために特別な
用途の論理手段が組み込まれる。高速化させるエミル−
タ組み込みのマイクロプロセッサは、現行のマイクロプ
ロセッサの代わりに、システムにつなぐためのケーブル
を備え、実際のシステムがデバッグ中にリアルタイムに
近い速度で実行できるようになっている。
【発明が解決しようとする課題】
これらのすべての技術が設計及びベリファイ処理に対し
て利点を与えるにもかかわらず、設計及びデバッグに対
する要求、即ち、標準でない部分に対するリアルタイム
に近い動作、標準部分よりも他の部分に対する組み込み
のエミュレータ、及びすべての装置に対するソフトウェ
ア設計に対する要求のすべてを満足させていない。
【課題を解決するための手段】
開示され請求される装置は、ユーザーの図式及びネット
リストから設計される集積回路あるいはシステムの標準
ハードウェアを高速かつ自動的に発生させることにより
、集積回路及びシステムの開発を目的とする。この標準
ハードウェアは、電気的に再構成可能であり、手作業に
よる結線作業あるいは装置の取り替えを殆どあるいは全
（必要とせずに不特定多数の設計に変形可能である。こ
の標準ハードウェアは、リアルタイムあるいはリアルタ
イムに近い速度で実行し、より大きいシステムに直接に
取り付けられる。ＶＬＳ　ＩチップあるいはＡＳＩＣ装
置をこの標準ハードウェアに取り付けて、エミュレート
された設計を実行させてもよい。 この発明の装置は、エミュレーシジンアレイを含み、こ
のエミュレーシッンアレイは、電気的にプログラム可能
なゲートアレイによるものであり、これにより、必要な
論理機能を実行させ、そしてこれらのゲートアレイを相
互接続して設計を行っている。このゲートアレイは、論
理を遂行するとともに、固定のプリント回路基板間の信
号を結びつける。設計の構成のために、このようなワイ
ヤー接続やＰＡＬＳの取り替九のような手作業のステッ
プを殆どあるいは全く必要としない。 一組のアダプタープラグに沿った外部のケーブルは、プ
ログラム可能な基板が外部のシステムあるいはプリント
基板に直接接続されるのを可能にする。この発明による
装置は、チップあるいは基板を大きいシステムの一部と
して置き換える。ユ−ザーが手作業にてワイヤー変更す
ることなく、設計の内部ノードがプローブされ、表示さ
れる波形が得られるように、付加的なデバッガ−のハー
ドウェアが含まれる。 ユーザーが供給したネットリスト及び図式は、装置にて
使用できるように、正確な構成ファイルとして変換され
る。
【実施例】
この発明の装置の好ましい実施例を第１Ａ図に示してい
る。エミュレーション装置１０は、入力データ動作部１
２を備え、これに対してユーザーがエミュレートしたい
電子回路あるいはシステムを示す情報を入力する。入力
データ動作部１２で作成された構成情報は、構成ユニッ
ト１４に送出される。構成ユニット１４は、エミュレー
ションアレイＩ６内のプログラム可能なゲートアレイを
プログラムするのに必要な回路を含む。 この発明のシステムの心臓部は、エミュレーションアレ
イ１６である。このエミュレーションアレイ１６は、多
数のプログラム可能なゲートアレイ装置１８を含む。こ
のプログラム可能なゲートアレイ装置１８は、マトリッ
クスに配列されている。 図示の目的のために、第１図のエミュレーションアレイ
１６は、３ｘ３のマトリックスで計９個、参照番号では
１８ａないし１８ｉのゲートアレイが示されている。第
１図に示した３Ｘ３のアレイは、当業者であれば容易に
わかるように、これは単なる例示のものであり、実際の
ものではない。 エミュレーションアレイ１６のサイズは、簡単な設計選
択によって決められる。 実際の構成においては、エミュレーションアレイ１６は
、３次元のアレイとなり、好ましい実施例では、集積回
路１８による個々のプログラム可能なケートアレイのマ
トリックスを含む多数の回路基板よりなる。好ましい実
施例では、各カードは、６×６マトリツクスのプログラ
ム可能なゲートアレイ１８を含む。好ましい実施例では
、テストの際のプローブ時に使用するために、各々のカ
ードに６行になるプログラム可能な別のゲートアレイが
存在する。 好ましい実施例では、集積回路によるゲートアレイ１８
は、カルフォニア、　Ｘ　１ｌｉｎｘ社で製造されたＸ
Ｃ３０９０の集積回路を使用できる。これらの集積回路
及びその使用法については、ＰＮＯＯ１００４８０１版
の“プログラム可能なゲートアレイ　データブック”に
紹介されており、ここで参考として述べる。この発明の
プログラム可能なゲートアレイチップ１８間のＩ１０ビ
ンのワイヤー接続が第１Ｂ図に示されている。この第１
Ｂ図は、マトリックスに構成した６個のプログラム可能
なゲートアレイを示す。中央にある参照番号１８ｘのプ
ログラム可能なゲートアレイは、隣接するゲートアレイ
と接続されている。 プログラム可能なゲートアレイ１８の各々は、固有の番
号を有し、その入力／出力（１１０’）ピンは裏面にワ
イヤー接続される。これらのＩ１０ビンは、内部カード
のワイヤー接続するためと、エミュレーション回路内に
含むべきＶＬＳ　Ｉ集積回路を包含するために使用され
る。好ましい実施例では、各ゲートアレイ１８ｘの２８
本のＩ１０ピンは、裏面にワイヤー接続され、そしてエ
ミニレーシ目ン回路において、ＶＬＳ　Ｉ集積回路の包
含のために使用される。これらの同じＩ１０ビンは、１
４本各々が、プログラム可能なゲートアレイ１８ｘを含
む基板のす゛ぐ上とすぐ下の回路基板上の、対応するプ
ログラム可能なゲートアレイに（つまりこれらと対応す
る位置）に接続される。これらの接続は、１４本を示す
上及び下向きの矢印、参照番号１９ａないし１９ｂにて
示される。各ゲートアレイ１８の１０本のピンは、エミ
ーレーシ璽ンシステムの入力／出力ラインに接続され（
第１Ｂ図では不図示）、９本のＩ１０ピンは、内部のノ
ード（第１Ｂ図では不図示）をプローブするために使用
される。 各ゲートアレイ１８の残りの９６本のＩ１０ビンは、他
のプログラム可能なゲートアレイの入力／出力ピンと内
部接続するために使用され、マトリックスにされる。好
ましい実施例では、１８本のＩ１０ピン（＃照番号１９
ｃないし１９ｆ）は、各々互いに近接したプログラム可
能なゲートアレイに接続される。４本のＴ１０ビンは、
すべてのゲートアレイを接続する４ビツトの全体のバス
に接続され、４本のＴ１０ビンは、マトリックスの角に
あるゲートアレイに互いに制御され（参照番号１９ｇな
いし１９ｊ）、そして、各々水平方向及び垂直方向に飛
び越えた４本のＴ１０ビンは、つまり、−旦取り除いて
チップに接続される。 この発明のエミュレーションアレイにおける内部接続の
可能性を増すために、内部チップの接続は、マトリック
スの端部の周りに包囲される。これは例えば次の接続を
意味する。即ち、第１Ａ図におけるプログラム可能なゲ
ートアレイチップ１８ａのＴ１０ビンは、プログラム可
能なゲートアレイチップ１８ｃのＴ１０ビンに接続され
、プログラム可能なゲートアレイ１８ｄは、プログラム
可能なゲートアレイチップ１８ｆのＴ１０ビンに接続さ
れ、プログラム可能なゲートアレイチップ１８ｇのＴ１
０ビンは、プログラム可能なゲートアレイチップ１８１
のＴ１０ビンに接続される。 同様に、プログラム可能なゲートアレイチップ１８ａの
Ｔ１０ビンは、プログラム可能なゲートアレイチップ１
８ｇのＴ１０ビンに接続され、プログラム可能なゲート
アレイチップ１８ｂのＴ１０ビンは、プログラム可能な
ゲートアレイチップ１８ｈのＴ１０ビンに接続され、そ
して、プログラム可能なゲートアレイチップ１８ｃのＩ
１０チップは、プログラム可能なゲートアレイチップ１
８１のＴ１０ビンに接続される。この発明のシステムの
好ましい実施例では、エミュレーションアレイ１６は、
３次元のアレイであり、各々が６×６のマトリックスを
含む多数のカードで構成される。 内部カードの技術は、垂直方向の第３の次元において拡
張されており、与えられたカードのある位置にあるマト
リックスにおけるプログラム可能なゲートアレイのＴ１
０ビンは、すぐ上とすぐ下のカード上の対応するプログ
ラム可能なゲートアレイの！１０ピンと接続を持つ。更
に、最上部のカードにおけるアレイよりの接続は、周り
を包むようにして、底部のカードにおける対応するアレ
イに接続される。 入力データ動作部１２は、Ｄａｉｓｙ、　Ｍｅｎｔｏｒ
、及びＶａｌｉｄ　Ｌｏｇｉｃ社によって現在製造され
ているような入力データ動作部を利用できる。入力デー
タ動作部１２は、ユーザーにより公知の技術で入力され
たデータからゲートレベルのネットリストを発生する。 いくつかのソフトウェアプログラムを用いて、入力デー
タ動作部の動作を以下に述べる。入力データ動作部１２
は、エミュレーションアレイ１６内の各々のプログラム
可能なゲートアレイチップ、プローブ用論理ユニット２
０、論理解析／パターン発生器２２及びインタフェース
２５内における内部接続及び論理機能をプログラムする
のに必要な一組のファイルを生成する。構成ユニット１
４は、その後、入力データ動作部１２により作成された
ファイルを用いてシステムを構成する。 プローブ用論理ユニット２０は、多数のプローブ用のプ
ログラム可能なゲートアレイを含み、好ましい実施例で
は、一つの回路基板に対する個数は、１枚のカードのマ
トリックスにおける一つの次元の大きさに等しい。第１
Ｃ図に示したように、６個のプローブ用論理のプログラ
ム可能なゲートアレイは、好ましい実施例では、６×６
のマトリックスが用いられる。これらのゲートアレイは
、これらのアレイに近接した列マトリックスにおけるプ
ログラム可能なゲートアレイの各々に内部接続されるＴ
１０ビンを有する。例えば、第１のプローブ用論理アレ
イは、第１Ａ図のプログラム可能なゲートアレイ１８ａ
、１８ｄ及び１８ｇとの一組の内部接続を有する。 好ましい実施例では、各プローブ用論理のプログラム可
能なゲートアレイにおける４４個のＩ１０接続は、上述
したマトリックスにおける列の６個のプログラム可能な
ゲートアレイに与えられ、これらの接続のうちの９本が
一つのプログラム可能なゲートアレイに与えられる。加
えて、各プローブ用論理のプログラム可能なゲートアレ
イは、他のゲートアレイに対する接続を有する。この方
法により、プローブ用論理のプログラム可能なゲートア
レイは、全体のマトリックスにおける他のプログラム可
能なゲートアレイのいずれにも接続される。 プローブ用論理ユニット２０は、論理解析／パターン発
生器２２を、エミュレーションアレイ１６に含まれる設
計における所望の７−ドに接続する手段を与える。構成
ユニット１４は、プローブ用論理ユニット２０と論理解
析／パターン発生器２２との間の接続を与える。パター
ン発生器は、エミュレーションアレイ１６内にて構成さ
れ、かつ実行している設計に対して信号を与え、論理解
析器は、設計における回路動作をモニターする。 エミュレーションアレイ１６によりエミュレートされる
外部のシステムが、実際にユーザーの外部システム２４
に接続されるように、エミュレーションアレイ１６は、
ユーザーの外部システム２４に接続する。参照番号２６
で示した１個あるいはより多くのＶＬＳ　Ｉ装置も又、
システム１０でエミュレートされた設計の中に組み込ま
れてもよい。加えて、ＶＬＳ　Ｉ装置２６に対して、分
離した構成および／又は集積回路を用いた他の回路機能
が設けられてもよい。これらの装置には、プログラム可
能なゲートアレイ１８から１個あるいはより多くのマイ
クロプロセッサやこれと同じようなＶＬＳ　Ｉ装置が位
置する回路のカードへの多数のＩ１０ピン接続が設けら
れる。出力基板装置は、一つあるいはより多くの理由が
らアレイにおいて有効的に実行され得ないので、この出
力基板装置は、参照番号２６のところに位置してもよい
。高速あるいはアナログの回路がこの例である。 付随的に、第１図の参照番号２８で示したメモリ装置が
エミュレーションアレイに接続されてもよい。ＶＬＳ　
Ｉ装置２６及びメモリ装置２８の好ましい構成は、それ
ぞれ第３図及び第４図に関して説明する。 第２図を参照すると、この発明のシステム１゜のエミュ
レーションアレイ１６の部分は、マトリックスとなるよ
うに内部接続された、プログラム可能なゲートアレイ装
置１８ａ、１８ｂ、１８ｄ及び１８ｅを含むものとして
示されている。第２図に示した例では、プログラム可能
なゲートアレイ１８ｅ内にアンドゲート３０が示されて
おり、このアンドゲート３０の第１の入力部は、導体３
２を介してプログラム可能なゲートアレイ１８ａと、ゲ
ートアレイ１８ｂ内の導体３３と、ゲートアレイ１８ａ
と１８ｂとの間の導体３４とに接続される。アンドゲー
ト３０の第２の入力部は、導体３８を介してプログラム
可能なゲートアレイ１８ｄと、プログラム可能なゲート
アレイ１８ｄと１８ｅとの開の導体４０とに接続される
。アンドゲート３０の出力部は、プログラム可能なゲー
トアレイ１８ｅの出力導体４２に接続される。プログラ
ム可能なゲートアレイチップ間の接続、即ち、３４．３
６及び４０は、ハードワイヤー、好ましくは、プリント
基板のパターンによる手段であり、他方、プログラム可
能なゲートアレイチップにおける内部接続、即ち、３２
．３３及び３８は、構成ユニット１４により、これらの
チップにロードされた構成情報の手段によりなされたも
のである。 第２図に示した例は、図示の目的のために単に簡略化し
た例であり、実際のエミュレーション回路では第２図の
プログラム可能なゲートアレイ１８ａ、１８ｂ、１８ｄ
及び１８ｅはより多くの論理機能を含みかつより慢雑に
接続されるということが当業者であれば容易に理解でき
るであろう。 実際に構成されるとき、エミュレーションアレイは、第
３図で示したようにエミュレーションアレイに外部から
接続されるいくつかのＶＬＳ　Ｉ素子を除き、エミュレ
ートされる全体の回路を含む。 第３図を参照すると、ＶＬＳＩ装置２６ａ及び２６ｂは
、多数の導体４４ａないし４４ｇ及び４６ａないし４６
ｇを介してエミュレーションアレイ１６に接続されてい
る。加えて、各々のＶＬＳ
【装置とエミュレーションア
レイ１６との間を接続するバス４８が示されている。バ
ス４８は、マイクロプロセッサのようなＶＬＳ　Ｉ装置
としてのバス構成であり、アドレス及びデータバスを有
する。 ＶＬＳ　Ｉ装置２６ａ及び２６ｂは、単に７本の信号ラ
イン４４ａないし４４ｇ及び４６ａないし４６ｇ及びバ
ス４８によりエミュレーシジンアレイ１６にイラスト的
に接続されいてることが当業者には容易に理解できるで
あろう。実際は、多数の信号接続がこれらの装置に施さ
れ、正確な数は、装置に対して利用できるトータルの信
号ライン数と同数のこのような接続の最大に基づいて設
計選択される。 第４図を参照すると、好ましいメモリ装置の実施例を示
している。メモリ装置５０ａ、５０ｂ及び５０ｃは、エ
ミュレーションアレイ１６内のプログラム可能なゲート
アレイ装置１８に接続されるアドレス、データ及び制御
ラインを有する。これにより、メモリ装置５０ａ、５０
ｂ及び５０ｃのそれぞれのアドレスバス５２ａ、５２ｂ
及び５２Ｃは、プログラム可能なゲートアレイ１８にデ
ータライン５４ａないし５４Ｃ及び制御ライン５６ａな
いし５６ｃとして接続される。マスターアドレスバス５
８、マスターデータバス６０及びマスター制御バス６２
は、プログラム可能なゲートアレイ１８からエミュレー
ションアレイ１６に接続する。プログラム可能なゲート
アレイマトリックス１６を適切なプログラミングにより
内部接続することにより、第４図の回路内のメモリ装置
５０ａ、５０ｂ及び５０ｃは、エミュレートされる回路
が要求する幅及び深さを変えてメモリアレイをエミュレ
ートするために構成してもよい。 メモリ装置５０ａ、５０ｂ及び５０Ｃは、どのタイプの
メモリ装置であってもよいことが、当業者であれば理解
できるであろう。アドレスデータ及び制御ラインの数は
、メモリ装置のサイズ及びタイプにより変わり、当業者
にとっては、いずれかのタイプのメモリチップを用いて
第４図に示したメモリエミュレーションアレイを構成す
るのは困難を伴わないであろう。 第５図を参照して、エミュレーションアレイ１６とユー
ザーの外部システム２４との間のインターフェースを述
べる。このインターフェースユニット（第１図の参照番
号２５）は、プログラム可能なゲートアレイ７０から構
成されてもよい。プログラム可能なゲートアレイ７０は
又、Ｘｌｌｉｎｘ社のＸＣ３０９０のプログラム可能な
ゲートアレイ集積回路であってもよい。プログラム可能
なゲートアレイ７００機能は、エミュレーションアレイ
１６とユーザーの外部システム２４との間のマツプ信号
を出力する。プログラム可能なゲートアレイ７０は、ラ
イン７２上のプログラム可能なゲートアレイ７０への多
数の導体と、プログラム可能なゲートアレイ７０をユー
ザーの外部システム２４に接続する導体７４との間にお
いて、接続及び信号経路を与える。プログラム可能なゲ
ートアレイ７０の別の機能は、ライン７２及び７４上の
信号にバッファー機能を与える。プログラム可能なゲー
トアレイ７０の第３の機能は、局部実行に対して高速の
論理を与えることである。ある回路設計に対し、もしエ
ミュレーションアレイ１６を通過することにより、時間
遅延が生じてシステムを失敗させるならば、いくつかの
緊急信号経路を設けてもよい。このような回路として、
信号経路時間及び信号遅延を切り捨てるために、ユーザ
ーの外部システムに接近したインタフェースユニット内
に緊急経路の論理が実行されてもよい。 好ましい実施例では、ライン７２は７５Ωの伝送ケーブ
ルである。ライン７２は、双方向で、エミュレートされ
る特定の設計によっては信号が一方向あるいは別の方向
に信号が伝わるので、ケーブルの端部での信号反射を防
止するのに没立つ端末抵抗を伝送ラインの各々の端末に
装荷すべきであるということは、当業者は理解できるで
あろう。 第６図を参照すると、この発明の論理解析及びパターン
発生器は、多数のプログラム可能なゲートアレイを含む
。好ましい実施例では、第１のデータチャンネルのプロ
グラム可能なゲートアレイ８０は、■１０バス８２と多
数のランダムアクセスメモリ（ＲＡＭ）チップ８４ａな
いし８４ｈとの間に接続される。一般のアドレスバス８
６は、データチャンネルプログラムゲートアレイ８０か
らのすべてのＲＡＭチップ８４ａないし８４ｈに接続さ
れる。データバス８８は、データチャンネルプログラム
可能なゲートアレイ８０からＲＡＭチップ８４ａないし
８４ｆに対して接続する。 第２のデータチャンネルのプログラム可能なゲ−トアレ
イ９０は、Ｉ１０バス８２に接続される。 多数のＲＡＭチップ９２ａないし９２ｈは、アドレスバ
ス９４を介してデータチャンネルのプログラム可能なゲ
ートアレイ９０に接続される。データバス９６は、第２
のデータチャンネルのプログラム可能なゲートアレイ９
０をＲＡＭチップ９２ａないし９２ｆの入力部に接続す
る。第１及び第２のデータチャンネルのプログラム可能
なゲートアレイ３０及び９０と、これらに関連するＲＡ
Ｍ８４ａないし８４ｈ及び９２ａないし９２ｈとがデー
タモジュールを構成する。この発明は、１個あるいはよ
り多くのデータジュールを使用する。 好ましい実施例では、４個のデータジュールがある。 データチャンネルのプログラム可能なゲートアレイ８０
及び９０は、Ｉ１０バス８２に接続される制御論理プロ
グラム可能なゲートアレイ９８により制御される。制御
ライン１０Ｏは、制御論理のプログラム可能なゲートア
レイ９８をデータチャンネルのプログラム可能なゲート
アレイ８０及び９０に接続する。タイムスタンプバス１
０２　ｉ；！、制御論理のプログラム可能なゲートアレ
イ９８をＲＡＭ８４ｇ及び８４ｈと９２ｇ及び９２ｈと
の入力部に接続する。制御論理のプログラム可能なゲー
トアレイ９８からのタイムスタンプ信号は、イベントタ
イム情報をＲＡＭ８４ｇ及び８４ｈと９２ｇ及び９２ｈ
とに格納し、同時にイベントからのデータは、ＲＡＭ８
４ａないし８４ｆと９２ａないし９２ｆとに格納される
。 第７図を参照すると、この発明の好ましい実施例である
プローブ用論理ユニットが示されている。 プローブ用論理ユニット２０は、プローブプログラム可
能なゲートアレイ１１０ａ、１１０ｂ及び１１０ｃを含
む。プローブプログラム可能なゲートアレイ１１０ａな
いし１　ｔｏｃは１１０バス８２に接続される。 プローブプログラム可能なゲートアレイ１１０ａ、１１
０ｂ及び１１０Ｃは、マトリックスの列のエミュレーシ
ョン・アレイ内のプログラム可能なゲートアレイに接続
される。これにより、プログラム可能なゲートアレイ１
１０ａは、エミュレーションアレイのプログラム可能な
ゲートアレイ１８ａ、１８ｄ及び１８ｇへの接続を有し
、プローブプログラム可能なゲートアレイ１１０ｂは、
エミュレーションアレイのプログラム可能なゲートアレ
イ１８ｂ、１８ｅ及び１８ｈへの接続を有し、そしてプ
ローブプログラム可能なゲートアレイ１１０ｃは、エミ
ュレーションアレイプログラム可能なゲートアレイ１８
ｃ、１８ｆ及び１８ｉへの接続を有する。 プローブ用論理ユニットの動作は第７図の例を用いて示
されている。第７図は単なる例示であり、プローブ用論
理ユニットは、一般に利用できるものであるということ
は当業者であれば容易に理解できるであろう。 第７図において、エミュレーションアレイプログラム可
能なゲートアレイ１８ａは、一対のインバータ１１２及
び１１４を含んで示されている。 ライン１１６は、エミュレーションアレイプログラム可
能なゲートアレイ１８ａからプログラム可能なゲートア
レイ１１０ａに延在して示されている。同様に、ライン
１１８及び１２０は、エミュレーションアレイプログラ
ム可能なゲートアレイ１８ｄ及び１８ｇをプローブプロ
グラム可能なゲートアレイ１１０ａに接続する。 エミュレーションアレ１６のマトリックスの第２の列内
のエミュレーションアレイプログラム可能なゲートアレ
イ１８ｅには、Ｄ型フリップフロップ１２２が示されて
いる。ライン１２４．１２６及び１２８は、エミュレー
ションアレイプログラム可能なゲートアレイ１８ｂ、１
８ｅ及び１８ｈを個々にプローブプログラム可能なゲー
トアレイ１１０ｂに接続する。 同様な方法により、ライン１３０．１３２及び１３４は
、エミュレーションアレイプログラム可能なゲートアレ
イ１８Ｃ１１８ｆ及び１８ｉを個々にプローブプログラ
ム可能なゲートアレイ１１０Ｃに接続する。当業者であ
れば、ライン＋１６．１１８．１２０．１２４．１２６
．１２８．１３０．１３２及び１３４は、例示の目的の
ために単に１本のラインとして示されているこりが容易
に理解できるであろう。実際の実施例においては、この
ような多数のラインが設けられ、エミュレーションアレ
イプログラム可能なゲートアレイにおける多くのポイン
トがプローブプログラム可能なゲートアレイによってプ
ローブ可能となっている。 好ましい実施例では、各々のプローブプログラム可能な
ゲートアレイから上記の列内の各エミュレーションアレ
イプログラム可能なゲートアレイに９本のラインが接続
される。 第７図の実施例に戻り、インバータ１１２の出力部をプ
ローブするのが望ましいと仮定する。エミュレーション
アレイプログラム可能なケートアレイ１８ａがプログラ
ムされ、ライン１１６が接続されるＩ１０ピンと、イン
バータ１１２の出力部及びインバータ１１４の入力部を
持つノードとの間の接続を作る。 同様に、エミュレーションアレイプログラム可能なゲー
トアレイ１８ｅ内のＤ型フリップフロップ１２２のクロ
ック入力部がプローブされるべきならば、ライン１２６
とＤ型フリップ７０ツブ１２２のクロック入力部との間
の接続をなすようにプログラム可能なゲートアレイがプ
ログラムされる。プローブ信号をＩ１０バス信号の一つ
に導くために、プローブＰＧＡＩＯａないし１０ｃの一
つに第２の接続が設けられる。 この発明の種々の箇所に使用されるプログラム可能なゲ
ートアレイは、構成ユニット１４によりプログラムされ
る。構成ユニット１４によるプログラム可能なゲートア
レイのプログラミングは、第８図を参照すると最も理解
しやすい。この図は、プログラム可能なゲートアレイを
構成する一つの好ましい方法を示している。池の方法も
利用可能でＸ１ｌｉｎｘのデータブックに説明されてい
る。 構成ユニット１４の説明の目的のために、プログラム可
能なゲートアレイ１５０．１５２．１５４及び１５６が
第８図に図示されているが、当業者であれば、プログラ
ム可能なゲートアレイ１５０．１５２．１５４及び１５
６が、システム内のこのようなすべてのアレイを示して
いるということが理解でき、ここで述べられた本質を理
解することにより、この発明により構成された特定のシ
ステムは、任意の個数のプログラム可能なゲートアレイ
を含むことができる。 第１Ａ図の入力データ入力動作部１２は、当業者で公知
の標準のＶＭＥバスに接続されてもよい。 第８図のＶＭＥバス１５８は、入力データ動作部１２の
出力部に接続されるバスである。このＶＭＥバス１５８
は、パラレルのコンバータ１６０と、アドレスバスチ１
７２と、そしてストローブ発生器１６４とに対して直列
に接続される。アドレスラッチ＋７２の出力部は、アド
レスバス１７４であり、このバス１７４は、ストローブ
デマルチプレクサ１６２と、クロックデマルチプレクサ
１６６とベリファイデマルチプレクサ１７０とに接続さ
れる。 シリアル／パラレルコンバータのシリアル出力部及びシ
リアル入力部は、プログラム可能なゲートアレイ１５０
Ｓ１５２．１５４及び１５６のデータ入力部とデータ出
力部とに個々に接続される。 一端がアドレスバス１７４に接続されるストローブデマ
ルチプレクサ１６２は、プログラム可能なゲートアレイ
１５０．１５２．１５４及び１５６の各々に対する出力
部を有する。ベリファイデマルチプレクサ１７０は、同
様に一端がアドレスバス１７４に接続され、そしてプロ
グラム可能なゲートアレイ１５０．１５２．１５４及び
１５６の各々に対する出力部を有する。ストローブデマ
ルチプレクサ１６２及びベリファイデマルチプレクサ１
７０の双方は、ストローブ発生器１６４に接続される。 ストローブ発生器１６４の機能は、エツジ能動ストロー
ブ信号を出力することであり、この信号により、ストロ
ーブデマルチプレクサ１６２あるいはべりファイデマル
チプレクサ１７０が、プログラム可能なゲートアレイ１
５０．１５２．１５４あるいは１５６の適当な一つへの
ルートを設定する。ストローブ発生器１６４は、ＶＭＥ
バス１５８内のＤＳＯデータストローブラインに接続さ
れる。 クロックデマルチプレクサ１６６は、一端がアドレスバ
ス１７４に接続され、そして、プログラム可能なゲート
アレイ１５０．１５２．１５４及び１５６の各々の対応
する出力部に接続される。 クロックデマルチプレクサ１６６は又、プログラム可能
なゲートアレイ１５０．１５２．１５４及び１５６への
データを計時するために使用されるクロック発生器１６
８に接続される。 入力データ動作部１２内で動作する構成ソフトウェアは
、一連のファイルを作成し、このファイルの各々は、シ
ステム内のプログラム可能なゲートアレイチップの一つ
をプログラムする。これらのファイルからの情報は、多
数のバイトによって構成ユニット１４に転送される。入
力データ動作部で動作するソフトウェアルーチンは、構
成ユニ・ノド１４のハードウェアを用いてシステム内の
プログラム可能なゲートアレイのプログラミングを指示
する。プログラム可能なゲートアレイをプログラムする
ために３つの信号が必要とされる。第１は、クロック信
号であり、この信号は、クロ・ツクデマルチプレクサ１
６６により、マスタークロ・１り信号からデコードされ
る。第２の信号は、ストローブ信号であり、これは、エ
ツジトリガーされるストローブであり、ストローブデマ
ルチプレクサ１６２によりデコードされる。このストロ
ーブ信号は、図示したプログラム可能なゲートアレイ１
５０．１５２．１５４及び１５６の選択された一つに対
するイネーブル信号として作用する。プログラム可能な
ゲートアレイをプログラムするために用いられる第３の
信号は、データそのものであり、シリアルのデータ流と
して送出される。クロックデマルチプレクサ１６６は必
要である。好ましいプログラム可能なゲートアレイの特
性は、データを受は取るとイネーブルされるべきなので
、それ故、選択されないプログラム可能なゲートアレイ
チップをなくすために、ある選択処理が要求される。 データ入力動作部は、最初、アドレスラッチ１７２を指
定するＶＭＥバスを介してアドレスを送出する。データ
のバイトは、アドレスラッチ１７２にう・ツチされ、ア
ドレスバス１７４に現れる。 アドレスラッチにおけるアドレス情報が一旦確定すると
、入力データ動作部１２は、ＶＭＥバス１５８を通して
ストローブ信号をストローブ発生器１６４に送出し、こ
のストローブ発生器１６４は、次に必要なストローブ信
号をストローブデマルチプレクサ１６２に送出する。ス
トローブデマルチプレクサ１６２は、ストローブ信号を
プログラム可能なゲートアレイ１５０．１５２．１５４
あるいは１５６から選択した一つに送出する。ＶＭＥバ
ス１５８からのデータは、次にシリアル／パラレルコン
バータ１６０にロードされる。そのデータは、クロック
に同期してシリアルにて、プログラム可能なゲートアレ
イ１５０．１５２．１５４及び１５６のデータ入力部に
通常接続されている、ライン１７６上に出力される。計
時するシリアル／パラレルコンバータ１６０は、クロッ
クデマルチプレクサ１６６にクロック信号を与えるクロ
。 り１６８からのクロックと同期している。このクロック
発生器１６８からのクロック信号は、クロックデマルチ
プレクサ１６６を介してプログラム可能なゲートアレイ
１５０．１５２．１５４及び１５６の一つを選択してお
り、そして、シリアル／パラレルコンバータ１６０のＳ
。υ１ライン＋７６上に現れるシリアルデータを、選択
されたプログラム可能なゲートアレイに１ビット取り込
ませる。 シリアル／パラレルコンバータ１６０が空になった後、
ＶＭＥバスは、別のデータバイトをシリアル／パラレル
コンバータ１６０に供給する。計時による、選択された
プログラム可能なゲートアレイへのデータの送出は繰り
返される。各々の連続したデータバイトは、保持用のＶ
ＭＥ　　ＤＴＡＣ：に信号により、先頭のバイトがシリ
アル／パラレルコンバータからシフトアウトされるまで
遅延される。次のバイトは、シリアル／パラレルコンバ
ータ１６０にロードされ、そして選択されたプログラム
可能なゲートアレイに送出され、選択されたプログラム
可能なゲートアレイに対するすべてのデータがロードさ
れるまで、前記の動作が繰替えされる。ＶＭＥバス１５
８は、アドレスラッチ１７２へ別のアドレスをロードし
、これにより、プログラムの為に別のプログラム可能な
ゲートアレイを選択する。この過程は、システム内のプ
ログラム可能なゲートアレイのすべてが情報によりロー
ドされるまで繰替えされる。 システム内のプログラム可能なゲートアレイのすべてが
ロードされた後は、それらのロードされた情報は、正誤
の為にベリファイされる。ベリファイデマルチプレクサ
１７０は、ベリファイのために、プログラム可能なゲー
トアレイを選択し、そして、ＶＭＥバス１５８により、
ストローブ発生器１６４で発生され、ベリファイデマル
チプレクサ１７０により経路が設定されたたストローブ
信号を出力する。クロックデマルチプレクサ１６６を介
して適切なプログラム可能なゲートアレイに経路が設定
されたクロック１６８は、選択されたプログラム可能な
ゲートアレイのデータ出力部よりのシリアルデータを計
時し、シリアル／パラレルコンバータ１６０のＳ　ＩＮ
入力部に格納する。 旦、シリアル／パラレルコンバータ１６０にロードされ
ると、そのパラレルデータは、ＶＭＥバスに出力される
。 この処理は、データ方向を除けば、ロード処理と完全に
類似している。 データ入力とデータ出力とを行うプログラム可能なゲー
トアレイ１５０．１５２．１５４及び１５６は、１個の
シリアル／パラレルコンバータ１７６に接続されている
が、当業者であれば、データ入力とデータ出力とを行う
プログラム可能なゲートアレイは分離してもよ、そして
、公知のごとく、ロードとノイズの低減のためにバ、２
ファーを備えてもよい。第９図を参照すると、この発明
のゲートアレイに情報をロードするための好ましいルー
チンが示されている。最初、ステップ１８０で、ロード
されるべきファイルが準備され、次にステップ１８２で
第１のファイル名がアドレスを発生させるために使用さ
れる。次のステップ１８４で前記アドレスがアドレスラ
ッチに書き込まれる。次のステップ１８６で、ストロー
ブ発生器１６４に書き込むことにより、ストローブ信号
が発生される。ステップ１８８でデータバイトがシリア
ル／パラレルコンバータ１６０に書き込まれる。 次のステップ１９０では、書き込まれたデータバイトが
ファイルにおける最後のデータバイトであるか否かの判
定がなされ、もしそうでないならば、ステップ１８８が
繰り返される。もし、書き込まれたデータバイトがファ
イルにおける最後のデータバイトであれば、ステップ１
９２でストローブ発生器によってベリファイ信号が発生
される。次のステップ１９４で、データバイトがシリア
ル／パラレルコンバータ１６０から読み出される。次の
ステップ１９６で、今、読み出したデータバイトがファ
イルにおける最後のデータバイトであるか否かの判定が
なされ、もしそうでないならば、ステップ１９４が繰り
返される。もし、最後の読み出しならば、ステップ１９
８で読み出したデータが書き込んだデータと比較される
。 ステップ２００で書き込んだデータが読み出したデータ
と合致するかが決定され、もし合致しない場合は、ステ
ップ２０２でエラーが報告される。 もし、データが合致する場合は、ステップ２０４で今、
操作したファイルが最後のファイルであるか否かが決定
され、もしそうでないならば、次のファイルを処理する
ためにプログラムはステップ１８２に戻る。もし最後の
ファイルならば、プログラムは終わる。 入力データ動作部１２は、この発明で使用されるすべて
のプログラム可能なゲートアレイをプログラムするため
に、システムのユーザーにより入力された情報を構成ユ
ニット１４で直接使用されル情報に変換するいくつかの
ソフトウェアプログラムを実行する。構成ユニット１４
内のノー−ドウエアを制御してプログラム可能なゲート
アレイ内の情報をプログラムしてベリファイするために
、付加的なソフトウェアプログラムが用いられる。この
発明に有用な好ましいソフトウェア構成のブロック図は
第１０図に示される。 第１０図を参照すると、ユーザーにより、図式データフ
ァイル２１０が入力データ動作部１２内で生成される。 ネットリスク−２１２は、図式データファイル２１０を
ネットリストファイル２１４に変換する。ライブラリー
ファイル２１６は、ユーザーの実際の回路あるいはシス
テムに構成され、かつ、この発明のシステムがエミュレ
ートする、個々の論理要素に対する情報を含む。ライブ
ラリーファイル２１６は、半導体及び要素の製造者によ
って与えられた情報から、容易に利用できる、いくつか
の個々の要素モデルライブラリーファイルを作る。この
発明に基づき構成されたシステムに具体化するために、
このようなライブラリーファイルの選択は、すべて需要
者の選択事項であり、この発明の範囲内のものではない
。 ネットリスク−２１２及びライブラリー２１６は、一般
に入手できる入力データ動作部において容易に利用でき
るものであるが、ライブラリーは、特殊なフォーマット
で与えられることがあり、この場合は、適当なフォーマ
ットライブラリーによってコンバートされるか置換され
る必要がある。図式データファイル２１０は、当然、ユ
ーザーによって作成される。 ネットリストファイル２１４は、ネットリストバー４−
２１８により読み取られ、ここでメモリに格納される。 ネットリストパーサ−２１８からの情報は、体系ネット
リストエキスパンダー２２０によって処理され、その処
理データは、ライブラリーリンカ−２２２において、ラ
イブラリーファイル２１６からのデータとリンク（連結
）される。パーサ−リンカ−及びネットリストエキスパ
ンダーは、当業者では公知のものであり、直線的に実行
される。 ライブラリーリンカ−２２２によってライブラリー情報
とリンクされた、ネットリスト情報は、ゲートレベルネ
ットリスト２２４にて、機能的な実行及びタイミング解
析に適したフオームとなっており、これらは当業者で公
知である。 参照番号２２６で示された次のステップでは、エミニレ
ーションシステムにおいて、ゲートアレイ間でエミュレ
ートされる回路が分割される。好ましい実施例では、こ
の作業は、第１１８ないしｌｉｅ図に関して述べたよう
なソフトウェアにより実行される。 分割の後、構成処理における次のステップは、参照番号
２２８で示されたシステムルータ−であり、このシステ
ムルータ−は、チップからチップへのワイヤリング手段
として利用できる、回路成分間を結合を示す。この処理
は、Ｌｅｅ、ｃの経路結合及びその応用のためのアルゴ
リズム（エレクトロニック　コンピュータ（１９６１年
９月Ｖｅｃ−１０３４６ないし２６５頁））に述べられ
たＬｅｅ−Ｍｏｏｒｅ　ｍａｚｅルータ−を用いて達成
される。 ゲートレベルネットリストが−Ｈプログラム可能なゲー
トアレイに対して分割を行うと、プログラム可能なゲー
トアレイに対する情報を生成するソフトウェアにより情
報は処理される。このステップは参照番号２３０で示さ
れる。このようなソフトウェアは、カリフォニア　サン
　ジオーズ　のＸ　１ｌｉｎｘ社のものを利用できる。 この処理により、プログラム可能なゲートアレイに直接
ロードできる一組みのビット流れのファイルを生成する
。プログラム可能なゲートアレイへのファイルのロード
は、他の所で述べている。 ステップ２３２では、タイミング解析が行われる。好ま
しい実施例では、カリフォルニア、カマリオのフォード
　デザイン　テクノロジー社による“Ｍｏｔｉｖｅ”名
で知られるソフトウェアを用いてもよい。 好ましい実施例では、第１１ａないしｌｉｅ図でいかに
分割を行うかを示している。 第１１ａ図を参照すると、ステップ２５０で、全数のゲ
ートアレイチップが“ビン”と呼ばれる２個のグループ
に等分される。次のステップ２５２では、第１図に示し
た例えば参照番号が２４．２０及び２８のＩ１０接続器
、回路へのプローブ、ＶＳＬＩ接続器、メモリ等からな
る固定の手段は、これらが接続する回路要素に物理的に
接近している適したピン内に配置される。 次のステップ２５４では、ビン容量の６６％より大きい
サイズを有する体系ネットリスト内のすべてのブロック
が拡張される。このステップは、大きいブロックをより
小さくする。 次のステップ２５６では、すべてのプロ、りが構成する
ようにしてビン内に配置される。この処理は、第１１ｃ
図においてより詳しく述べられている。 次のステップ２５８では、ビンの配置が繰り返して更新
される。この処理は、第１ｉｄ図においてより詳しく述
べられている。 第１１ｂ図を参照すると、ブロックの配置がステップ２
６０にて繰り返して更新される。この処理は、第１ｉｅ
図に詳しく述べられている。ステップ２６２では、すべ
てのビンがチップのサイズに等しいか否かの決定がなさ
れ、もし等しければ、前記配置は終了され、プログラム
は終わる。もし等しくなかったならば、現在決定された
最も小さいビンの３３％より大きいサイズを有する体系
ネットリスト内のすべてのブロックが拡張される。最初
、ステップ２６６で、サブルーチンがまだ実行されてい
ないビンが選択される。次にステップ２６８で、ビンの
サイズがチップのサイズより大きいか否かが決定され、
もし、ビンのサイズがチップサイズより太き（ないとき
、このビンは、ステップ２７０で拡張されたときに印が
つけられる。もし、ビンのサイズがチップサイズより大
きいときは、ビンは拡張される。 最初、ステップ２７２で、すべてのブロックがビンから
移動される。次のステップ２７４でそのビンが２個に分
割される。このビンの分割は、ビンがチップサイズの倍
数となるように、行われる。 例えば、もし、ビンが、チップの３倍のサイズであれば
、このステップは、ビンを２チツプのサイズのものと、
１チツプのサイズものとに分割される。 次のステップ２７６では、古いビン内にある固定の手段
が、新しく２個にされたビン内に配置される。ステップ
２７８では、ブロックは、構成するようにして新しいビ
ン内に配置される。この手順は、第１１Ｃに詳細に述べ
られている。次のステップ２８０では、これの新しいビ
ンは、拡張されたときに印がつけられる。次のステップ
２８０では、未拡張のビンが残されているか否かの決定
がなされ、もし残されておれば、プログラムはステップ
２６６に戻って繰り返される。もし残っていなければ、
ステップ２８２にてビンの配置が繰り返して行われる。 このルーチンは、第１１ｄ図に詳しく述べられている。 次のステップ２８４では、ブロックの配置は、第１ｉｅ
図に示したように、繰り返して更新される。ステップ２
８４の後は、プログラムは、ステップ２６２に戻り、す
べてのビンが１個のチップと等しいか、あるいは大きい
かが決定される。 第１１Ｃ図を参照すると、ブロックをビンに構成するサ
ブルーチンが示されている。最初、ステップ２８６で、
既に配置されたブロックと最も多い接続の未配置のブロ
ックが選択される。次のステップ２８８では、もしブロ
ックが各々のビンに配置されたとき、結果として生じた
ワイヤー長が評価される。次のステップ２９０では、ブ
ロックに対して最も低く評価されたワイヤー長及び空間
を有するビンがピックアップされる。次のステップ２９
２では、ブロックに、選択されたビンが配置される。次
のステップ２９４では、未配置のブロックが残っている
か否かが決定され、もし残っていなければ、このサブル
ーチンは終わる。もし残っていなければ、このルーチン
は、これらの未配置のブロックの一つに対してステップ
２８６を実行する。 第１ｉｄ図を参照すると、繰り返して行うビンの配置が
示されている。最初、ステップ２９６で、ビンが選出さ
れ、次のステップ２９８で、ビンのサイズもしくはカッ
トセットのサイズがしきい値より大きいか否かの決定が
なされ、カットセントのサイズとは、ビンの境界を横切
った接続の数に等しい。しきい値は、ビンの境界を横切
る利用可能なワイヤーに基づく。好ましい実施例では、
しきい値は８０％である。それ故、ビンの境界を横切る
ワイヤー数の８０％より大きいときは、答えは確定され
る。もし、ビンのサイズあるいはカットセットのサイズ
がしきい値を超過しないときは、ステップ３００にて、
すべてのビンが更新されたかの決定が行われる。もし、
更新されておれば、このサブルーチンは終わり、もしそ
うでなかったならば、このサブルーチンはステップ２９
６に戻る。 もしビンのサイズあるいはカットセットのサイズがしき
い値より大きければ、ステップ３０２で移動するのが最
も容易なビン内のブロックがピックアップされる。どの
ブロックを移動するかの選択は、カットセットの減少と
ブロックサイズに関係する。例えば、もし移動が実現し
たときにカットセットのサイズに大きな減少が見られる
比較的小さいブロックが移動候補にされる。他方、もし
移動されたとき、カットセットのサイズに小さい減少が
見られる大きいブロックは、移動されない。 次のステップ３０４では、空間を有するより利用可能な
ビンが選出される。最良のビンを選ぶための基準は、ブ
ロックがビンに適合するか、ブロックの加算がカットセ
ットをしきい値を超過させるか否か、及び、ブロックが
配置されるビンが評価された全体のワイヤー基を最低に
するか否かを含む。次のステップ３０６では、空間を有
するこのようなビンが発見されたか否かの決定がなされ
、もし、空間を有する最良ビンが見付かったとき、ステ
ップ３１０でブロックは新しいビンへ移動される。もし
、少しの空間を有する好ましいビンが見付からなかった
ときは、ステップ３０８でペナルティの最も少ない未移
動のビンが選択され、ステップ３１０でブロックがこの
新しいビンに移動される。サブルーチンのその後ステッ
プ２９８に戻る。 第１ｉｅ図を参照すると、ブロックを繰り返して更新す
るサブルーチンが示されている。最初、ステップ３１２
で、ブロックがランダムにピ・ツクアップされる。次の
ステップ３１４で、ビン内の上記ブロックに対する望ま
しい位置が選ばれる。 ブロックが最も多くの接続を有している方向へブロック
を移動させるのが望ましい。この決定を行うために適用
される内容としては、カットセットの値を最小にし、評
価されたワイヤー基を最小にするのが望ましい。 ステップ３１６では、選ばれたビンにプロ・ツクを配置
する十分な余地があるか否かが決定される。 もし、余地がないならば、ブロックは移動されず、ステ
ップ３１８でピックアップされていないブロックがある
か否かが決定される。もしないならば、このルーチンは
終了し、もし、あるならば、ステラ７’３１２に戻り、
別のブロックをランダムにピックアップする。もし、ス
テップ３１６で、ビンにブロックに対する余地がないと
き、ステップ３２０でブロックは望ましいビンに移動さ
れる。このルーチンは、その後、上述したステップ３１
８に続く。 この発明の好ましい実施例を述べたが、当業者であれば
、ここで開示した内容から種々の変形例を完成すること
ができる。このような変形は、付記した請求の範囲によ
ってのみ限定されるこの発明の範囲内に含まれる。 【発明の効果】 以上説明したように、この発明によれば、ユーザーによ
り入力した図式及びネットリストがち、集積回路あるい
はシステムに対して、高速実行を達成できる標準ハード
ウェアを構成でき、この標準のハードウェアからは、容
易に不特定多数の設計に構成できる。
【図面の簡単な説明】
第１Ａ図はこの発明の好ましい実施例を示すブロック図
、第１Ｂ図は、隣接する８個のアレイマトリックスで囲
まれ、Ｉ１０ピンの内部接続を示している、プログラム
可能なゲートアレイの一実施例を示すブロック図、第１
Ｃ図は、この発明の好ましい実施例を示した、プログラ
ム可能なゲートアレイとプローブプログラム可能なゲー
トアレイとの内部接続を示すブロック図、第２図は、こ
の発明の好ましい実施例を示すエミュレーションアレイ
マトリックスの部分で、４個のプログラム可能なゲート
アレイ及びこれらの接続関係を示したブロック図、第３
図は、物理的な装置のエミュレーション及び外部ＶＬＩ
Ｓ装置の装置への接続を示したエミュレーションアレイ
の部分を示すブロック図、第４図は、メモリ装置エミュ
レーションのために使用された素子を示すエミュレーシ
ョンアレイの一部を示すブロック図、第５図は、この発
明の装置をユーザーのシステムに接続する装置のインタ
フェースの部分を示すブロック図、第６図は、この発明
に使用される論理解析器及びパターン発生器のブロック
図、第７図は、この発明のプローブ用論理の使用例を示
すブロック図、第８図は、第１Ａ図の構成ユニット１４
の内容を示すブロック図、第９図は、情報をプログラム
可能なゲートアレイにロードするための好ましいフロー
チャート、第１０図は、この発明の実施例に用いられる
ソフトウェアのルーチンを示すブロック図、第１１１な
いし第１ｉｅ図は、この発明の好ましい実施例に基づく
回路素子を分割させるためのソフトウェアのルーチンを
示すフローチャートである。 ２２・・・論理解析／パターン発生器、２４・・・ユー
ザーの外部システム、 ２５・・・インタフェース、２６・・・ＶＬＳＩ装置ｔ
装置８・・・メモリ装置。

Claims (74)

    【特許請求の範囲】
  1. （１）構成可能なハードウェアシステムであって、 上記システムにエミュレートすべき電子回路あるいはシ
    ステムを表す構成情報を入力する手段と、上記構成情報
    に応答して第１のタイプの信号を生成する手段と、 回路あるいはシステムのハードウェア要素を構成し内部
    接続して、構成された回路あるいはシステムにエミュレ
    ートさせるために、上記第１のタイプの信号に応答する
    、プログラム可能な回路及び内部接続手段と、 前記第１のタイプの信号を上記プログラム可能な回路手
    段に送出するための手段と、 上記プログラム可能な回路手段から構成された上記回路
    あるいはシステムに対してテスト入力信号を与えるとと
    もに、該回路あるいはシステムから出力信号を得るため
    の手段と、 を備えたことを特徴とするシステム。
  2. （２）上記プログラム可能な回路及び内部接続手段は、
    再プログラム可能である請求項２記載のシステム。
  3. （３）上記構成された回路における１個もしくはより多
    くの内部ノード上の信号を選択的に観察するための回路
    手段を更に含む請求項２記載のシステム。
  4. （４）上記構成された回路における１個もしくはより多
    くの内部ノード上に電子信号を選択的に与えるための回
    路手段を更に含む請求項２記載のシステム。
  5. （５）外部回路要素あるいはシステムを上記構成された
    回路に結合させるための手段を更に含む請求項２記載の
    システム。
  6. （６）外部回路要素を結合するための上記手段は、集積
    回路を少なくとも一つを含み、該集積回路は、外部回路
    のインタフェースにハードワイヤーにて接続される、選
    択された入力／出力ノードを有し、かつ、上記アレイ内
    の選択された上記集積回路より選択された入力／出力ノ
    ードにハードワイヤーにて接続される、選択された他の
    入力／出力ノードを有する請求項６記載のシステム。
  7. （７）構成可能なハードウェアシステムであって、 上記システムにエミュレートすべき電子回路あるいはシ
    ステムを表す構成情報を入力する手段と、上記構成情報
    に応答して第１のタイプの信号を生成する手段と、 行及び列に配列したマトリックスをなすプログラム可能
    なゲートアレイの集積回路であって、該集積回路の各々
    は、多数の機能論理要素、多数のプログラム可能な内部
    接続の経路、及び多数の入力／出力ノードを有し、一組
    の上記第１の信号は、上記プログラム可能な内部接続の
    経路に作用することにより、選択された上記機能論理要
    素を相互に接続させ、そして選択された上記入力／出力
    ノードを相互に接続させ、そして、上記機能論理要素に
    、多数の行及び多数の列に配列された上記集積回路を接
    続させる、プログラム可能な回路手段と、 前記第１のタイプの信号を上記プログラム可能な回路手
    段に送出するための手段と、 上記プログラム可能な回路手段から構成された上記回路
    あるいはシステムに対してテスト入力信号を与えるとと
    もに、該回路あるいはシステムから出力信号を得るため
    の手段と、 を備えたことを特徴とするシステム。
  8. （８）上記プログラム可能な内部接続経路は、再プログ
    ラム可能である請求項８記載のシステム。
  9. （９）上記マトリックスの行における上記集積回路の各
    々の一つに対して選択された上記入力／出力ノードは、
    前記行内で隣接する二つの上記集積回路に対して選択さ
    れた入力／出力ノードにハードワイヤーにて接続される
    請求項８記載のシステム。
  10. （１０）上記マトリックスの列における上記集積回路の
    各々の一つに対して選択された上記入力／出力ノードは
    、前記列に隣接する二つの列における上記集積回路に対
    して選択された入力／出力ノードにハードワイヤーにて
    接続され、そして、上記集積回路に対して選択された入
    力／出力ノードは、上記列内の隣接する二つの集積回路
    から一旦取り除かれた二つの集積回路の入力／出力ノー
    ドにハードワイヤー接続され、そして、上記列の端部に
    ある二つの上記集積回路に対して選択された入力／出力
    ノードがハードワイヤーにて相互に接続される請求項８
    記載のシステム。
  11. （１１）外部回路要素あるいはシステムを上記構成され
    た回路に結合させるための手段を更に含む請求項１０記
    載のシステム。
  12. （１２）外部回路要素を結合するための上記手段は、集
    積回路を少なくとも一つを含み、該集積回路は、外部回
    路のインタフェースにハードワイヤーにて接続される、
    選択された入力／出力ノードを有し、かつ、上記アレイ
    内の選択された上記集積回路より選択された入力／出力
    ノードにハードワイヤーにて接続される、選択された他
    の入力／出力ノードを有する請求項６記載のシステム。
  13. （１３）外部回路要素あるいはシステムを上記構成され
    た回路に結合させるための手段を更に含む請求項３１記
    載のシステム。
  14. （１４）外部回路要素を結合するための上記手段は、集
    積回路を少なくとも一つを含み、該集積回路は、外部回
    路のインタフェースにハードワイヤーにて接続される、
    選択された入力／出力ノードを有し、かつ、上記アレイ
    内の選択された上記集積回路より選択された、入力／出
    力ノードにハードワイヤーにて接続される、選択された
    他の入力／出力ノードを有する請求項１４に記載のシス
    テム。
  15. （１５）構成可能なハードウェアシステムであって、 上記システムにエミュレートすべき電子回路あるいはシ
    ステムを表す構成情報を入力する手段と、上記構成情報
    に応答して第１のタイプの信号を生成する手段と、 行及び列に配列したマトリックスの多数の面を３次元に
    形成したプログラム可能なゲートアレイの集積回路であ
    って、該集積回路の各々は、多数の機能論理要素、多数
    のプログラム可能な内部接続の経路、及び多数の入力／
    出力ノードを有し、一組の上記第１の信号は、上記プロ
    グラム可能な内部接続の経路に作用することにより、選
    択された上記機能論理要素を相互に接続させ、そして選
    択された上記入力／出力ノードを相互に接続させ、そし
    て、上記機能論理要素に、多数の行及び多数の列に配列
    された上記配列の各々の面における上記集積回路を接続
    させる、プログラム可能な回路手段と、 前記第１のタイプの信号を上記プログラム可能な回路手
    段に送出するための手段と、 上記プログラム可能な回路手段から構成された上記回路
    あるいはシステムに対してテスト入力信号を与えるとと
    もに、該回路あるいはシステムから出力信号を得るため
    の手段と、 を備えたことを特徴とするシステム。
  16. （１６）上記プログラム可能な内部接続経路は、再プロ
    グラム可能である請求項１６記載のシステム。
  17. （１７）上記構成された回路からの出力信号を得るため
    の手段を更に備える請求項１６記載のシステム。
  18. （１８）上記構成された回路における１個もしくはより
    多くの内部ノード上の信号を選択的に観察するための回
    路手段を更に含む請求項１６記載のシステム。
  19. （１９）上記構成された回路における１個もしくはより
    多くの内部ノード上に電子信号を選択的に与えるための
    回路手段を更に含む請求項１６記載のシステム。
  20. （２０）外部回路要素あるいはシステムを上記構成され
    た回路に結合させるための手段を更に含む請求項１６記
    載のシステム。
  21. （２１）上記マトリックスの行における上記集積回路の
    各々の一つに対して選択された上記入力／出力ノードは
    、前記行に隣接する二つの行における上記集積回路に対
    して選択された入力／出力ノードにハードワイヤーにて
    接続され、そして、上記面における集積回路の各々に対
    して選択された入力／出力ノードは、隣接する面のマト
    リックスの対応する位置に位置する二つの上記集積回路
    に対して選択された上記入力／出力ノードにハードワイ
    ヤーにて接続される請求項１６記載のシステム。
  22. （２２）上記マトリックスの列における上記集積回路の
    各々の一つに対して選択された上記入力／出力ノードは
    、前記列内で隣接する二つの上記集積回路に対して選択
    された入力／出力ノードにハードワイヤーにて接続され
    、そして、上記集積回路に対して選択された入力／出力
    ノードは、上記列内の隣接する二つの集積回路から一旦
    取り除かれた二つの集積回路の入力／出力ノードにハー
    ドワイヤー接続され、そして、上記列の端部にある二つ
    の上記集積回路に対して選択された入力／出力ノードが
    ハードワイヤーにて相互に接続され、そして、上記面に
    おける集積回路の各々に対して選択された入力／出力ノ
    ードは、隣接する面のマトリックスの対応する位置に位
    置する二つの上記集積回路に対して選択された上記入力
    ／出力ノードにハードワイヤーにて接続される請求項１
    ６記載のシステム。
  23. （２３）外部回路要素あるいはシステムを上記構成され
    た回路に結合させるための手段を更に含む請求項２２記
    載のシステム。
  24. （２４）外部回路要素あるいはシステムを上記構成され
    た回路に結合させるための手段を更に含む請求項２３記
    載のシステム。
  25. （２５）外部回路要素を結合するための上記手段は、集
    積回路を少なくとも一つを含み、該集積回路は、外部回
    路インタフェースへハードワイヤーにて接続される、選
    択された入力／出力ノードを有し、かつ、上記アレイ内
    の選択された一つの上記集積回路の選択された入力／出
    力ノードにハードワイヤーにて接続される、選択された
    他の一つの入力／出力ノードを有する請求項２４記載の
    システム。
  26. （２６）外部回路要素を結合するための上記手段は、集
    積回路を少なくとも一つを含み、該集積回路は、外部回
    路インタフェースへハードワイヤーにて接続される、選
    択された入力／出力ノードを有し、かつ、上記アレイ内
    の選択された一つの上記集積回路の選択された入力／出
    力ノードにハードワイヤーにて接続される、選択された
    他の一つの入力／出力ノードを有する請求項２５記載の
    システム。
  27. （２７）構成可能なハードウェアシステムであって、 上記システムにエミュレートすべき電子回路あるいはシ
    ステムを表す構成情報を入力する手段と、上記構成情報
    に応答して第１のタイプの信号を生成する手段と、 行及び列に配列したマトリックスをなすプログラム可能
    なゲートアレイの集積回路であって、該集積回路の各々
    は、多数の機能論理要素、多数のプログラム可能な内部
    接続の経路、及び多数の入力／出力ノードを有し、一組
    の上記第１の信号は、上記プログラム可能な内部接続の
    経路に作用することにより、選択された上記機能論理要
    素を相互に接続させ、そして選択された上記入力／出力
    ノードを相互に接続させ、そして、上記機能論理要素に
    、多数の行及び多数の列に配列された上記集積回路を接
    続させる、プログラム可能な回路手段と、 前記第１のタイプの信号を上記プログラム可能な回路手
    段に送出するための手段と、 上記マトリックス内の上記集積回路よりなる特別の行で
    あって、上記マトリックス内の選択された集積回路から
    選択された入力／出力ノードにハードワイヤー接続され
    た、選択された入力／出力ノードを有し、そして論理解
    析器にハードワイヤー接続された別に選択された入力／
    出力ノードを有する特別の行と、 を備えたことを特徴とするシステム。
  28. （２８）上記プログラム可能な内部接続経路は、再プロ
    グラム可能である請求項２８記載のシステム。
  29. （２９）パターン発生器にハードワイヤー制御された上
    記特別の行における集積回路から選択された上記入力／
    出力ノードを更に含む請求項２８記載のシステム。
  30. （３０）上記構成された回路における１個もしくはより
    多くの内部ノード上の信号を選択的に観察するための回
    路手段を更に含む請求項２８記載のシステム。
  31. （３１）上記構成された回路における１個もしくはより
    多くの内部ノード上に電子信号を選択的に与えるための
    回路手段を更に含む請求項２８記載のシステム。
  32. （３２）外部回路要素あるいはシステムを上記構成され
    た回路に結合させるための手段を更に含む請求項２８記
    載のシステム。
  33. （３３）上記マトリックスの行における上記集積回路の
    各々の一つに対して選択された上記入力／出力ノードは
    、前記行に隣接する二つの行における上記集積回路に対
    して選択された入力／出力ノードにハードワイヤーにて
    接続される請求項２８記載のシステム。
  34. （３４）上記マトリックスの列における上記集積回路の
    各々の一つに対して選択された上記入力／出力ノードは
    、前記列に隣接する二つの列における上記集積回路に対
    して選択された入力／出力ノードにハードワイヤーにて
    接続され、そして、上記集積回路に対して選択された入
    力／出力ノードは、上記列内の隣接する二つの集積回路
    から一旦取り除かれた二つの集積回路の入力／出力ノー
    ドにハードワイヤー接続され、そして、上記列の端部に
    ある二つの上記集積回路に対して選択された入力／出力
    ノードがハードワイヤーにて相互に接続される請求項２
    ８記載のシステム。
  35. （３５）外部回路要素あるいはシステムを上記構成され
    た回路に結合させるための手段を更に含む請求項３４記
    載のシステム。
  36. （３６）外部回路要素あるいはシステムを上記構成され
    た回路に結合させるための手段を更に含む請求項３５記
    載のシステム。
  37. （３７）外部回路要素を結合するための上記手段は、集
    積回路を少なくとも一つを含み、該集積回路は、外部回
    路のインタフェースにハードワイヤーにて接続される、
    選択された入力／出力ノードを有し、かつ、上記アレイ
    内の選択された上記集積回路より選択された入力／出力
    ノードにハードワイヤーにて接続される、選択された他
    の入力／出力ノードを有する請求項３６記載のシステム
    。
  38. （３８）外部回路要素を結合するための上記手段は、集
    積回路を少なくとも一つを含み、該集積回路は、外部回
    路のインタフェースにハードワイヤーにて接続される、
    選択された入力／出力ノードを有し、かつ、上記アレイ
    内の選択された上記集積回路より選択された入力／出力
    ノードにハードワイヤーにて接続される、選択された他
    の入力／出力ノードを有する請求項３７記載のシステム
    。
  39. （３９）構成可能なハードウェアシステムであって、 上記システムにエミュレートすべき電子回路あるいはシ
    ステムを表す構成情報を入力する手段と、上記構成情報
    に応答して第１のタイプの信号を生成する手段と、 行及び列に配列したマトリックスの多数の面を３次元に
    形成したプログラム可能なゲートアレイの集積回路であ
    って、該集積回路の各々は、多数の機能論理要素、多数
    のプログラム可能な内部接続の経路、及び多数の入力／
    出力ノードを有し、一組の上記第１の信号は、上記プロ
    グラム可能な内部接続の経路に作用することにより、選
    択された上記機能論理要素を相互に接続させ、そして選
    択された上記入力／出力ノードを相互に接続させ、そし
    て、上記機能論理要素に、多数の行及び多数の列に配列
    された上記配列の各々の面における上記集積回路を接続
    させる、プログラム可能な回路手段と、 前記第１のタイプの信号を上記プログラム可能な回路手
    段に送出するための手段と、 上記マトリックス内の上記集積回路よりなる特別の行で
    あって、上記マトリックス内の選択された集積回路から
    選択された入力／出力ノードにハードワイヤー接続され
    た、選択された入力／出力ノードを有し、そして論理解
    析器にハードワイヤー接続された別に選択された入力／
    出力ノードを有する特別の行と、 を備えたことを特徴とするシステム。
  40. （４０）上記プログラム可能な回路及び内部接続手段は
    、再プログラム可能である請求項４０記載のシステム。
  41. （４１）パターン発生器にハードワイヤー制御された上
    記特別の行における集積回路から選択された上記入力／
    出力ノードを更に含む請求項４０記載のシステム。
  42. （４２）上記構成された回路における１個もしくはより
    多くの内部ノード上の信号を選択的に観察するための回
    路手段を更に含む請求項４０記載のシステム。
  43. （４３）上記構成された回路における１個もしくはより
    多くの内部ノード上に電子信号を選択的に与えるための
    回路手段を更に含む請求項４０記載のシステム。
  44. （４４）外部回路要素あるいはシステムを上記構成され
    た回路に結合させるための手段を更に含む請求項４０記
    載のシステム。
  45. （４５）上記マトリックスの行における上記集積回路の
    各々の一つに対して選択された上記入力／出力ノードは
    、前記行に隣接する二つの行における上記集積回路に対
    して選択された入力／出力ノードにハードワイヤーにて
    接続される請求項４０記載のシステム。
  46. （４６）上記マトリックスの列における上記集積回路の
    各々の一つに対して選択された上記入力／出力ノードは
    、前記列に隣接する二つの列における上記集積回路に対
    して選択された入力／出力ノードにハードワイヤーにて
    接続され、そして、上記集積回路に対して選択された入
    力／出力ノードは、上記列内の隣接する二つの集積回路
    から一旦取り除かれた二つの集積回路の入力／出力ノー
    ドにハードワイヤー接続され、そして、上記列の端部に
    ある二つの上記集積回路に対して選択された入力／出力
    ノードがハードワイヤーにて相互に接続される請求項４
    ０記載のシステム。
  47. （４７）外部回路要素あるいはシステムを上記構成され
    た回路に結合させるための手段を更に含む請求項４６記
    載のシステム。
  48. （４８）外部回路要素あるいはシステムを上記構成され
    た回路に結合させるための手段を更に含む請求項４７記
    載のシステム。
  49. （４９）外部回路要素を結合するための上記手段は、集
    積回路を少なくとも一つを含み、該集積回路は、外部回
    路のインタフェースにハードワイヤーにて接続される、
    選択された入力／出力ノードを有し、かつ、上記アレイ
    内の選択された上記集積回路より選択された入力／出力
    ノードにハードワイヤーにて接続される、選択された他
    の入力／出力ノードを有する請求項４８記載のシステム
    。
  50. （５０）外部回路要素を結合するための上記手段は、集
    積回路を少なくとも一つを含み、該集積回路は、外部回
    路のインタフェースにハードワイヤーにて接続される、
    選択された入力／出力ノードを有し、かつ、上記アレイ
    内の選択された上記集積回路より選択された入力／出力
    ノードにハードワイヤーにて接続される、選択された他
    の入力／出力ノードを有する請求項４９記載のシステム
    。
  51. （５１）上記構成された回路における１個もしくはより
    多くの内部ノード上の信号を選択的に観察するための回
    路手段を更に含む請求項８記載のシステム。
  52. （５２）上記構成された回路における１個もしくはより
    多くの内部ノード上に電子信号を選択的に与えるための
    回路手段を更に含む請求項８記載のシステム。
  53. （５３）外部回路要素あるいはシステムを上記構成され
    た回路に結合させるための手段を更に含む請求項８記載
    のシステム。
  54. （５４）外部回路要素を結合するための上記手段は、集
    積回路を少なくとも一つを含み、該集積回路は、外部回
    路のインタフェースにハードワイヤーにて接続される、
    選択された一つの入力／出力ノードを有し、かつ、上記
    アレイ内の選択された一つの上記集積回路の選択された
    入力／出力ノードにハードワイヤーにて接続される、選
    択された他の入力／出力ノードを有する請求項５４記載
    のシステム。
  55. （５５）外部回路要素を結合するための上記手段は、集
    積回路を少なくとも一つを含み、該集積回路は、外部回
    路のインタフェースにハードワイヤーにて接続される、
    選択された入力／出力ノードを有し、かつ、上記アレイ
    内の選択された上記集積回路より選択された入力／出力
    ノードにハードワイヤーにて接続される、選択された他
    の入力／出力ノードを有する請求項２１記載のシステム
    。
  56. （５６）外部回路要素を結合するための上記手段は、集
    積回路を少なくとも一つを含み、該集積回路は、外部回
    路のインタフェースにハードワイヤーにて接続される、
    選択された入力／出力ノードを有し、かつ、上記集積回
    路より選択された入力／出力ノードにハードワイヤーに
    て接続される、選択された他の入力／出力ノードを有す
    る請求項３３記載のシステム。
  57. （５７）外部回路要素を結合するための上記手段は、集
    積回路を少なくとも一つを含み、該集積回路は、外部回
    路のインタフェースにハードワイヤーにて接続される、
    選択された入力／出力ノードを有し、かつ、上記アレイ
    内の選択された上記集積回路より選択された入力／出力
    ノードにハードワイヤーにて接続される、選択された他
    の入力／出力ノードを有する請求項４５記載のシステム
    。
  58. （５８）上記マトリックスの行における上記集積回路の
    各々の一つに対して選択された上記入力／出力ノードは
    、前記行内から一旦取り除かれる、隣接する二つの上記
    集積回路に対して選択された入力／出力ノードにハード
    ワイヤーにて接続される請求項８記載のシステム。
  59. （５９）上記行の端部の上記二つの集積回路より選択さ
    れた入力／出力ノードがハードワイヤーにて相互に接続
    される請求項８記載のシステム。
  60. （６０）上記マトリックス内で斜め方向に隣接する上記
    集積回路より選択された入力／出力ノードがハードワイ
    ヤーにて相互に接続される請求項８記載のシステム。
  61. （６１）上記マトリックスの行における上記集積回路の
    各々の一つに対して選択された上記入力／出力ノードは
    、前記行内から一旦取り除かれる、隣接する二つの上記
    集積回路に対して選択された入力／出力ノードにハード
    ワイヤーにて接続される請求項１６記載のシステム。
  62. （６２）上記行の端部の上記二つの集積回路の選択され
    た入力／出力ノードがハードワイヤーにて相互に接続さ
    れる請求項１６記載のシステム。
  63. （６３）上記マトリックス内の斜め方向に隣接する上記
    集積回路より選択された入力／出力ノードがハードワイ
    ヤーにて相互に接続される請求項１６記載のシステム。
  64. （６４）上記マトリックスの行における上記集積回路の
    各々の一つに対して選択された上記入力／出力ノードは
    、前記行内から一旦取り除かれる、隣接する二つの上記
    集積回路に対して選択された入力／出力ノードにハード
    ワイヤーにて接続される請求項２８記載のシステム。
  65. （６５）上記行の端部の上記二つの集積回路の選択され
    た入力／出力ノードがハードワイヤーにて相互に接続さ
    れる請求項２８記載のシステム。
  66. （６６）上記マトリックス内の斜め方向に隣接する上記
    集積回路より選択された入力／出力ノードがハードワイ
    ヤーにて相互に接続される請求項１６記載のシステム。
  67. （６７）上記マトリックスの行における上記集積回路の
    各々の一つに対して選択された上記入力／出力ノードは
    、前記行内から一旦取り除かれる、隣接する二つの上記
    集積回路に対して選択された入力／出力ノードにハード
    ワイヤーにて接続される請求項４０記載のシステム。
  68. （６８）上記行の端部の上記二つの集積回路の選択され
    た入力／出力ノードがハードワイヤーにて相互に接続さ
    れる請求項４０記載のシステム。
  69. （６９）上記マトリックス内の斜め方向に隣接する上記
    集積回路より選択された入力／出力ノードがハードワイ
    ヤーにて相互に接続される請求項１６記載のシステム。
  70. （７０）上記構成された回路あるいはシステムの選択さ
    れた信号経路に対して公知の遅延時間を挿入する手段を
    更に含む請求項２記載のシステム。
  71. （７１）上記構成された回路あるいはシステムの選択さ
    れた信号経路に対して公知の遅延時間を挿入する手段を
    更に含む請求項８記載のシステム。
  72. （７２）上記構成された回路あるいはシステムの選択さ
    れた信号経路に対して公知の遅延時間を挿入する手段を
    更に含む請求項１６記載のシステム。
  73. （７３）上記構成された回路あるいはシステムの選択さ
    れた信号経路に対して公知の遅延時間を挿入する手段を
    更に含む請求項２８記載のシステム。
  74. （７４）上記構成された回路あるいはシステムの選択さ
    れた信号経路に対して公知の遅延時間を挿入する手段を
    更に含む請求項４０記載のシステム。
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