JPS58147236A - ダイナミックｐｌａ - Google Patents
ダイナミックｐｌａInfo
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- JPS58147236A JPS58147236A JP57030320A JP3032082A JPS58147236A JP S58147236 A JPS58147236 A JP S58147236A JP 57030320 A JP57030320 A JP 57030320A JP 3032082 A JP3032082 A JP 3032082A JP S58147236 A JPS58147236 A JP S58147236A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
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- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本＠明ハ、プログラムロジックアレイ（ＰＬＡ）にパタ
ーンを誉込む前、あるいはカスタムＬＳＩ製造の前に、
蒼込み対象あるいは製造対象となっている論理回路をシ
ミュレーションするためのダイナミックＰＬＡｊこ関す
るものである。
ーンを誉込む前、あるいはカスタムＬＳＩ製造の前に、
蒼込み対象あるいは製造対象となっている論理回路をシ
ミュレーションするためのダイナミックＰＬＡｊこ関す
るものである。
論理装置で用いられる素子は年々大規模化の傾向をたど
り、ＰＬＡ化あるいはカスタムＬＳＩ化が進んできてい
る。このような装置においては、ＰＬＡあるいはカスタ
ムＬＳＩの中に論理回路上の誤りが発見されたときは従
来の論理装置と比較すると、一段と被害が大きい。それ
は、ＰＬＡＪるいはカスタムＬＳＩの中の回路について
は修正を施こすことが出来ないために新たに装造しなお
しとなるためである―そのため、ＰＬＡ４こ誉込む以前
める現しようとしている論理回路に対して十分な検査を
しておかなくてはならない。従来は、この検査はソフト
ウェアシミュレーションによって行なわれていたが、論
理規模が大きくなるに従って、ソフトウェアシミュレー
ションでは短い時間で十分な検査を行なうことができな
くなってきた。そのため、近年ソフトウェアシミュレー
ション、に代わるものが求められている。
り、ＰＬＡ化あるいはカスタムＬＳＩ化が進んできてい
る。このような装置においては、ＰＬＡあるいはカスタ
ムＬＳＩの中に論理回路上の誤りが発見されたときは従
来の論理装置と比較すると、一段と被害が大きい。それ
は、ＰＬＡＪるいはカスタムＬＳＩの中の回路について
は修正を施こすことが出来ないために新たに装造しなお
しとなるためである―そのため、ＰＬＡ４こ誉込む以前
める現しようとしている論理回路に対して十分な検査を
しておかなくてはならない。従来は、この検査はソフト
ウェアシミュレーションによって行なわれていたが、論
理規模が大きくなるに従って、ソフトウェアシミュレー
ションでは短い時間で十分な検査を行なうことができな
くなってきた。そのため、近年ソフトウェアシミュレー
ション、に代わるものが求められている。
本発明の目的は、このような要求に答えて組合せ論理回
路のシミュレーションをハードウェアにより実現するも
のである。
路のシミュレーションをハードウェアにより実現するも
のである。
一般憂こ組合せ論理回路は積昶項により表わすことがで
きる。
きる。
例えば、次の様に表わすことかできる。
０１工１３ｉ４＋ｉ□Ｉ２１３＋１２１３１４＋１１１
２１３０２＝ １ｉｊｓｉｎ ＋ｊ１ｊｓ
＋ｉ□１２ｉ４０３”’
＋１１１４＋１２１３０４冨
１１ｉ２ｉ３ ＋黒山このｌｌ
ｌ１会せ論理回路は従来のＰＬＡでは、第１図の様に表
わさせる。
２１３０２＝ １ｉｊｓｉｎ ＋ｊ１ｊｓ
＋ｉ□１２ｉ４０３”’
＋１１１４＋１２１３０４冨
１１ｉ２ｉ３ ＋黒山このｌｌ
ｌ１会せ論理回路は従来のＰＬＡでは、第１図の様に表
わさせる。
ダイナミックＰＬＡの構成と動作を述べる前に、その原
理を簡単に述べて２く。ここでは、簡単のために１つの
組合せ論理回路のシミュレーションを行なうダイナミッ
クＰＬんこついて説明する。ダイナミックＰＬんこおい
てはブロックを単位にして処理を行なう。今、第１図で
は、２つのブロックに分けた。処理は、ブロック１、ブ
ロック２の順で行なわれる。各ブロックでは積項線に対
する結果を求めた後、１項線に対する結果を求める。そ
の求め方は次の通りである。
理を簡単に述べて２く。ここでは、簡単のために１つの
組合せ論理回路のシミュレーションを行なうダイナミッ
クＰＬんこついて説明する。ダイナミックＰＬんこおい
てはブロックを単位にして処理を行なう。今、第１図で
は、２つのブロックに分けた。処理は、ブロック１、ブ
ロック２の順で行なわれる。各ブロックでは積項線に対
する結果を求めた後、１項線に対する結果を求める。そ
の求め方は次の通りである。
今、人力データが（ｊｌｉｚｊｉｊｎ ） ＝ （００
１０）でありたとする。このとき、ブロック１での積項
線に対する処理は次のように行なわれる０ブロツクｌに
は、１３ｉ４と１ｌｉ２ｉ３とｊ２ｊ３１４と１１ｊ２
１Ｂとに対する４つの積項縁がある。この４つの積項１
ｉｉ５のれたとする。即ち、（１ｌｉ２ ）よ（００）
と（１Ｂｉ４）＝ （１０）とに分割されたとする。分
割された入力データが積項縁の積項番こ対する部分積項
になっているかどうかを調べられる。即ち、分割された
入力データが、その積項を真とするための条件を満たし
ているかどう７１）が調べられる。今、第一の積項（１
３ｊ４ ）に対して（ｉｘｉｚ） ＝ （００）は部分
積項であり、（ｊ３ｉ４） ＝ （１０）も又部分積項
である。第二の積項（１１１２１３）に対して（１ｌｉ
２ ） ＝（００）は部分積項であるが、（１３１４）
＝ （１０）は部分積項でない。第三の積項（１２ｉ
３ｉ４ ）に対して（ｉｘｉｚ） ＝ （００）と（１
３ｉｉ ） ＝ （１０）は共に部分積項でない。第四
の積項（１ｌｉ２ｉ３ ）に対して（１ｌｉｚ ） ：
＝（００）は部分積項ではないが、（ｊａｊ４） ＝
（１０）は部分積項である。次に、各積項線に対して各
々の部分積項の論理績が釆められる。即ち、その横項線
に対して５分割された入力ｒ・−夕に対する全ての部分
積項が真のときは真を、そうでないときは偽を与える。
１０）でありたとする。このとき、ブロック１での積項
線に対する処理は次のように行なわれる０ブロツクｌに
は、１３ｉ４と１ｌｉ２ｉ３とｊ２ｊ３１４と１１ｊ２
１Ｂとに対する４つの積項縁がある。この４つの積項１
ｉｉ５のれたとする。即ち、（１ｌｉ２ ）よ（００）
と（１Ｂｉ４）＝ （１０）とに分割されたとする。分
割された入力データが積項縁の積項番こ対する部分積項
になっているかどうかを調べられる。即ち、分割された
入力データが、その積項を真とするための条件を満たし
ているかどう７１）が調べられる。今、第一の積項（１
３ｊ４ ）に対して（ｉｘｉｚ） ＝ （００）は部分
積項であり、（ｊ３ｉ４） ＝ （１０）も又部分積項
である。第二の積項（１１１２１３）に対して（１ｌｉ
２ ） ＝（００）は部分積項であるが、（１３１４）
＝ （１０）は部分積項でない。第三の積項（１２ｉ
３ｉ４ ）に対して（ｉｘｉｚ） ＝ （００）と（１
３ｉｉ ） ＝ （１０）は共に部分積項でない。第四
の積項（１ｌｉ２ｉ３ ）に対して（１ｌｉｚ ） ：
＝（００）は部分積項ではないが、（ｊａｊ４） ＝
（１０）は部分積項である。次に、各積項線に対して各
々の部分積項の論理績が釆められる。即ち、その横項線
に対して５分割された入力ｒ・−夕に対する全ての部分
積項が真のときは真を、そうでないときは偽を与える。
今の場合、第一の積項線に対しては真となり、第二、第
三、第四の積項線に対しては偽となる。
三、第四の積項線に対しては偽となる。
次にブロックｌでの■頂縁に対する処理は次のように行
なわれる。積項線は４つあるが、この４つの積項縁はそ
のまま、あるいはいくつ、０）に分割される。ここでは
２つに分割されたとする。今、横項線の出力は（ＰＩＦ
２Ｐ３Ｐ４ ） ＝ （１０００）となっているが、こ
れが（ＰｘＰｚ） ＝ （１０）と（ＰａＰ４） ＝
（００）とに分割されたとする。分割された積項線が和
項線の和項に対する部分和項になっているかどうかが調
べられる。即ち、分割された積項線の出力が、その和項
を真とするための条件を満たしているη）どうかが調べ
られる。今、第一の和項（１ａｉｎ＋１ｔｉｚｉａ＋１
ｚｉｓｉａ ）に対して、 （ＰＩＰｚ）ね（ｌＯ）は
部分和項であり、（Ｐ：１Ｐ４） ＝ （００）は部分
和項でない。第二の和項（ｉ２輸ｉ４）に対して、（Ｐ
ｘＰｚ） ＝ （１０）と（ＰａＰ４） ＝ （ｏｏ）
は共に部分和項ではない。第三の和項（なし）に対して
は、（ＰａＰ２） ＝ （１０）と（ＰａＰ４）＝＊（
００）は勿論部分和よではない。第四の和項（１１ｉ２
ｊｓ ） ｋこ対しては、（ＰＩＰｚ） ＝ （１０）
と（ＰａＰ ａ ） ＝ （Ｏｔ） ）は共にｈμ部分
４０項（まない。
なわれる。積項線は４つあるが、この４つの積項縁はそ
のまま、あるいはいくつ、０）に分割される。ここでは
２つに分割されたとする。今、横項線の出力は（ＰＩＦ
２Ｐ３Ｐ４ ） ＝ （１０００）となっているが、こ
れが（ＰｘＰｚ） ＝ （１０）と（ＰａＰ４） ＝
（００）とに分割されたとする。分割された積項線が和
項線の和項に対する部分和項になっているかどうかが調
べられる。即ち、分割された積項線の出力が、その和項
を真とするための条件を満たしているη）どうかが調べ
られる。今、第一の和項（１ａｉｎ＋１ｔｉｚｉａ＋１
ｚｉｓｉａ ）に対して、 （ＰＩＰｚ）ね（ｌＯ）は
部分和項であり、（Ｐ：１Ｐ４） ＝ （００）は部分
和項でない。第二の和項（ｉ２輸ｉ４）に対して、（Ｐ
ｘＰｚ） ＝ （１０）と（ＰａＰ４） ＝ （ｏｏ）
は共に部分和項ではない。第三の和項（なし）に対して
は、（ＰａＰ２） ＝ （１０）と（ＰａＰ４）＝＊（
００）は勿論部分和よではない。第四の和項（１１ｉ２
ｊｓ ） ｋこ対しては、（ＰＩＰｚ） ＝ （１０）
と（ＰａＰ ａ ） ＝ （Ｏｔ） ）は共にｈμ部分
４０項（まない。
次に％４０項一に対して、各々の部分和項の論理和が求
められる。即ち、その和１１こ対して、分割さｎた積項
線の出力に対する部分１１項が１つでも真のときは真を
、そうでないときは偽を与える。
められる。即ち、その和１１こ対して、分割さｎた積項
線の出力に対する部分１１項が１つでも真のときは真を
、そうでないときは偽を与える。
今の場合、第一の和項線に対しては真となり、第二、第
三、第四の和項線に対しては偽となる。
三、第四の和項線に対しては偽となる。
４１項線の出力は、出力レジスタに送られる。出力レジ
スタは、シミーレージ田ンを始める前にあらかじめリセ
ットされ２ているものとする。出方が真の和項線ｌこ対
しては、出方レジスタの対厄Ｔるビットがセットされる
。
スタは、シミーレージ田ンを始める前にあらかじめリセ
ットされ２ているものとする。出方が真の和項線ｌこ対
しては、出方レジスタの対厄Ｔるビットがセットされる
。
ブロック２に対してもブロックｌと同じ処理が行なわれ
、その全てが終ったとき、出力レジスタの内容は出力デ
ータとして外部に出力される。各ブロックでの部分積項
の計算は、メモリを使って行なわれる。各ブロックでは
、４つの積項−に対して処理を行なうためにメモリとし
ては％ ’ｅｉｕえば、４ビット同時出力のものを用い
る。上の例では４つの出力は、ブロックｌのときは第１
〜第４の積項線に対Ｔる部分積項の値を、ブロック２の
ときは第５〜第８の積項縁に対する部分積項の値を得る
ために用いらｎる。（あるいは２ビット同時出力、１ビ
ツト出力のものを２つあるいは４つの並列に用いる。）
第２図および第３図は岡として今まで述べた組合せ論理
回路の部分積項の計算のための積項メモリの内容を示す
図である。第２図および第３図−こおいてブロック番号
１のときは出力はＰｌ ｅ Ｐｌ ＋ Ｐｌ ＋ Ｐｌ
であり、プロ、り着号２のときは出力はＰ、、Ｐｓ、Ｐ
ｌ、Ｐｓである。第２図は、分割された入力データ（ｉ
ｌｉ２）ｆこ対するもので、入力としてはブロック番号
と分割さｎた入力データを与える。先の例では、ブロッ
ク番号１．１１＝０゜ｉ１＝θを与える。この結果、第
一から第四までの積項線に対する部分積項１１００を出
力する。＠３図は分割された入力データ（１３ｉａ ）
に対するもので入力としては、同様にブロック番号と分
割された入力ア゛−夕を与える。先の例では、ブロック
番号２．１３−４ 、１４＝０を与える。この結果、嬉
−から第四までの横項線に対する部分積項は１００１を
出力Ｔる。
、その全てが終ったとき、出力レジスタの内容は出力デ
ータとして外部に出力される。各ブロックでの部分積項
の計算は、メモリを使って行なわれる。各ブロックでは
、４つの積項−に対して処理を行なうためにメモリとし
ては％ ’ｅｉｕえば、４ビット同時出力のものを用い
る。上の例では４つの出力は、ブロックｌのときは第１
〜第４の積項線に対Ｔる部分積項の値を、ブロック２の
ときは第５〜第８の積項縁に対する部分積項の値を得る
ために用いらｎる。（あるいは２ビット同時出力、１ビ
ツト出力のものを２つあるいは４つの並列に用いる。）
第２図および第３図は岡として今まで述べた組合せ論理
回路の部分積項の計算のための積項メモリの内容を示す
図である。第２図および第３図−こおいてブロック番号
１のときは出力はＰｌ ｅ Ｐｌ ＋ Ｐｌ ＋ Ｐｌ
であり、プロ、り着号２のときは出力はＰ、、Ｐｓ、Ｐ
ｌ、Ｐｓである。第２図は、分割された入力データ（ｉ
ｌｉ２）ｆこ対するもので、入力としてはブロック番号
と分割さｎた入力データを与える。先の例では、ブロッ
ク番号１．１１＝０゜ｉ１＝θを与える。この結果、第
一から第四までの積項線に対する部分積項１１００を出
力する。＠３図は分割された入力データ（１３ｉａ ）
に対するもので入力としては、同様にブロック番号と分
割された入力ア゛−夕を与える。先の例では、ブロック
番号２．１３−４ 、１４＝０を与える。この結果、嬉
−から第四までの横項線に対する部分積項は１００１を
出力Ｔる。
この２つの出力は論理積がとられ、横項線に対する値が
与えられる。即ち、今までに述べてきたように１０００
を与える。谷ブロックでの部分和項の計算はやはりメモ
リを使って行なわれる。和９項緘は４つあるため、メモ
リとしては例えば４ビット同時出力のものを使う。（あ
るいは２ビット同時出力、１ビツト出力のものを２つあ
るいは４つ並列に用いる。） 第４図および巣５図は間として今まで述べた組合せ調理
回路の部分和項の計算のためのオｌＪＡメモリの内容を
示す図である。第４図は分割された横項線の出力（ＰＩ
Ｐｍ）に対するもので入力として瘉よ、ブロック番号と
分割された積項ｗを与える。
与えられる。即ち、今までに述べてきたように１０００
を与える。谷ブロックでの部分和項の計算はやはりメモ
リを使って行なわれる。和９項緘は４つあるため、メモ
リとしては例えば４ビット同時出力のものを使う。（あ
るいは２ビット同時出力、１ビツト出力のものを２つあ
るいは４つ並列に用いる。） 第４図および巣５図は間として今まで述べた組合せ調理
回路の部分和項の計算のためのオｌＪＡメモリの内容を
示す図である。第４図は分割された横項線の出力（ＰＩ
Ｐｍ）に対するもので入力として瘉よ、ブロック番号と
分割された積項ｗを与える。
先の例ではブロック番号１．Ｐ１＝１．Ｐ２＝０を与え
る。この結果、第一から第四までの和項線に対１′る部
分和項１０００を出力Ｔる。第５図は分割された積項線
の出力（ＰｓＰｎ）に対するもので入力としてはブロッ
ク番号と分割された積項縁を与える。先の例ではブＯ，
り番号１％Ｐａ＝０．Ｐ＊＝０を与える。この結果、第
一η）ら第四までの槓ｒｊ４線に対する部分和項０００
０を出力Ｔ６゜こり２つの出力は＃！ｉｉ埋和かとられ
、和項線に対する値が与えられる。即ち、今までに述べ
てきたように１０００を与える。これまでは１つの組合
１せ論理回路をシミュレーシ璽ンする場合ｌこつぃて述
べてきたが、積項メモリと和項メモリに組合せ論理回路
の番号を与えることによって複数の組合せ論理回路のシ
ミーレーションが行なえる。
る。この結果、第一から第四までの和項線に対１′る部
分和項１０００を出力Ｔる。第５図は分割された積項線
の出力（ＰｓＰｎ）に対するもので入力としてはブロッ
ク番号と分割された積項縁を与える。先の例ではブＯ，
り番号１％Ｐａ＝０．Ｐ＊＝０を与える。この結果、第
一η）ら第四までの槓ｒｊ４線に対する部分和項０００
０を出力Ｔ６゜こり２つの出力は＃！ｉｉ埋和かとられ
、和項線に対する値が与えられる。即ち、今までに述べ
てきたように１０００を与える。これまでは１つの組合
１せ論理回路をシミュレーシ璽ンする場合ｌこつぃて述
べてきたが、積項メモリと和項メモリに組合せ論理回路
の番号を与えることによって複数の組合せ論理回路のシ
ミーレーションが行なえる。
本発明のダイナミックＰＬＡは、外Ｓからの入力データ
を記憶するための入力レジスタと、外部からの番号ｆ記
憶するためのＩＣレジスタと％１つ又は複数の積項メモ
リと、１つ又は複数の和項メモリと、同一の槓真１こ対
して論理積をとる論理積回路と、同一の＋ａＪＡ緘に対
して舖理祁をとる論理和回路と、和項線の出力結果が真
のとき対応するビットをセットする出力レジスタと、入
力レジスタ、積項メモリ、和項メモリ及び出力レジスタ
の制卸を行なう制御部と、積項メモリと和項メモリに対
して積項、和項のパターンを書込むための簀込み回路と
で構成される。積項メモリはＩＣレジスタの出力により
ＩＣの槙Ｍを選択し、そして、場所において、その積項
メモリへの入力レジスタの出力が、そのブロックでの積
項の部分をなしている積項線に対しては真の信号を出力
し、又、そのブロックでの積項の部分をなしていない積
項線に対しては偽の信号を出力する。論理積回路は、％
積項メモリの出力に対して同一の積項線のものに対して
の論理積を出力する。和項メモリはＩＣレジスタの出力
ｌこよりＩＣ（７，Ｊ種類を選択し、そして、制御部か
ら指定されたそのＩＣのブロック番号の場所において、
その浮ｌＪ項メモリへの論理積−路の出力が、そのブロ
ックでの和項の部分をなしている和項線に対しては真の
信号を出力し、又、そのブロックでの１１項の部分をな
していない和項線に対しては偽の信号を出力する。−理
和回路は、各積項メモリの出力に対して同一の和項線の
ものに対しての論理和を出力する。出力レジスタは、縮
埋和回路の出力結果が真である和項１１１＋！に対して
対応するビットをセットする。又、制御部は、外部７）
＞らスタート信号を得たときに、外部からの入力データ
を人力レジスタにセ、トシ、さらに、出力レジスタの各
ビットを全てリセットした後、ブロックの番号Ｘｉ−順
番に出力し、制御部に記憶されているブロックの数を終
了したとき、ストップ信号を外部に発生する。
を記憶するための入力レジスタと、外部からの番号ｆ記
憶するためのＩＣレジスタと％１つ又は複数の積項メモ
リと、１つ又は複数の和項メモリと、同一の槓真１こ対
して論理積をとる論理積回路と、同一の＋ａＪＡ緘に対
して舖理祁をとる論理和回路と、和項線の出力結果が真
のとき対応するビットをセットする出力レジスタと、入
力レジスタ、積項メモリ、和項メモリ及び出力レジスタ
の制卸を行なう制御部と、積項メモリと和項メモリに対
して積項、和項のパターンを書込むための簀込み回路と
で構成される。積項メモリはＩＣレジスタの出力により
ＩＣの槙Ｍを選択し、そして、場所において、その積項
メモリへの入力レジスタの出力が、そのブロックでの積
項の部分をなしている積項線に対しては真の信号を出力
し、又、そのブロックでの積項の部分をなしていない積
項線に対しては偽の信号を出力する。論理積回路は、％
積項メモリの出力に対して同一の積項線のものに対して
の論理積を出力する。和項メモリはＩＣレジスタの出力
ｌこよりＩＣ（７，Ｊ種類を選択し、そして、制御部か
ら指定されたそのＩＣのブロック番号の場所において、
その浮ｌＪ項メモリへの論理積−路の出力が、そのブロ
ックでの和項の部分をなしている和項線に対しては真の
信号を出力し、又、そのブロックでの１１項の部分をな
していない和項線に対しては偽の信号を出力する。−理
和回路は、各積項メモリの出力に対して同一の和項線の
ものに対しての論理和を出力する。出力レジスタは、縮
埋和回路の出力結果が真である和項１１１＋！に対して
対応するビットをセットする。又、制御部は、外部７）
＞らスタート信号を得たときに、外部からの入力データ
を人力レジスタにセ、トシ、さらに、出力レジスタの各
ビットを全てリセットした後、ブロックの番号Ｘｉ−順
番に出力し、制御部に記憶されているブロックの数を終
了したとき、ストップ信号を外部に発生する。
次に図を用いて本発明の詳細な説明を行なう〇第６図は
本発明のブロック図である。図ζこおいて、ｌは書込６
回路、２は入力レジスタ、３はＩＣレジスタ、４は２つ
の積項メモリよりなる積項メモリ群、５は崗理積回路、
６は２つの和項メモリよりなる和項メモリ群、７は論理
和回路、８は出力レジスタ、９．は制ｖ４部である・齋
込み回路ｌは、積項メモリ群４及び和項メモＩＪ ｎ
６に、第２図かメモリーこ対しては＠２図のパターンを
、１ｍ１４＆入力としている和項メモリに対しては第３
図のパターンを督込む。和項メモリ群６においては、Ｐ
Ｉ、ｓＰ２．ａ ｆ人力としている４１項メモリ４こ対
しては秦４囚のパターンをｈ ２３ｇ７Ｐ４１８を入力
している和項メモリに対しては第５図のパターンを書込
む〇 組合せ論理回路のシミーレーションが姑まると、外部力
１ら制御部９には５ＴＡＲＴ信号が、入力レジスタ２に
は入力データが、ＩＣレジスタ３にはＩＣの番号が与え
られる。これを受けて制御部９は出力レジスタ８をリセ
ットするとともに入力レジスタ２に対してその入力デー
タを記憶するように、又、ＩＣレジスタ３にはＩＣの番
号を記憶Ｔるように指令する。入力レジスタ２では、こ
れを受けて人力データを記憶し、そのＦＦ３蚕を積項メ
モリ群４Ｅこ出力する。次に制御部９は、積項メモリ群
４．４０項メモリ群６に対してブロック番号ｌを出力す
る。積項メモリ群４では、ＩＣ番号と入力データとブロ
ック番号によって積項メモリ群４円の谷積項メモリのア
ドレスを選択し、その内容を出方Ｔ６゜その出力は、請
理積回路５に送られ、同一の積項巌毎に部分積項が求め
られる。そして、ここでの結果は、；ＶＵ積項モリ群６
の入力となる。和項メモリ評６では、ＩＣ１１号と鋪埋
槓回路５の出方とブロック蕾号により和項メモリ群６内
の各和項′ メモリのアドレスを選択し、その内存
を出力する。
本発明のブロック図である。図ζこおいて、ｌは書込６
回路、２は入力レジスタ、３はＩＣレジスタ、４は２つ
の積項メモリよりなる積項メモリ群、５は崗理積回路、
６は２つの和項メモリよりなる和項メモリ群、７は論理
和回路、８は出力レジスタ、９．は制ｖ４部である・齋
込み回路ｌは、積項メモリ群４及び和項メモＩＪ ｎ
６に、第２図かメモリーこ対しては＠２図のパターンを
、１ｍ１４＆入力としている和項メモリに対しては第３
図のパターンを督込む。和項メモリ群６においては、Ｐ
Ｉ、ｓＰ２．ａ ｆ人力としている４１項メモリ４こ対
しては秦４囚のパターンをｈ ２３ｇ７Ｐ４１８を入力
している和項メモリに対しては第５図のパターンを書込
む〇 組合せ論理回路のシミーレーションが姑まると、外部力
１ら制御部９には５ＴＡＲＴ信号が、入力レジスタ２に
は入力データが、ＩＣレジスタ３にはＩＣの番号が与え
られる。これを受けて制御部９は出力レジスタ８をリセ
ットするとともに入力レジスタ２に対してその入力デー
タを記憶するように、又、ＩＣレジスタ３にはＩＣの番
号を記憶Ｔるように指令する。入力レジスタ２では、こ
れを受けて人力データを記憶し、そのＦＦ３蚕を積項メ
モリ群４Ｅこ出力する。次に制御部９は、積項メモリ群
４．４０項メモリ群６に対してブロック番号ｌを出力す
る。積項メモリ群４では、ＩＣ番号と入力データとブロ
ック番号によって積項メモリ群４円の谷積項メモリのア
ドレスを選択し、その内容を出方Ｔ６゜その出力は、請
理積回路５に送られ、同一の積項巌毎に部分積項が求め
られる。そして、ここでの結果は、；ＶＵ積項モリ群６
の入力となる。和項メモリ評６では、ＩＣ１１号と鋪埋
槓回路５の出方とブロック蕾号により和項メモリ群６内
の各和項′ メモリのアドレスを選択し、その内存
を出力する。
その出力は、閾理和回路７に送られ、同一の和項線毎に
部分不１項の和が求められる。そして、ここでの結果は
、出力レジスタ８への入力となる。出力レジスタ８では
、論理和回路７の串力が具であった浦項騙に対して、そ
れに対応するビットをセットする。
部分不１項の和が求められる。そして、ここでの結果は
、出力レジスタ８への入力となる。出力レジスタ８では
、論理和回路７の串力が具であった浦項騙に対して、そ
れに対応するビットをセットする。
この処理が終了Ｔると、制御部９は、ブロック番号２を
出力する。そして、プロ、り番号１と同じ処理を行なう
。ブロック番号２に対する処理が終了したとき、制一部
９は外部に対して８ＴＯＰ信号を出し、シミュレーショ
ンか終了したことを伝える。
出力する。そして、プロ、り番号１と同じ処理を行なう
。ブロック番号２に対する処理が終了したとき、制一部
９は外部に対して８ＴＯＰ信号を出し、シミュレーショ
ンか終了したことを伝える。
第６図では、組合せ論理回路と種類と各々が人力４ビツ
ト、開方４ビット、槓ｆＡ線８本の組合せ論理回路に対
するダイナミックＰＬＡについて説明したが、同じよう
な構成をとることにより１任意の個数の組付せｒ！ｉａ
理回路と、任意の長さをもつ入力データ、出力データ、
積項−６こ対しても簑橋することができる。そのときの
シミュレーションの時間はいくつのブロックに分割した
かによって定まる。
ト、開方４ビット、槓ｆＡ線８本の組合せ論理回路に対
するダイナミックＰＬＡについて説明したが、同じよう
な構成をとることにより１任意の個数の組付せｒ！ｉａ
理回路と、任意の長さをもつ入力データ、出力データ、
積項−６こ対しても簑橋することができる。そのときの
シミュレーションの時間はいくつのブロックに分割した
かによって定まる。
出力レジスタには、与えられた入力に対する出力が得ら
ｎるが、この出力が検査仕様書のデータと一致しないと
き、カスタムＬＳＩの舖埋の中−こ誤りが存在するとい
える。この場合は、カスタムＬＳＩの論理回路を正し、
そこから得られるビットパターンを再度積項メ七り、和
項メモリに誉きこみ、シミュレーションを再度行なう。
ｎるが、この出力が検査仕様書のデータと一致しないと
き、カスタムＬＳＩの舖埋の中−こ誤りが存在するとい
える。この場合は、カスタムＬＳＩの論理回路を正し、
そこから得られるビットパターンを再度積項メ七り、和
項メモリに誉きこみ、シミュレーションを再度行なう。
これにまって誤りが発見さ７１．なくなったとき、初め
てカスタムＬＳＩを装造する。これによって、正しいカ
スタムＬＳＩを作るための工数、費用、時間を大巾に削
減することができる。
てカスタムＬＳＩを装造する。これによって、正しいカ
スタムＬＳＩを作るための工数、費用、時間を大巾に削
減することができる。
＠ １ 図ハＰＬＡＯＪ説明、第２１Ｎ 、 第３図は
積項メモリのパターン、第４図、＠５図は和項メモリの
パターン、第６図は本発明のブロック図であり、１は書
込み回路、２は入力レジスタ、３はＩＣレジスタ、４は
積項メモリ＃、５は論理積回路、６は和項メモリ群、７
は論理和回路、８は出力レジスタ、９は制御１部である
。 Ｖ５ ｌ 圓 第２国 粥５ｆｆ：Ｕ 葉４記 ＋Ｉ！ＪＦ；ｌ
積項メモリのパターン、第４図、＠５図は和項メモリの
パターン、第６図は本発明のブロック図であり、１は書
込み回路、２は入力レジスタ、３はＩＣレジスタ、４は
積項メモリ＃、５は論理積回路、６は和項メモリ群、７
は論理和回路、８は出力レジスタ、９は制御１部である
。 Ｖ５ ｌ 圓 第２国 粥５ｆｆ：Ｕ 葉４記 ＋Ｉ！ＪＦ；ｌ
Claims (1)
- 外部力）らの入力データを記憶するための入力レジスタ
と、外部からのＩＣ番号を記憶するためのＩＣレジスタ
と、１つ又は値数の積項メモリと、１つ又は値数の和項
メモリと、同一の積項線に対して論理積をとる論理積回
路と、同一の和項線に対してｗａ理和をとる論理和回路
と、和項線の出力結果が＾のとき対応Ｔるビットをセッ
トする出力レジスタと、入カレジスタ、積項メモリ、和
項メモリ及び出力レジスタの制御を行なうとともに、処
理すべきブロックの数をＩＣの櫨類毎に記憶している制
御ａｔＩｓと、積項メモリと和項メモリに対して積項、
和項のパターンを誓込むための書込み回路とで構成され
、積項メモリはＩＣレジスタの出力によりＩＣ（／Ｊ徊
顛を選択し、そして、制御部から指示されたそのＩＣの
ブロック番号の場所において、その積項メモリへの入力
レジスタの出力が、そのブロックでの積項の部分をなし
ている横項線に対しては真の信号を出力し、８よび、そ
のブロックでの積項の部分をなしていない横項線に対し
ては偽の信号を出力し、論理積回路は、各積項メモリの
出力に対して同一の横項線のものに対しての論理積を出
力し、和項メモリはＩＣレジスタの出力によりＩＣの種
類を選択し、そして、制御１ｉ１１部力）ら指定された
そのＩＣのブロック番号の場所に葛いて、その和項メモ
リへの論理積回路の出力が、そのブロックでのオロ項の
部分をなしている和項線に対しては真の信号を出力し、
および、そのブロックでの和項の部分をなしてい７．．
１″い和項線に対しては偽の信号を出力し、論理オロ回
路は、各和項メモリの田方に対して同一の和項線のもの
に対しての論理和を出力し、出力レジスタは、論理和回
路の出力結果が真である和項線に対して対応するビット
をセット出力し、制御部は、外部からスタート信号を得
たときに、外部からの入力データを入力レジスターこセ
ットし、さらに、出力レジスタの谷ビ、トを全てリセッ
トした後、ブロックの番号を順番に出力し、制御部に記
憶されているブロックの数を終了したとき、ストップ信
号を外部に発生することを特徴とするダイナミ、りＰＬ
Ａ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57030320A JPS58147236A (ja) | 1982-02-26 | 1982-02-26 | ダイナミックｐｌａ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57030320A JPS58147236A (ja) | 1982-02-26 | 1982-02-26 | ダイナミックｐｌａ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58147236A true JPS58147236A (ja) | 1983-09-02 |
| JPH0345580B2 JPH0345580B2 (ja) | 1991-07-11 |
Family
ID=12300499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57030320A Granted JPS58147236A (ja) | 1982-02-26 | 1982-02-26 | ダイナミックｐｌａ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58147236A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5258932A (en) * | 1990-09-14 | 1993-11-02 | Fujitsu Limited | PLA simulation method |
| US5475830A (en) * | 1992-01-31 | 1995-12-12 | Quickturn Design Systems, Inc. | Structure and method for providing a reconfigurable emulation circuit without hold time violations |
| US6348812B1 (en) * | 2000-07-05 | 2002-02-19 | Elan Research | Dynamic programmable logic array that can be reprogrammed and a method of use |
| US6377911B1 (en) | 1988-12-02 | 2002-04-23 | Quickturn Design Systems, Inc. | Apparatus for emulation of electronic hardware system |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2504893B2 (ja) * | 1992-07-08 | 1996-06-05 | 株式会社コマイ | 掲示シ―ト |
-
1982
- 1982-02-26 JP JP57030320A patent/JPS58147236A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6377911B1 (en) | 1988-12-02 | 2002-04-23 | Quickturn Design Systems, Inc. | Apparatus for emulation of electronic hardware system |
| US6842729B2 (en) | 1988-12-02 | 2005-01-11 | Quickturn Design Systems, Inc. | Apparatus for emulation of electronic systems |
| US5258932A (en) * | 1990-09-14 | 1993-11-02 | Fujitsu Limited | PLA simulation method |
| US5475830A (en) * | 1992-01-31 | 1995-12-12 | Quickturn Design Systems, Inc. | Structure and method for providing a reconfigurable emulation circuit without hold time violations |
| US5649167A (en) * | 1992-01-31 | 1997-07-15 | Quickturn Design Systems, Inc. | Methods for controlling timing in a logic emulation system |
| US6348812B1 (en) * | 2000-07-05 | 2002-02-19 | Elan Research | Dynamic programmable logic array that can be reprogrammed and a method of use |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0345580B2 (ja) | 1991-07-11 |
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