JPS58147237A

JPS58147237A - ダイナミツクｐｌａ

Info

Publication number: JPS58147237A
Application number: JP57030322A
Authority: JP
Inventors: Kenji Omori; 健児大森
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1982-02-26
Filing date: 1982-02-26
Publication date: 1983-09-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】苓本発明は、プログラムシックアレイ（ＰＬＡ）ニハター
ンを書込む前、あるいはカスタムＬＳＩｇ造の前に、誉
込み対象あるいは製造対象となっている論理回路をシミ
ーレーションするためのダイナミックＰＬＡｆこ関する
ものである。

論理装置で用いられる素子は年々大規模化の傾向をたど
り、ＰＬＡ化あるいはカスタムＬＳＩ化が進んできてい
る。このようなりｃｗｔに３いては、ＰＬＡあるいはカ
スタムＬＳＩの中に論理回路上の娯りが発見されたとき
は従来の論理装置と比較すると、一段と被簀が大きい０
それは、ＰＬＡｊ５るいはカスタムＷＩの中の回路につ
いては修正を施こＴことが出来ないために新たに製造し
ｙＡ′おしとなるためである。そのため、　ＰＩＪＪｃ
書込む以前あるいはカスタムＬＳＩを製造する以前に、
その中に実現しようとしている論理回路に対して十分な
検査をしてあかなくてはならない。従来は、この検査は
ソフトウェアシミュレーションによって行なわれていた
が、爾理貌模が大きくなるに従って、ソフトウェアシミ
ュレーションでは短い時間で十分な検査を行なうことが
できなくなってきた。そのため、近年ノフトウェアシミ
ーレーションに代わるものが求められている。

本発明の目的は、このような要求に答えて組合せ論理回
路のシミーレーションをハードウェアーこより実現する
ものである。

一般に組合せ論理回路は積和項により表わすことができ
る。

飼えば、次の様に表わすことができる。

０１＝ｉａ１４＋１ｌｌｚ皿３＋１２１３１４＋４１１
２ｊ３０２−　　　　　　　凰２ｔ３ｔ４　　　　　＋
ｌ１ｉ３−１−ｉ□１２１４０３−　　　　　　　　　
　　　　　　　　　　　　　　　＋ｉ山＋１２１３０４
＝＝　　　　　　ｉ、凰２ｉｓ　　　　　　　　　　　
　　　　−）−１１１！この組合せ論理回路は従来のＰ
ＬＡでは、第１図の様に表わさせる。

ダイナミックＰＬＡの構成と動作を述べる前に、その原
理を簡単に述べておく。ダイナミックＰＬＡにおいては
ブロックを単位にして処理を行なう。

今、鼾１図では、２つのブロックに分けた。処理は、プ
ロ、り１、ブロック２の胆で行なわｎる０各ブロツクで
は積項線に対１″る結果を求めた後、和項線に対する結
果を求める。その求め方は次の通りである。

今、入力データが（１ｌｊ２ｉ３ｉ４　）　＝　（００
１０）であったとする。このとき、ブロック１での積項
線に対する処理は次のように行なわれる。ブロック１に
は、ｊｓｊ４（！：　ｊｔｊｚｊ３（！：　ｊｚｊａｊ
ｎと１ｌｉ２ｉ３とに対する４つの積項−がある。この
４つの積項線への値を求めるために入力データはそのま
ま、あるい−はいくつかに分割される。ここでは２つに
分割されたとする０即ち、　　（ｉｌｉ２）　＝　（Ｇ
ｏ）と（１３ｉ４）−（１０）とに分割されたとする０
分割された入力データが積項線の積項に対Ｔる部分積項
になっているかどうかが調べられる。即ち、分割された
入力データが、その積項を真とするための条件を−たし
ているわどうかが調べられる。今、第一の積項（１３ｉ
４　）番こ対して（１ｌｉ２　）　＝　（００ンは部分
積項であり、（ｊ３ｉ４）　＝　（１０）も又部分積項
である◎第二の積項（１ｌｊ２ｉ３　）に対して（１１
ｊｚ　）　−（００）は部分積項であるが、（ｉ３１４
）　＝　（１０）は部分積項でない。第三の積項（１ｚ
ｉ３’＊　）に対して（ｊｌｉ２）　＝　（００）と（
１３ｉ４）　＝　（１０）は共に部分積項でない。第四
の積項（１１ｊｚｊ３）に対して（ｉｌｉ２）　＝　（
００）は部分積項ではないが、（ｉ、ｉ４）　＝　（１
０）は部分積項である。次に、各積項線に対して、各々
の部分積項の緬理積項の舖珪槓が求められる。即ち、そ
の積項縁に対して、分割された入力データに対する全て
の部分積項が冥のときは真を、そうでないときは偽を与
える。

仲の場合、第一の積項線に対しては真となり％第二、第
三、第四の槓ＪＡｌｉ！！に対しては偽となる。

次にブロック１での和項線に対する処理は次のように行
なわれる。積項縁は４つあるが、この４つの積項線はそ
のまま、あるいはいくつかに分割される。ここでは２つ
に分割されたとする。今、積項縁の出力は（ＰＩＰｚＰ
ｓＰｎ　）　＝　（１０００）とな積項線が４１Ｊ項線
の和項に対する部分和項になっているかどうかが調べら
ｎる。即ち、分割された積項線の出力が、その和項を真
とするための条件を満たしてい６カ１どう８かが調べら
ｎる。今、第一の和項（ｊｓｊ（＋１ｘｉ２ｉ３−１−
ｉ２ｉ３ｉｎ　）　ｉｃ対シＴ、（ＰＩＦ２　）素（１
０）は部分和項であり、（ＰＢｒ３）　＝　（００）は
部分和項でない。第二の和項（１２ｉ３ｉ４　）に対し
て、（ＰＩＰｚ）　＝　（１０）と（Ｐ、Ｐ４）　＝　
（００）は共に部分和項ではない。第三の和項（なし）
に対しては、（ＰＩＦ２　）　＝　（１０）と（Ｐ、３
Ｐ４）＝（００）は勿論部分和項ではない０第四の和項
（ｊｘｊｚｊｌ）　ＥＣ対しては、（ＰＩＦ２）　＝　
（１０）と（ＰｓＰ４）　＝　（００）は共に部分和項
ではない。

次に％和項線に対して、各々の部分和項の論理和が求め
られる０即ち、その和項線に対して、分割された積項線
の出力に対する部分和項が１つでも真のときは真を、そ
うでないときは偽を与える。

今の場合、第一の４０項線に対しては真となり、第二、
第三、第四の和項線に対しては偽となる。

和項尉の出力は、出力レジスタに送られる。出力レジス
タは、シミュレーシ１ンを始める前ｌこあ真の和項線に
対しては、出力レジスタの対応するビットがセットされ
る。

ブロック２１こ対してもブロックｌと同じ処理が行なわ
れ、その全てが終ったとき、出力レジスタの内容は出力
データとして外部に出力される。

各ブロックでの部分積項の計算は、メモリを使って行な
われる。各プロ、りでは、４つの積項線に対して処理を
行なうためにメモリとしては、例えば４ビツト同時出力
のものを用いる。上の例でほこのメモリの４つのａ力は
、ブロック１のとき（Ｊ第１〜第４の積項＋［４こ対す
る部分積項の値を、又、ブロック２のときは第５〜ｓ１
！８の積項線に対する部分積項の値を得るために用いら
れる。（あるいは２ビツト同時出力、１ビツト出力のも
のを２つあるいは４つ並列に用いる。）＠２図および第３図は同として奇談で述べた組合せ論理
回路の部分積項の計算のための積項メモリの内容を示す
図である。第２図及び第３図においてプロ、り番号１の
ときは出力はＰ、　、Ｐ２．Ｐ、　。

Ｐ、でありブロック番号２のときは出力は”’ＩｐＨＰ
ｙ、Ｐｓである。第２図は、分割された入力データ（ｉ
ｌｉｚ）に対するもので、入力としてはブロック番号と
分割された入力データを与える。先の的では、ブロック
番号１　、１１＝０．１ｚ＝０を与える。

この結果、第一力）ら＃ｇ西までの積項線に対する部分
積項１１００を出力する。第３図は分割された入力デー
タ（１ｚｉ４）に対するもので入力としては、同様にブ
ロック番号と分割された入力データを与える。先の例で
は、ブロック番号１　、１３−１．　ｉ＜−０を与える
。この＃来、第一から第四までの積項線に対する部分積
項は１００１を出力する。

この２つの出力は論理積がとられ、積項線に対する値が
与えられる。即ち、奇才でに述べてきたように１０００
を与える。各ブロックでの部分和項の計算はやはりメモ
リを使って行なわれる０和項線は４つあるため、メモリ
としては例えば４ビツト同・時出力のものを使う。（あ
るいは２ビツト同時出力、１ビツト田方のものを２゛つ
あるいは４つ並列に用いる。）第４図および第５図は例として今まで迅べた組合せ論理
回路の部分和項のｉｔ算のためのオロ項メモリの内容を
示す図である。第４図は分割された積項線の出力ＣＰＩ
Ｐ２）に対するもので入力としては、ブロック番号と分
割された積項線を与える。

先の例ではブロック番号１　、　Ｐ１＝１％Ｐ２＝０を
与える。この結果、第一力）ら第四までの和項線に対す
る部分和項１０００を出力する。第５図は分割された積
項線（ＰＢｒ３）に対するもので入力としてはブロック
番号と分割された積項線を与える。先の例ではブロック
番ｇ１　、　Ｐｓ　＝０、Ｐ４＝０を与える。この結果
、第一η）ら第四までの積項ｆｍｌこ対する部分和項０
０００を出力する。

この２つの出力は論理和がとられ、和項線に対する値が
与えらｎる。即ち、今までに述べてきたように１０００
を与える。

不発明のダイナミックＰＬＡは、外部からの入力データ
を記憶するための入力レジスタと、１つ又は複数の積項
メモリと、１つ又は複数の和項メモリと、同一の積項縁
に対して論理積をとる論理積回路と、同一の和埃線に対
してａｍ論理和とる論理和回路メ、斗０項縁の出力結果
が真のとき対応するビットをセットする出力レジスタと
、入カレジスタ、積項メモリ、和項メモリ及び出力レジ
スタのｌ１ＩＪｉ１１を行なうＴｏｌｌｆＩ４部と、積
項メモリと和項メモリに対して積項、１項のパターンを
優込むための誓込ろ回路とで＃Ｉ成ざｎる。積項メモリ
は制御部から指示されたブロック番号の場所において、
その積項メモリへの入力レジスタの出力が、そのブロッ
クでの積項の一分をなしている積項線に対しては美の信
号を出力し、又、そのブロックでの積項の一分をなして
いないｇ機縁に対しては偽の信号を出力するａｍ埋憤回
路は、谷積項メモリの出力に対して同一のｓ項線のもの
に対しての論理積を出力する。和項メモリは制御Ｓから
指定されにブロック番号の場所に３いて、その和項メモ
リへのｉｍ颯槓ＷＡ路の出力が、そのブロックでの和項
の部分をなしている和項−に対しては真の信号を出力し
、又、そのブロックでの和積の部分をなしていない々！
ＪＡ−曇こ対しては−の慎号を出力する。−理項線のも
のに対しての論理和を出力する。出力レジスタは、論理
和回路の出力結果が真である和項ｄｆこ対して対応する
ビラトラセットする。又、制御部は、外部からスタート
信号を得たときに、外部力）らの入力データを入力レジ
スタにセットし、さらに、出力レジスタの各ビットを全
てリセットした後、ブロックの萱号を順番に出力し、制
御部に記憶されているブロックの数を終了したとき、ス
ト２１１５号を外部ｆこ発生する。

次に図を用いて本発明の詳細な説明を行なう。

第６図は本発明のダイナミックＰＬ１ｗ、ｉ　−実施例
を示すブロック図である。図番こ２いて、１は★込み回
路、２は入力レジスタ、３は２つの積項メモリよりなる
積項メモリ群、４は論理積回路、５は２つの和項メモリ
よりなる和項メモリ群、６は鋺埋オ；」回路、７は出力
レジスタ、８は制御部である。

誓込み回路１は、積項メモ１３及び和項メモリ群５に、
第２図η）らｌ＠５図に示したパターンを蕾込む。即ち
、積項メモリ群３５いては、１ｌｉ２を入力している積
項メモリに対しては第２図の／ｆターンを、　　１３ｉ
４−を入力としている和項メモリに対しては第３図のパ
ターンを書込む。和項メモリ群５においてはｓ　ｐｓ、
ｓＰｔ、ｓを入力としている和項メモリに対しては嬉４
図のパターンを、Ｐ３ｇＹＰ＆、８を入力している和項
メモリに対しては第５図のノくターンを誓込む。

組会せ１理回路のシミュレーシ１ンが始まると、外部か
ら制御部８には５ＴＡＦＬＴ信号が、入力レジスタ２に
は入力データが与えらｎる０これを受けて制御ｓ８は出
力レジスタ７をリセットするとともに入力レジスタ２に
対して、その入力データを記憶するようｌこ指令Ｔる。

入力レジスタ２では。

これを受けて入力データを記憶し、その内容を積項メモ
９群番こ出力する。次に制御部８は、積項メモリ＄３．
１項メモ！Ｊ群５ｔこ対してブロック番号１を出力Ｔる
。積項メモリ群３では、入力データとブロック番号によ
って積項メモリ杵３内の各積項メモリのアドレスを選択
し、その内容を出力する。その出力は、−埋積回路４に
送られ、同一の積項線毎に部分積項が求めらｎる。そし
て、ここでの結果は、和項メモリ群５の入力となる。和
項メモリ群５では、陶埋積回路４の出力とブロック番号
により和項メモリ群５円の各４１］項メモリのアドレス
を選択し、その内容を出力する０その出力は、論理和回
路６に送られ、同一のり項−毎番こ部分和項の和が求め
られる。そして、ここでの結果は、出力レジスタ７への
入力となる。出力レジスタ７では、論理和回路６の出力
が真であった和項−に対して、それに対シしするビット
をセクトする。

この処理が終了すると、制一部８は、ブロック番号２を
出力する。そして、プロ、り番号ｌと同じ処理を行なう
。ブロック番号２に対する処理が終了したとき、制御部
８は外部に対して５ＴＯＰ信号を出し、シミュレーシ四
ンが終了したことを伝える。

嬉６図では、入力４ビツト、出力４ピント、積項線８本
の組会せ論理回路番こ対して説明したが、同じような構
成をとることにより任意の長さをもつ入力データ、出力
データ、積項線に対しても実現することができる。その
ときのシミーレーションの時間はいくつのブロックに分
割したかによって定まる。

出力レジスタには与えられた入力に対する出力が得られ
るが、この出力が検査仕様書のデータと一致しないとき
、カスタムＬＳＩ０）論理の中に誤りが存在するといえ
る。この場合は、カスタムＬＳＩのｍ理回路を正し、そ
こから得られるビットパターンを再度積項メモリ、和項
メモリに書きこみ、シミニレ−ジョンを再匿行なう。こ
れによって、娯りが発見さｎなくなったとき初めてカス
タムＬＳＩを装造することによって１正しいカスタムＬ
８Ｉを作るための工数、費用、時間を大巾に削減するこ
とができる。

【図面の簡単な説明】

嬉ｌ―はＰＬ、〜υ説明をするためのブロック図、第２
図、！ｇ３図は積項メモリのパターンを示す鮪、第４図
、第５凶は和項メモリのパターンを示す図、第６図は本
発明のダイナミックＰＬＡＯ）−実施列をカレジスタ、
３は積項メモリ群、４は論理回路、５は和項メモリ群、
６は論理和回路、７は出方し第　１０端　Ｚ　圓集う圓

Claims

【特許請求の範囲】

外部力１らの入力データを記憶するための入力レジスタ
と、１つ又は複数の積項メモリと、１つ又は複数の和項
メモリと、同一の積項線に対して論理積をとる論理積回
路と、同一の和項線に対して論理和をとる論理和回路と
、和項線の出力結果が真のとき対応するビットをセット
する出力レジスタと、入力レジスタ、５ｌｉｉ項メモリ
、和項メモリ及び出力レジスタの制御を行なうとともに
、地理すべきブロックの数を記憶している制御部と％積
項メモリと和項メモリに対して積項、和項のパターンを
書込むための誓込み回路とで構成され、積項メモリは制
一部から指示されたブロック番号の場所において、その
積項メモリへの入力レジスタの出力が、そのブロックで
の積項の部分をなしている積項線に対しては真の信号を
出力し、および、そのブロックでの積項の部分をなして
いない積項線に対しては偽の信号を出力し、縞埋槓回路
は、谷積項メモリの出力−こ対して同一の積項線のもの
に対しての論理積を出力し、本ロ項メモ１月１制御部７
Ｊ）ら指定されたブロック番号の場所において、その和
項メモリへの論理積回路の出力が、そのブロックでの和
項の部分をなしている和項縁に対しては真の信号を出力
し、および、そのブロックでの和項の部分をなしていな
いη口項蛾に対しては偽の信号を出力し、論理和回路は
、各４１項メモリの出力に対して同一の和項縁のものに
対しての論理和を出力し、出力レジスタは、＠埋り回路
の出力結果が真である和項森に対して対応するビットを
セット出力し、制御部は、外部からスタート信号を得た
ときに、外部からの人力データを人カレジスタ憂こセッ
トし％ざらに、出力レジスタの谷ビットを全てリセット
した後、ブロックの萱号を順番に出力し、制御１１１１
ｓ・に記憶されているブロックの数を終了したとき、ス
トップ信号を外部に発注することを特徴とするダイナミ
ックＰＬ、Ａ。