JPH05128200A - 論理合成方法及び装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、論理合成方法及び装置に関し、ハザ
ード発生を防止したＡＳＩＣ論理回路を自動生成するこ
とを目的とする。 【構成】１入力のみ論理値が反転しても、論理上、出力
が論理値‘１’で変化しない該積和型論理回路を検出し
（１、２）、該１入力のみの論理値反転により負パルス
のハザードが該積和型論理回路から発生したと仮定した
ときに、予め指定された回路まで該ハザードが伝播する
かどうかを検証し（３）、予め指定された回路まで該ハ
ザードが伝播する場合には、ハザード防止回路を生成し
て該積和型論理回路に付加する（４、５）。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ハードウエア記述言語
で記述されたＡＳＩＣ論理回路仕様の入力に基づいて、
ゲートレベルの構造記述を出力する論理合成方法及び装
置に関する。

【０００２】

【従来の技術】従来では、人手で設計した論理回路に対
しては、詳細ディレイを取り扱う論理シミュレーション
によってハザード発生箇所を検出し、ハザードが発生し
ないように人手で論理回路を修正していた。

【０００３】

【発明が解決しようとする課題】しかし、近年の半導体
集積回路の高集積化及び大規模化に伴い、論理合成装置
で自動生成されたゲートレベルの論理回路は、人には判
読が容易でないため、人手によるハザード防止処理は困
難である。

【０００４】本発明の目的は、このような問題点に鑑
み、ハザード発生を防止した論理回路を自動生成するこ
とができる論理合成方法及び装置を提供することにあ
る。

【０００５】

【課題を解決するための手段及びその作用】本発明に係
る論理合成方法を、実施例図中の対応する構成要素の符
号を引用して説明する。

【０００６】この論理合成方法は、例えば図１及び図５
に示す如く、（２０〜２４）ハードウエア記述言語で記
述されたＡＳＩＣ論理回路仕様の入力に基づいて、該論
理回路を積和型論理回路で表し、セル構成に依存しない
論理最適化を行った後に、（１、２）１入力のみ２値が
変化したときに負パルスのハザードが発生する可能性の
ある積和型論理回路を検出し、（３）該１入力のみの２
値の変化により負パルスのハザードが該積和型論理回路
から発生したと仮定したときに、予め指定された回路ま
で該ハザードが伝播するかどうかを検証し、（４、５）
予め指定された回路まで該ハザードが伝播する場合に
は、ハザード防止回路を生成して該積和型論理回路に付
加し、（２６〜３０）該ハザード防止回路を除去しない
で、セル構成に依存した論理最適化を行い、論理ゲート
にセルを割り付け、ゲートレベルの構造記述を出力す
る。

【０００７】本発明に係る論理合成装置は上記方法を実
施するためのものであり、コンピュータを用いて構成さ
れ、ハードウエア記述言語で記述されたＡＳＩＣ論理回
路仕様の入力に基づいて、ゲートレベルの構造記述を出
力する。この論理合成装置は、１入力のみ２値が変化し
たときに負パルスのハザードが発生する可能性のある積
和型論理回路を検出する手段と、該１入力のみの２値の
変化により負パルスのハザードが該積和型論理回路から
発生したと仮定したときに、予め指定された回路まで該
ハザードが伝播するかどうかを検証する手段と、予め指
定された回路まで該ハザードが伝播する場合には、ハザ
ード防止回路を生成して該積和型論理回路に付加する手
段と、該ハザード防止回路を除去しないで、セル構成に
依存した論理最適化を行い、論理ゲートにセルを割り付
け、ゲートレベルの構造記述を出力する手段とを有す
る。

【０００８】上記構成において、１入力のみ２値が変化
したときに負パルスのハザードが発生する可能性のある
積和型論理回路とは、オンキューブ間の距離が１となる
オンキューブを有する積和型論理回路である。ただし、
距離が１となるオンキューブについて要素間距離が１と
なる要素が、他のオンキューブでｄ（ｄはドントケア
で、０又は１のいずれであってもよいことを意味する）
となるものがあり、かつ、要素がｄとなるこのオンキュ
ーブと相互間距離１のオンキューブの各々との間の距離
がいずれも０となる積和型論理回路は、ハザードが発生
する可能性がない。予め指定された回路とは、フリップ
フロップやスリーステート型バッファゲート等であり、
ハザードにより誤動作や短絡が生ずる回路であって、例
えば論理合成プログラム内で予め指定されている。ま
た、負パルスのハザードが指定回路まで伝播するかどう
かの検証は、論理回路の故障診断の分野において確立さ
れている公知のＤアルゴリズムを採用することができ
る。ハザード防止回路は、相互間距離が１となるオンキ
ューブの要素間距離が１となる要素がｄで、かつ、該相
互間距離１のオンキューブの各々との間の距離がいずれ
も０となるオンキューブで表される論理積であり、この
論理積の出力を論理和に供給すればよい。

【０００９】ハザード発生の検出は一般には複雑である
が、ハザード発生の虞が最も強いのは、２段の積和型論
理回路において、正確ではないが簡単に表現すれば、１
入力のみ２値が変化しても、論理演算上、出力が論理値
‘１’で変化しない場合である。本発明はこの点に着目
して案出されたものであり、本発明によれば、負パルス
のハザード発生の大部分が防止される。また、ハザード
発生の虞があっても指定回路まで伝播しない場合には、
積和型論理回路にハザード防止回路を付加しないので、
不必要に論理回路が冗長になるのを防止することができ
る。

【００１０】

【実施例】以下、図面に基づいて本発明の一実施例を説
明する。

【００１１】図６は、論理合成装置のハードウエア構成
を示す。この装置はコンピュータ１０で構成され、ゲー
トアレイ方式やスタンダードセル方式のＡＳＩＣ論理回
路に対する仕様を記述したハードウエア記述ソースファ
イル１１をコンピュータ１０に入力すると、コンピュー
タ１０は、以下の手順でネットリスト等のゲートレベル
構造記述ファイル１２を生成し出力する。

【００１２】図５は、この手順の概略を示す。以下、括
弧内の数値は図中のステップ識別番号を表す。ステップ
２５、及び、ステップ２６での例外処理以外は、公知技
術である。

【００１３】（２０）ハードウエア記述ソースファイル
１１を読み込む。このソースは、機能レベル又は動作レ
ベルで、目的とするＡＳＩＣ論理回路の設計仕様を記述
したものである。

【００１４】（２１）読み込んだソースファイルをコン
パイルした後、設計対象の論理回路を２段の積和型、す
なわち複数の論理積の和の形で表す。

【００１５】（２２）設計対象の論理回路は、通常、順
序論理回路であり、フリップフロップの状態を回路の内
部状態に割り当て、状態を遷移させるための制御マトリ
ックスを生成し、組合せ論理回路とフリップフロップと
で順序論理回路を合成する。

【００１６】（２３）積和型の２段論理を最適化して構
成を簡単化する。

【００１７】（２４）論理式を括弧で括って多段化し、
さらに、多段論理を最適化する。

【００１８】（２５）本発明の特徴部分であるハザード
防止回路付加処理を、後述の如く行う。

【００１９】（２６）使用するセルのハードウエア構成
に依存した局所論理最適化を行う。但し、ステップ２５
での処理に関係した後述の例外処理がある。

【００２０】（２７）論理ゲートをセルに割り付ける。

【００２１】（２８）信号伝播遅延時間の最適化処理を
行う。

【００２２】（２９）デザインルールチェックを行い、
与えられたデザインルールを満たすように修正する。

【００２３】（３０）以上の処理結果を、ネットリスト
等のゲートレベル構造記述ファイルとして出力する。

【００２４】次に、上記ステップ２５の詳細を、図１に
基づき、図２〜図４を参照して説明する。

【００２５】（１）ハザード発生の虞が最も強いのは、
２段の積和型論理回路において、一般に１入力のみ２値
が変化しても論理演算上出力が論理値‘１’で変化しな
い場合である。そこで、２段の積和型論理回路を順に見
ていき、ハザード発生の恐れがあるこのような積和型論
理回路を検出する。

【００２６】例えば、図２に示す如く、積和型論理回路
３０の前段に積和型論理回路４０、４１及び４２が接続
され、積和型論理回路３０の後段に積和型論理回路５０
が接続されている場合を考える。この積和型論理回路３
０は、アンドゲート３１、３２、インバータ３３及びオ
アゲート３４を備えている。そして、積和型論理回路４
０の出力Ａ及び積和型論理回路４１の出力Ｘがアンドゲ
ート３１に供給され、積和型論理回路４１の出力Ｘをイ
ンバータ３３で反転したもの及び積和型論理回路４２の
出力Ｂがアンドゲート３２に供給され、アンドゲート３
１及び３２の出力がオアゲート３４に供給され、オアゲ
ート３４の出力Ｙが積和型論理回路５０に供給される。

【００２７】Ｙ＝‘１’となるのは、 Ａ＝‘１’、Ｂ＝ｄ、Ｘ＝‘１’、又は、 Ａ＝ｄ、Ｂ＝‘１’、Ｘ＝‘０’ の場合である。ここに、ｄ（do'nt care）は、‘０’又
は‘１’のいずれかである。換言すれば、積和型論理回
路４０のオンキューブ（Ａ，Ｂ，Ｘ）は、（１，ｄ，
１）及び（ｄ，１，０）である。

【００２８】オンキューブ間の距離は、オンキューブの
対応する各要素について、一方が１で他方が０のとき要
素間距離１とし、その他の場合は要素間距離０とし、各
要素間距離を加えた値で定義される。オンキューブ
（１，ｄ，１）と（ｄ，１，０）との間の距離は、１と
ｄの要素間距離０、ｄと１の要素間距離０、１と０の要
素間距離１であるから、１である。

【００２９】積和型論理回路３０は、入力Ａ及びＢがＡ
＝‘１’かつＢ＝‘１’のとき、１つの入力Ｘが反転し
ても出力Ｙは‘１’のままで変化しない。すなわち、オ
ンキューブ（１，ｄ，１）と（ｄ，１，０）との間の距
離は、１である。このような場合、負パルスのハザード
が発生する可能性が高い。この積和型論理回路３０で
は、インバータ３３の信号伝播遅延により負パルスのハ
ザードが発生する。

【００３０】ただし、上記一般原則には例外があり、図
４に示すような積和型論理回路は除外する。この場合、
オンキューブは（１，ｄ，１）と（ｄ，１，０）と
（１，１，ｄ）であり、距離が１となるオンキューブ
（１，ｄ，１）と（ｄ，１，０）について要素間距離が
１となる要素Ｘが、他のオンキューブ（１，１，ｄ）で
ｄとなっており、かつ、このオンキューブ（１，１，
ｄ）と相互間距離１のオンキューブ（１，ｄ，１）及び
（ｄ，１，０）の各々との間の距離がいずれも０であ
る。このような積和型論理回路は、ハザードが発生する
可能性がないので、検出しない。

【００３１】（２）前記のようなハザード発生の虞があ
る積和型論理回路３０を検出することができなかった場
合には、すなわち全ての積和型論理回路３０についてハ
ザード検出処理を終了した場合には、処理を終了する。
ハザード発生の虞がある積和型論理回路３０を検出した
場合には、次のステップ３へ進む。

【００３２】（３）予め指定した回路までハザードが伝
播するかどうかを検証する。この指定回路は、フリップ
フロップやスリーステート型バッファゲート等であり、
ハザードにより誤動作や短絡が生ずる回路であって、論
理合成プログラム内で予め指定されている。

【００３３】例えば図３（Ａ）に示す如く、積和型論理
回路３０の出力Ｙがオアゲート５１の一方の入力端に供
給され、出力Ｙが負パルスのハザードとなったときに、
オアゲート５１の他方の入力端に必ず‘１’が供給され
る場合には、ハザードがオアゲート５１の出力に現れ
ず、消滅する。負パルスのハザードが指定回路まで伝播
するかどうかの検証は、論理回路の故障診断の分野にお
いて確立されている公知のＤアルゴリズムを採用してい
る。

【００３４】Ｄアルゴリズムを用いた簡単な例を説明す
ると、図３（Ｂ）に示す如く、指定回路であるフリップ
フロップ５２のリセット入力端Ｒが、負パルスのハザー
ドの伝播で‘０’になったと仮定し、入力側に遡って行
き、この仮定が矛盾しないかどうかを調べる。この場
合、オアゲート５１の２つの入力は共に‘０’でなけれ
ばならない。しかし、出力Ｙがハザードで‘０’となっ
たとき、入力Ａは必ず‘１’となり、最初の仮定が矛盾
する。したがって、負パルスのハザードがフリップフロ
ップ５２のリセット入力端Ｒまで伝播しないと判断す
る。

【００３５】これに対し、図３（Ｃ）に示す如く、出力
Ｙが負パルスのハザードのときに、オアゲート５１に供
給されるＣを‘０’にすることができる場合には、ハザ
ード伝播の仮定が矛盾しない。したがって、ハザードが
指定回路まで伝播すると判断する。

【００３６】（４）ハザードが指定回路まで伝播しない
と判断した場合には、上記ステップ１へ戻り、伝播する
と判断したした場合には、次のステップ５へ進む。

【００３７】（５）ハザードが伝播すると判断された積
和型論理回路３０に対し、ハザード防止回路を付加す
る。例えば図２の積和型論理回路３０に対し、図４に示
す如く、アンドゲート３５を付加して積和型論理回路３
０Ａとする。一般に、２段の積和型論理回路３０に対す
るハザード防止回路は、インバータ３３とアンドゲート
３５を用いて構成でき、その出力をオアゲート３４に供
給すればよい。換言すれば、ハザード防止回路は、相互
間距離が１となるオンキューブの要素間距離が１となる
要素がｄで、かつ、該相互間距離１のオンキューブの各
々との間の距離がいずれも０となるオンキューブで表さ
れる論理積であり、この論理積の出力を論理和に供給す
ればよい。

【００３８】このハザード防止回路は、図５のステップ
２６において除去されないように、マークしておく。ハ
ザード防止回路を除去しないというのがステップ２６で
の上記例外処理である。

【００３９】以上のような処理により、負パルスのハザ
ード発生の大部分が防止され、また、ハザード発生の虞
があっても指定回路まで伝播しない場合には、積和型論
理回路にハザード防止回路を付加しないので、不必要に
論理回路が冗長になるのを防止することができる。

【００４０】

【発明の効果】以上説明した如く、本発明に係る論理合
成方法及び装置では、ハードウエア記述言語で記述され
たＡＳＩＣ論理回路仕様の入力に基づいて、該論理回路
を積和型論理回路で表し、セル構成に依存しない論理最
適化を行った後に、１入力のみ２値が変化したときに負
パルスのハザードが発生する可能性のある該積和型論理
回路を検出し、該１入力のみの２値の変化により負パル
スのハザードが該積和型論理回路から発生したと仮定し
たときに、予め指定された回路まで該ハザードが伝播す
るかどうかを検証し、予め指定された回路まで該ハザー
ドが伝播する場合には、ハザード防止回路を生成して該
積和型論理回路に付加し、該ハザード防止回路を除去し
ないで、セル構成に依存した論理最適化を行い、論理ゲ
ートにセルを割り付け、ゲートレベルの構造記述を出力
するので、負パルスのハザード発生の大部分が防止さ
れ、また、ハザード発生の虞があっても指定回路まで伝
播しない場合には、積和型論理回路にハザード防止回路
を付加しないので、不必要に論理回路が冗長になるのを
防止することができるという優れた効果を奏し、ＡＳＩ
Ｃ論理回路の開発期間短縮化及び信頼性向上に寄与する
ところが大きい。

【図面の簡単な説明】

【図１】本発明の特徴部分であるハザード防止回路付加
手順を示すフローチャートである。

【図２】負パルスのハザードが発生する積和型論理回路
図である。

【図３】負パルスのハザード伝播説明図である。

【図４】ハザード防止回路が付加された積和型論理回路
図である。

【図５】論理合成手順を示すフローチャートである。

【図６】論理合成装置構成図である。

【符号の説明】

３０、３０Ａ、４０〜４２、５０ 積和型論理回路 ３１、３２、３５ アンドゲート ３４、５１ オアゲート ３３ インバータ ５２ フリップフロップ Ｒ リセット入力端

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ハードウエア記述言語で記述されたＡＳ
   ＩＣ論理回路仕様の入力に基づいて、該論理回路を積和
   型論理回路で表し、セル構成に依存しない論理最適化を
   行った後に（２０〜２４）、 １入力のみ２値が変化したときに負パルスのハザードが
   発生する可能性のある積和型論理回路を検出し（１、
   ２））、 該１入力のみの２値の変化により負パルスのハザードが
   該積和型論理回路から発生したと仮定したときに、予め
   指定された回路まで該ハザードが伝播するかどうかを検
   証し（３）、 予め指定された回路まで該ハザードが伝播する場合に
   は、ハザード防止回路を生成して該積和型論理回路に付
   加し（４、５）、 該ハザード防止回路を除去しないで、セル構成に依存し
   た論理最適化を行い、論理ゲートにセルを割り付け、ゲ
   ートレベルの構造記述を出力する（２６〜３０）ことを
   特徴とする論理合成方法。
2. 【請求項２】 ハードウエア記述言語で記述されたＡＳ
   ＩＣ論理回路仕様の入力に基づいて、ゲートレベルの構
   造記述を出力する論理合成装置において、 １入力のみ２値が変化したときに負パルスのハザードが
   発生する可能性のある積和型論理回路を検出する手段
   と、 該１入力のみの２値の変化により負パルスのハザードが
   該積和型論理回路から発生したと仮定したときに、予め
   指定された回路まで該ハザードが伝播するかどうかを検
   証する手段と、 予め指定された回路まで該ハザードが伝播する場合に
   は、ハザード防止回路を生成して該積和型論理回路に付
   加する手段と、 該ハザード防止回路を除去しないで、セル構成に依存し
   た論理最適化を行い、論理ゲートにセルを割り付け、ゲ
   ートレベルの構造記述を出力する手段と、 を有することを特徴とする論理合成装置。