JP2564344B2 - 半導体集積回路の設計方式 - Google Patents

半導体集積回路の設計方式

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路の設計方式に関し、例え
ば特定用途向のフルカスタムLSI(大規模集積回路)の
設計方式に利用して有効な技術に関するものである。
〔従来の技術〕
LSIの特性検証については、シイ・アイ・シイ・シイ
(1987年)第133頁から第135頁(1987年)、CICC PP13
3〜P136)において論じらてれいる。この文献では、詳
細な配線パターンが作成された後、配線パターンから配
線抵抗・容量を求めて特性検証を行うものである。
〔発明が解決しようとする問題点〕
LSIにおける配線パターンの作成は、配線のラフな
イメージを検討する工程と、配線イメージにそって、
詳細な配線パターン(スルーホール等の検討を含む)を
作成する工程とに大別される。上記の従来の特性検証に
あっては、詳細な配線パターンが必要である。それ故、
上記のとの工程を行った後に特性検証を行うもので
あるため、問題があれば再度との工程をやり直す必
要がある。
上記の工程は、レイアウトルール等要求される全て
の電気的、物理的条件を満足する配線パターンが必要で
あり、その作成に大きな工数が費やされる。したがっ
て、上記のように特性検証において目標の特性が得られ
ない都度の工程を行うものであるため、LSIの設計工
数が大きくなるという問題がある。
この発明の目的は、設計工数の大幅な削減を実現した
半導体集積回路の設計方式を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。
〔問題点を解決するための手段〕
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
セル配置設計工程の後に各配線に信号名を付してその大
まかなルートのイメージを指定し、その指定された配線
ルートを基にしてセル間の配線を自動的に推定してその
特性検証を行うようにする。
〔作 用〕
上記した手段によれば、特性検証のための配線パター
ンの作成は、大まかなルートを指定するだけでよく、そ
の目標の特性が達成された後にレイアウトルール等要求
される全ての電気的、物理的条件を満足する配線パター
ンを作成すればよいから大幅な設計工数を低減できる。
〔実施例〕
第1図には、この発明に係る設計方式における人手に
よるデータ入力を図面化した概略一実施例のブロック図
が示されている。
半導体チップ4上に作成すべきセル1の配置を行う。
ここで、セル1とは、ある機能を実行するひとまとめの
回路のことである。通常、セルは標準化されており、用
意されているセルの中から使用するセルを指定する。な
お、この工程において、特定用途のセル設計が含まれる
ものであってもよい。各セル1には、その入力又は出力
端子2に端子名又は信号名が付加される。
上記セルの配置が終了すると、大まかな配線ルート
(ラフ配線ルート)3を指定する。このラフ配線ルート
3は、そこを通る配線のそれぞれに伝達すべき信号名が
付加される。
上記第1図に示すような図面は、グラフィック端末
(表示装置)の画面上に表示されており、上記配線のル
ートは、直線ルートにあっては、単に起点と終点を指定
するだけでよく、折れ曲がったルートは、直線で結ばれ
る各点を指定するだけでよい。このようなルートの指定
に対応して、そこを通るべき信号名が付加される。
第2図には、この発明に係る設計方式におけるコンピ
ュータシステムによる特性検証を図面化した概略一実施
例のブロック図が示されている。
上記のようにして入力されたデータに基づいて、コン
ピュータシステムにおいて、先ず配線ルートの指定が自
動的に行われる。例えば、上記各セル1の端子名(信号
名)とそれに対応した配線ルートの信号名とから、同図
に点線で示したような推定配線形状5が決定される。こ
のような配線形状の推定は、例えばスタイナー木法や最
小スパニング木法等の技術が利用される。なお、この推
定配線形状では、半導体集積回路におけるレイアウトル
ール等要求される全ての電気的、物理的条件を満足する
ものではない。それ故、この配線形状の推定において
は、単に各セル間の配線ルートを推定するにすぎない。
上記のような配線5が推定されると、特性検証が開始
される。すなわち、各配線ルートが上記のラフ配線ルー
トと推定配線形状により決定されるから、それに基づい
て配線抵抗値、寄生容量の推定が成される。すなわち、
第3図の等価回路図に示すように、上記のように配線ル
ートが決定されるから、それぞれの長さが算出される。
この配線長と、別途与えられた単位長さ当たりの配線パ
ターン抵抗値と容量値を用いて、各配線パターンにおけ
る抵抗値6、容量値7をそれぞれについて求める。
このようにして作成したデータを特性検証装置あるい
はそのコンピュータシステムにおける特性検証プログラ
ムに渡し、特性検証が行われる。
もしも、上記特性検証の結果、目標とする特性が得ら
れないと判定されると、上記第1図にもどって、セル1
の配置や大まかな配線ルートを変更して、同様な動作を
繰り返す。そして、特性検証により目標とする特性が得
られると判定されたなら、上記半導体集積回路における
レイアウトルール等要求される全ての電気的、物理的条
件を満足するような詳細配線設計が行われる。
第4図は、上記のような設計工程のフローチャート図
である。
すなわち、セル回路設計とセル配置設計が終わると、
それに大まかな配線イメージを作成するのみで、その後
はコンピュータシステムを利用した配線形状の推定及び
特性評価のための抵抗値や容量値を算出の後に特性予測
が行われる。目標とする特性が得られないと判定される
と、セル設計のやり直しやセル配置の変更又は大まかな
配線ルートの変更という比較的簡単な工程のみが追加さ
れる。そして、目標の特性が得られると判定された後
に、実際の半導体集積回路におけるレイアウトルール等
(スルーホールの検討等)要求される全ての電気的、物
理的条件を考慮してそれを満足する詳細配線設計が行わ
れる。この後に、図示しないが、必要なら前記詳細配線
設計が行われた後に再び確認のための特性検証が実施さ
れる。
ちなみに、上記セル設計とセル配置設計及び大まかな
配線イメージを作成する工程において費やされる工数を
5とし、詳細配線設計に費やされる工数を5とすると、
特性検証において2回にわたって目標特性が達成されな
かったとすると、本発明に係る設計方式では上記セル設
計とセル配置設計及び大まかな配線イメージを作成する
工程は、それぞれ3回行われることになる。それ故、半
導体集積回路の設計は、5×3+5=20工数で済むもの
となる。
これに対して、従来技術にあっては上記同様に特性検
証において2回にわたって目標特性が達成されなかった
とすると、その都度詳細配線設計を行う必要があるか
ら、全工数は3×(5+5)=30工数のように大きくな
るものである。
上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 (1)セル配置設計工程の後に各配線に信号名を付して
その大まかなルートのイメージを指定し、その指定され
た配線ルートを基にしてセル間の配線を自動的に推定し
てその特性検証を行うようにすることにより、特性検証
のための配線パターンの作成は、大まかなルートを指定
するだけでよく、その目標の特性が達成された後にレイ
アウトルール等要求される全ての電気的、物理的条件を
満足する配線パターンを作成すればよいから大幅な設計
工数を低減できるという効果が得られる。
(2)詳細な配線パターンを作成することなく、その特
性検証を行うものであるため、詳細な配線パターンの単
純な作成ミスによって、特性検証の結果が不合格になる
ことがない。これにより、効率的な特性検証が行われる
という効果が得られる。すなわち、詳細な配線パターン
は、前記のような種々の条件を満足するように作成され
なければならないから、そのミスが生じる確率が高くな
るからである。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本願発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、セル配置と
大まかな配線イメージから各セル間の配線形状を推定す
る技術は、前記スタイナー木法や最小スパニング木法の
他、何であってもよい。また、セルの配置や大まかな配
線イメージを入力する方法は、使用するコンピュータシ
ステムに従って種々の態様を採ることができるものであ
る。
この発明は、半導体集積回路の設計方式として広く利
用できるものである。
〔発明の効果〕
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、セル配置設計工程の後に各配線に信号名
を付してその大まかなルートのイメージを指定し、その
指定された配線ルートを基にしてセル間の配線を自動的
に推定してその特性検証を行うようにすることにより、
特性検証のための配線パターンの作成は、大まかなルー
トを指定するだけでよく、その目標の特性が達成された
後にレイアウトルール等要求される全ての電気的、物理
的条件を満足する配線パターンを作成すればよいから大
幅な設計工数を低減できる。
【図面の簡単な説明】
第1図は、この発明に係る設計方式における人手による
データ入力を図面化した概略一実施例のブロック図、 第2図は、この発明に係る設計方式におけるコンピュー
タシステムによる特性検証を図面化した概略一実施例の
ブロック図、 第3図は、その等価回路図、 第4図は、この発明に係る設計方式を説明するためのフ
ローチャート図である。 1……セル、2……入力又は出力端子、3……ラフ配線
ルート、4……LSIチップ、5……推定配線形状、6…
…配線抵抗、7……配線容量

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】半導体チップ上に複数のセルを配置し、各
    セルの入力又は出力端子に端子名または信号名を付加す
    るステップと、 大まかな配線ルートを指定し、該配線ルートを通る上記
    配線の夫々に信号名を付加するステップと、 上記指定された配線ルートを基にして上記セル間の配線
    を自動的に推定してそのデータから特性を予測するステ
    ップとを含むことを特徴とする半導体集積回路の設計方
    式。
  2. 【請求項2】上記特性を予測するステップにおいて、目
    標の特性が得られると判定された後に詳細配線の設計工
    程が行われるものであることを特徴とする特許請求の範
    囲第1項記載の半導体集積回路の設計方式。
  3. 【請求項3】上記大まかな配線ルートを指定するステッ
    プは、半導体集積回路におけるセルの配置が表示された
    グラフィック画面上を用いてルートの指定が行われるも
    のであることを特徴とする特許請求の範囲第1又は第2
    項記載の半導体集積回路の設計方式。
  4. 【請求項4】上記特性を予測するステップにおいて、目
    標の特性が得られないと判定された後にセルの配置およ
    び大まかな配線ルートを変更して、目標の特性が得られ
    ると判定されるまで上記ステップを繰り返すことを特徴
    とする特許請求の範囲第1乃至第3項のうち1つに記載
    の半導体集積回路の設計方式。
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5452231A (en) * 1988-10-05 1995-09-19 Quickturn Design Systems, Inc. Hierarchically connected reconfigurable logic assembly
US5329470A (en) * 1988-12-02 1994-07-12 Quickturn Systems, Inc. Reconfigurable hardware emulation system
US5109353A (en) * 1988-12-02 1992-04-28 Quickturn Systems, Incorporated Apparatus for emulation of electronic hardware system
JPH02206149A (ja) * 1989-02-06 1990-08-15 Hitachi Ltd 電気的制約を考慮した信号線端子割付方式
US5353243A (en) 1989-05-31 1994-10-04 Synopsys Inc. Hardware modeling system and method of use
US5369593A (en) 1989-05-31 1994-11-29 Synopsys Inc. System for and method of connecting a hardware modeling element to a hardware modeling system
US5309371A (en) * 1989-06-28 1994-05-03 Kawasaki Steel Corporation Method of and apparatus for designing circuit block layout in integrated circuit
JPH03188650A (ja) * 1989-12-18 1991-08-16 Hitachi Ltd 配線経路処理方法、配線経路処理システム、及び半導体集積回路
JPH0456341A (ja) * 1990-06-26 1992-02-24 Matsushita Electric Ind Co Ltd 半導体集積回路のレイアウト方法
US5634093A (en) * 1991-01-30 1997-05-27 Kabushiki Kaisha Toshiba Method and CAD system for designing wiring patterns using predetermined rules
JP2674353B2 (ja) * 1991-04-04 1997-11-12 日本電気株式会社 概略配線処理方式
US5297053A (en) * 1991-06-04 1994-03-22 Computervision Corporation Method and apparatus for deferred package assignment for components of an electronic circuit for a printed circuit board
JPH0582611A (ja) * 1991-09-02 1993-04-02 Rohm Co Ltd 論理回路のレイアウトパターン検証方法
JP3172211B2 (ja) * 1991-09-05 2001-06-04 富士通株式会社 回路合成システム
US5345394A (en) * 1992-02-10 1994-09-06 S-Mos Systems, Inc. Method for generating power slits
JP2800527B2 (ja) * 1992-02-26 1998-09-21 日本電気株式会社 フロアプラン装置
US5493510A (en) * 1992-11-10 1996-02-20 Kawasaki Steel Corporation Method of and apparatus for placing blocks in semiconductor integrated circuit
JP3336416B2 (ja) * 1993-04-23 2002-10-21 日本テキサス・インスツルメンツ株式会社 半導体集積回路設計における配線方法
US5544088A (en) * 1993-06-23 1996-08-06 International Business Machines Corporation Method of I/O pin assignment in a hierarchial packaging system
US5559997A (en) * 1993-10-04 1996-09-24 Matsushita Electric Industrial Co., Ltd. System and method for designing a printed-circuit board
US5510999A (en) * 1993-10-06 1996-04-23 Nsoft Systems, Inc. Multiple source equalization design for gate arrays and embedded arrays
US5563801A (en) * 1993-10-06 1996-10-08 Nsoft Systems, Inc. Process independent design for gate array devices
US5500805A (en) * 1993-10-06 1996-03-19 Nsoft Systems, Inc. Multiple source equalization design utilizing metal interconnects for gate arrays and embedded arrays
AU1562195A (en) * 1994-01-25 1995-08-08 Advantage Logic, Inc. Apparatus and method for partitioning resources for interconnections
US5680583A (en) 1994-02-16 1997-10-21 Arkos Design, Inc. Method and apparatus for a trace buffer in an emulation system
US6058252A (en) * 1995-01-19 2000-05-02 Synopsys, Inc. System and method for generating effective layout constraints for a circuit design or the like
US5777383A (en) * 1996-05-09 1998-07-07 Lsi Logic Corporation Semiconductor chip package with interconnect layers and routing and testing methods
US5841967A (en) 1996-10-17 1998-11-24 Quickturn Design Systems, Inc. Method and apparatus for design verification using emulation and simulation
US6067989A (en) * 1997-02-26 2000-05-30 Oridion Medical, Ltd. Breath test for the diagnosis of Helicobacter pylori infection in the gastrointestinal tract
US6009256A (en) * 1997-05-02 1999-12-28 Axis Systems, Inc. Simulation/emulation system and method
US6389379B1 (en) 1997-05-02 2002-05-14 Axis Systems, Inc. Converification system and method
US6321366B1 (en) 1997-05-02 2001-11-20 Axis Systems, Inc. Timing-insensitive glitch-free logic system and method
US6421251B1 (en) 1997-05-02 2002-07-16 Axis Systems Inc Array board interconnect system and method
US6026230A (en) * 1997-05-02 2000-02-15 Axis Systems, Inc. Memory simulation system and method
US6134516A (en) * 1997-05-02 2000-10-17 Axis Systems, Inc. Simulation server system and method
US5960191A (en) 1997-05-30 1999-09-28 Quickturn Design Systems, Inc. Emulation system with time-multiplexed interconnect
US5970240A (en) 1997-06-25 1999-10-19 Quickturn Design Systems, Inc. Method and apparatus for configurable memory emulation
JPH11110434A (ja) * 1997-10-07 1999-04-23 Fujitsu Ltd プリント板パターン設計装置
US6230304B1 (en) 1997-12-24 2001-05-08 Magma Design Automation, Inc. Method of designing a constraint-driven integrated circuit layout
JP2002366595A (ja) * 2001-06-13 2002-12-20 Fujitsu Ltd 論理回路図設計装置、論理回路図設計方法、記録媒体およびプログラム
US9892218B2 (en) * 2016-04-01 2018-02-13 Synopsys, Inc. Parasitic-aware blockage

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4754408A (en) * 1985-11-21 1988-06-28 International Business Machines Corporation Progressive insertion placement of elements on an integrated circuit
US4777606A (en) * 1986-06-05 1988-10-11 Northern Telecom Limited Method for deriving an interconnection route between elements in an interconnection medium

Also Published As

Publication number Publication date
KR890011077A (ko) 1989-08-12
JPH01166261A (ja) 1989-06-30
US5046017A (en) 1991-09-03

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