JPH0456341A - 半導体集積回路のレイアウト方法 - Google Patents

半導体集積回路のレイアウト方法

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JPH0456341A
JPH0456341A JP2167667A JP16766790A JPH0456341A JP H0456341 A JPH0456341 A JP H0456341A JP 2167667 A JP2167667 A JP 2167667A JP 16766790 A JP16766790 A JP 16766790A JP H0456341 A JPH0456341 A JP H0456341A
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JP
Japan
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block
blocks
wiring
shape
cell
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JP2167667A
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Inventor
Masahiro Fukui
正博 福井
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はＶＬＳＩのレイアウト設計において、ブロック
の形状をあらかじめ最適化する場合、叉はＶＬＳＩのレ
イアウトが得られた後、更にチップ面積を縮小するため
に改善を加える場合に用いる半導体集積回路のレイアウ
ト方法に関すム従来の技術 従来ブロックの形状を矩形で近似し　すなわちブロック
の各辺に凹凸がないと仮定して、前記ブロックの形状を
最適化する第一の方法が採られていた（特開平２−２１
６３６号公報）。また（友　セルを１行（二　且つ帯状
に並べることによりブロックを構成し　前記ブロックの
形状を折り曲げることによって配線密度の濃淡を吸収す
る第二の方法も提案されている。
発明が解決しようとする課題 しかしなか収　第一の従来方法ではブロック間の各チャ
ネルの配線密度の濃淡を吸収出来ないたぬ　配線の密度
のうすい部分において配線に使用しない空領域を生に　
チップ面積を十分最小化できないといった課題があっ九
　更へ　第二の従来例でＣ戴　　ブロックの構成方法に
セルを１行く　且つ帯状に並べるといった制約があるた
べ　一般的な半導体集積回路のレイアウトの最適化に用
いることができないといった課題があった 本発明ζよ　ブロックをチップ上に配置し前記ブロック
間の配線を施す方法を用いてチップのレイアウトを行な
う場合へ　ブロックの構成方法に依存せず一般的に適用
でき、ブロック間の配線密度の濃淡の分布を吸収するよ
うにブロックの外形上の凹凸を求めることにより、更に
空領域が少なくチップ面積の少ないレイアウト結果を得
ることができる半導体集積回路のレイアウト方法を提供
することを目的とすム また本発明（よ　スタンダードセルを複数のセル行に配
置して構成されるブロックを含むチップのレイアウト設
計においてｋ　セル行長を制御することにより、同様に
空領域が少なくチップ面積の少ないレイアウト結果を得
ることができる半導体集積回路のレイアウト方法を提供
することを目的とする。
更に本発明（よ　外形の凹凸に関する制約が与えられた
スタンダードセルを複数のセル行に配置して構成される
ブロックをレイアウト設計する場合において、前記外形
の凹凸に関する制約を満足し且つより面積の少ないレイ
アウト結果を得ることができる半導体集積回路のレイア
ウト方法を提供することを目的とすも 課題を解決するための手段 本発明（１）ハ　　上下左右の４辺それぞれ独立に凹凸
をつけることが可能なブロックを含む】個あるいは複数
個のブロックをチップ上に配置し　前記ブロック間の接
続を前記ブロック間の配線領域を用いて行なう半導体集
積回路のレイアウト方法において、前記ブロックの４辺
の凹凸を最適化する手段を備え　ブロック間配線の配線
密度の濃淡を吸収してチップ面積を最小化することを特
徴とする半導体集積回路のレイアウト方法であも本発明
（２）ハ　　ブロックの４辺の凹凸を最適化する手段ζ
よ　ブロックの外形を矩形と仮定し前記ブロックの形状
と配置を最適化する手段と、ブロック間の概略配線経路
を求める手段と、前記ブロック間の概略配線の密度分布
に応じてブロック外形制約を付加する手段と、前記ブロ
ック外形制約を満足しながらブロック形状を最適化する
手段と、前記ブロック外形制約に基づいてブロック内部
のレイアウトを最適化する手段とを有することを特徴と
する半導体集積回路のレイアウト方法であム本発明（３
’）　４；Ｌ　　スタンダードセルを複数のセル行に分
けて配置し　前記セル行間を配線することによって構成
されるブロックを含む１個あるいは複数個のブロックを
チップ上に配置し　前記プロッり間の接続を前記ブロッ
クの間の配線領域を用いて行なう半導体集積回路のレイ
アウト方法において、前記スタンダードセル行の長さお
よび配置を最適化することによって前記ブロックの４辺
の凹凸を最適化する手段を備え　ブロック間配線の配線
密度の濃淡を吸収してチップ面積を最小化することを特
徴とする半導体集積回路のレイアウト方法であも 本発明（４）にＬ　　ブロック外形形状の制約が与えら
れ　スタンダードセルを複数のセル行に分けて配置し　
前記セル行間を配線することによって前記ブロック内部
を配置配線する方法において、前記形状制約に対応する
高さを実現するセル行数を求めるセル行数決定手段と、
前記各セル行の位置と長さを求めるセル行長決定手段と
、前記セル行長の制約を満足するセル配置を求めるセル
配置最適化手段と、セル行間の配線を行なうセル行間配
線手段を備え　これらの手段を使用して前記ブロック外
形形状の制約を満足するようにレイアウトの最適化を行
なうことを特徴とするブロック外形形状制約付スタンダ
ードセル型ブロツクレイアウト方法であム 作用 本発明（１）、　（２）によれば　格子上にセルを配置
配線することによって構成されるブロックを含むチップ
のレイアウトにおいて、前記ブロックの外形上の凹凸を
効果的に制御し　チップ面積をより最小化できも 本発明（３）によれ（ｆ、、スタンダードセルを複数の
セル行に配置することによって構成されるブロックを含
むチップのレイアウトにおいてｋ　前記ブロックの外形
上の凹凸を効果的に制御ＥＬ　　チップ面積をより最小
化できる。
本発明（４）によれば　外形上に凹凸が与えられた場合
に　スタンダードセルを配置配線することによって同条
件を満足するブロックを実現することができも 実施例 以下、本発明の一実施例を添付図面に基づいて説明すも 第１図は本発明の実施例を示すレイアウト図であム　第
１図（ａ）、（ｂ）はそれぞれブロック形状最適化前の
チップ全体のレイアウト図　ブロック形状最適化後のチ
ップ全体のレイアウト図であム　第１図において、ｌａ
、　ｌｂ、　ｌｃはブロック形状最適化前のブロックで
あム　ブロック（友　ブロック内部に含まれる素子の配
置を変化させることにより、外形の凹凸を変化させるこ
とが可能な可変形状ブロックと、外形が固定されている
固定形状ブロックに分類されも　各可変形状ブロックの
ビン（配線を接続するための端子）の位置はブロックの
形が変化したとき、ブロックの形状変化と相似的に変化
すも　各可変形状ブロックＢが矩形形状（ｘｉ、　ｙｌ
）、　（ｘ２、　ｙ２）、　、　、　、　、　（ｘｎ、
　ｙｎ）を取り得る場合、ブロックＢの形状候補リスト
Ｆ（Ｂ）は次式で表現されもＦ（Ｂ）＝（（ｘｉ、ｙｌ
）（ｘ２．ｙ２）、、、（ｘｎ、ｙｎ））　　−−−（
１）第１図において１ａは固定形状ブロッ久　１ｂ、　
ｌｃは可変形状ブロックとす；４．、　　ｌｂ’、ｌｃ
’はｌｂ、ｌｃをそれぞれブロック形状最適化した後の
ブロックであム２ａはブロック形状最適化前の配線密度
を示し　幅（よ　各部分を通過する配線に必要な面積を
示してい’ｉｏ　　２ａ’はブロック形状最適化後の配
線密度であ４３はＩ１０セルであも　ブロックの配置お
よび概略配線が与えられた時へ　各形状可変ブロックが
取り得る矩形形状のなかから最適な１形状を選択しチッ
プ面積を最小化する方法は第一の従来例として示しｋ　
本発明は前記の従来例によって得られた結果（第１図（
ａ））を人力とし　ブロック間の配線密度の分布を吸収
するようにブロックの外形上の凹凸を変化させ、チップ
面積を更に最小化すも次艮　本発明の処理の流れを第２
図の処理フロー図を用いて説明する。前記処理フローζ
よ　ブロック矩形形状及び配置最適化手段２１、ブロッ
ク間概略配線手段２’２．　　ブロック外形制約付加手
段２ａ。
ブロック矩形化手段２屯　ブロック形状最適化手段２５
、ブロック外形制約付きブロック内部レイアウト手段２
６の手順で実行すも　可変形状ブロックの大きさ及び、
変形したときの外形の変位ζよ　あらかじめ精度よく見
積もられていも　前記ブロック矩形形状及び配置最適化
手段２１からブロック形状最適化手段２５の間では　可
変形状ブロック内部のレイアウトは行なわれておらず、
ブロックの大きさ及び外形に関する制約（外形制約とい
う）を使う。前記外形制約（友　形状可変ブロックが前
記外形制約に添った形で実現されることをブロックレイ
アウトツールに要求するために用いも　実際のブロック
内部のレイアウトはブロック外形制約付きブロック内部
レイアウト手段２６の段階で求められる。以下各段階で
の処理について説明すも（ブロック矩形形状及び配置最
適化手段２１、ブロック間概略配線手段２２） ブロック矩形形状及び配置最適化手段２１で（瓜ブロッ
クの外形は矩形であると仮定して、その配置及び外形を
最適化する。ブロック間概略配線手段２２で（友　形状
可変ブロックの周辺上に端子を出す位置とブロック間の
概略配線経路を求へ　その結果に基づいてブロック間に
おける配線密度分布２ａを求めも　ここで？ｉ　　第１
図（ａ）に示すような結果が得られる。
（ブロック外形制約付加手段２３） ブロック外形制約付加手段２３（表　　第３図（ａ）に
示すようにブロック間の配線密度の濃淡を吸収するよう
な凹凸を外形制約３１として与えも　ある配線チャネル
３２で考えた場合、前記チャネル３２を挟む２個のブロ
ックが共に可変形状ブロックｌｂ、　ｌｃである場合に
は　ブロックｌｂ、ｌｃ間の配線密度の濃淡を吸収する
ように２個のブロックｌｂ、　ｌｃそれぞれに対して外
形制約３１を与えも　チャネル３３を挟む２個のブロッ
クの一方が可変形状ブロックＩＣで、他方が固定形状ブ
ロック１ａである場合にＬｔ、　　可変形状ブロック１
０にブロック間の配線密度の疎密を吸収するように外形
制約３１を与え　固定形状ブロック１ａには特に外形制
約３１を与えな（℃　すなわ板　前記固定形状ブロック
ｌａの外形に沿った凹凸をそのまま外形制約３１とすａ （ブロック矩形化手段２４） ブロック矩形化手段２４でＣｔ　　ブロック外形制約付
加手段２３で設定されたブロック各辺上の凹凸に配線を
埋め込へ　付着した配線を含めた形でブロックを矩形化
する。この処理？、１．　　次の矩形形状最適化手段２
５で公知例の矩形形状に対するブロック形状最適化方法
（特開平２−２１６３６号公報）を適用するための準備
である。第３図（ａ）に示すようにチャネル毎にブロッ
ク間配線密度２ａ″を３分割し　次に第３図（ｂ）に示
すように分割した配線密度３４ａ、　３４ｂ、　３４Ｃ
を隣接するブロックに付着させて（３４ａ’　、　３４
ｂ’　、　３４ｃ’）ブロックを矩形にする。ここで構
成されたブロックｌａ”、　ｌｂ”、　ｌｃ”ζよ　付
着した配線も含めてブロックの外形を相似的に変化させ
ることができも　配線を付着させ矩形化した各ブロック
Ｂ°の取り得る形状の候補リストＦ（Ｂ’）の求め方を
第４図を用いて説明すも　前記ブロックＢの取り得る形
状をＦ（Ｂ）＝（（ｘｉ、　ｙｉ）ｉ＝１．２．、、、
、ｎ）とし　前記ブロックＢに付着させる上下左右各辺
の配線密度４１．４２．４３．４４のそれぞれの占める
面積をＳｔ、　Ｓｂ、　８１．　Ｓｒとしたとき、配線
を付着させ矩形化したブロックＢ′の取り得る形状Ｆ（
Ｂ’　）＝（（ｘｉ’　、ｙｉ’　）ｉ＝１．２．、、
、、　ｎ）を以下の計算によって求める。
Ｆ（Ｂ’　）＝（（ｘｉ’　、　ｙｌ’　）（ｘ２’　
、　ｙ２°）、、、（ｘｎ’、ｙｎ’　））ｘｉ’＝ｘ
ｉ＋（Ｓ１＋Ｓｒ）／ｙｉ　　　　　　−−−（３）ｙ
ｉ’＝ｙｉ＋（Ｓｔ＋Ｓｂ）／ｘｉ　　　　　　−−−
（４）（矩形形状最適化手段２５） 前記ブロック矩形化手段２４で求めた　配線を付着させ
矩形化した各ブロックＢ′が取り得る形状の候補データ
に基づき、公知例の矩形形状に対するブロック形状最適
化方法（特開平２−２１６３６号公報）を適用してブロ
ック形状を最適化し　ブロック１ａ′。
、　ｌｂ”、　ｌｃ”となる（第３図（Ｃ））。
（ブロック外形制約付ブロック内部レイアウト手段２６
） ブロック外形制約付ブロック内部レイアウト手段２６は
、　　ブロック外形制約３１に基づき、ブロック内部レ
イアウトの最適化を行なう手段であム対象とするブロッ
クがスタンダードセル方式で実現されている場合（友　
第５図に示す処理フロー図を用いて実現すも　第６図は
ブロック外形制約付ブロック内部レイアウト手段２６に
よって得られるブロック内部のレイアウトの実現例であ
ａ　第６図において、８０は各セル行に配置されたスタ
ンダードセル、８１はセル間配線を示す。
まず、セル行数決定手段７１において（よ　チャネル配
線に必要なチャネル幅の推定を行な１．ＸＳ　　その結
果に基づいて最適なセル行数を求める。次にセル材長決
定手段７２で（上　前記セル行数決定手段７１で推定し
たチャネル配線幅に基づいて、各セル行の位置を求へ　
各セル行を配置できる位置におけべ　左右の形状制約に
よって決まる制約長を求める。第６図には第ｉセル往　
第ｊセル行に対する制約長１ｉ、ｌｊを示す。
セル配置最適化手段７３では　各セル行にの長さが同セ
ル行の制約長をｌｋとしたとき、Ａ本１ｋ（Ａは１より
大きい初期値を有し　最適化の処理の進行に伴って単調
減少する変数）を越えないといった制約条件と、ブロッ
クの高さを最小化するといった最適化条件を満足するよ
うにセルの移動交換を繰り返す方法を用いて最適化を行
なう。
セル配置最適化手段７３ハ　　第７図に示すアルゴリズ
ムを用いて実現できる。９ＩはＡの初期値を与える手段
であａ　初期値は１より大きい値である力（結果の最適
性と計算時間の短縮のた敷　あまり大きな初期値は意味
がなく２とする。９２では各セルの初期配置を適当に与
え、その時のブロックの高さを推定す；Ｅ）。９３から
９６（表　　セル長の制限をコントロールしながらセル
配置を最適化する処理ループであム９３はＡの値を徐々
に減少させる手段である。９４は各セル行にの長さがｌ
ｌｋを越えないという制約条件を満足しない場合へ　同
条件を満足するようにセル移動を行う手段である。９５
はブロックの高さを最小化するためのセル移動を行う手
段である。このステップでは前記セル材長の制約条件を
満足するようなセルのみを移動させ４９６はセル移動終
了条件の判定手段である。への値による制限が強くなっ
た時に　セルの移動が発生しなくなることを検知Ｌ　　
９３から９６の処理ループを抜は出る。
セル行間配線手段７４７坂　　従来例で一般的に用いら
れているチャネル配線手法によって実現する。
ただし　上下端のセル行において（よ　外形制約に添っ
た配線密度分布になるように概略配線経路を求めも また　スタンダードセルで構成されるブロック以外で、
格子状にセルを配置し　前記セル間の配線を行なうよう
な方式のブロックに対してＬ　与えられた形状制約を満
足するブロックレイアウトを実現する場合にζよ　あら
かじめ外形制約４２に基づいてセルを配置する格子の地
図を設け、同格子へ前記セルを配置する問題として定式
化でき、前記ブロックのレイアウトを求めることができ
も以上のようへ　本実施例によれば格子上にセルを配置
配線することによって構成されるブロックを含むチップ
のレイアウトにおいて、前記ブロックの外形上の凹凸を
効果的に制御し　チップ面積をより最小化できも 発明の詳細 な説明したよう艮　本発明によればＶＬＳ　Ｉチップの
面積をより小さく実現することが可能であり、その効果
は顕著であム
【図面の簡単な説明】
第１図は本発明の詳細な説明＠　第２図は本発明の処理
フローは　第３図はブロック外形制約の説明＠　第４図
は配線を付着させ矩形化した各ブロックの取り得る形状
の候補リストの求め方の説明医　第５図はブロック外形
制約付きブロック内部レイアウト手段の処理フロー医　
第６図はブロック外形制約付ブロック内部レイアウト手
段の説明医　第７図はセル配置最適化手段のアルゴリズ
ム図であム ト・・ブロッ久　２・・・配線密度分布　３・・・Ｉ１
０セ）Ｉ＜２１・・・ブロック矩形形状及び配置最適化
手段、２２・・・ブロック間概略配線手段、２３・・・
ブロック外形制約付加手段、２４・・・ブロック矩形化
手阪２５・・・ブロック形状最適化手段、２６・・・ブ
ロック外形制約付きブロック内部レイアウト手段、３１
・・・外形側ｉ　　３４．４１〜４４・・・分割した配
線密度７１・・・セル行数決定手段、７２・・・セル材
長決定半没７３・・・セル配置最適化手段７４・・・セ
ル行間配線手恩 代理人の氏名　弁理士　粟野重孝　はか１名ｋＬＩｂ、
　Ｉｃ、１１ｉ、Ｉｃ：　−−−づ り に、ｌｂ、Ｉｃ、／♂Ｉｌｌ？ｔ♂−ブロック２♂−・
　配置１　８度　９昂 ３１−　　外形巧約 刀、３３−　チャネル ４Ｌ４２４７．４＋ ４ｔ：４２’、４．４４′ 背ｔノシた配ｍｇｖ ブロックに付着した配緯定度 ５Ｉち 図 Ｉ タト斤三ｖＪｌり ω スタンダ ドセル Ｉｒ、ｌｊ　−でｌし行の制約長 石 ｋ」 第 図 第 図

Claims (4)

    【特許請求の範囲】
  1. （１）上下左右の４辺それぞれ独立に凹凸をつけること
    が可能なブロックを含む１個あるいは複数個のブロック
    をチップ上に配置し、前記ブロック間の接続を前記ブロ
    ック間の配線領域を用いて行なう半導体集積回路のレイ
    アウト方法において、前記ブロックの４辺の凹凸を最適
    化する手段を備え、ブロック間配線の配線密度の濃淡を
    吸収してチップ面積を最小化することを特徴とする半導
    体集積回路のレイアウト方法。
  2. （２）請求項１記載のブロックの４辺の凹凸を最適化す
    る手段は、ブロックの外形を矩形と仮定し前記ブロック
    の形状と配置を最適化する手段と、ブロック間の概略配
    線経路を求める手段と、前記ブロック間の概略配線の密
    度分布に応じてブロック外形制約を付加する手段と、前
    記ブロック外形制約を満足しながらブロック形状を最適
    化する手段と、前記ブロック外形制約に基づいてブロッ
    ク内部のレイアウトを最適化する手段とを有することを
    特徴とする半導体集積回路のレイアウト方法。
  3. （３）スタンダードセルを複数のセル行に分けて配置し
    、前記セル行間を配線することによって構成されるブロ
    ックを含む１個あるいは複数個のブロックをチップ上に
    配置し、前記ブロック間の接続を前記ブロックの間の配
    線領域を用いて行なう半導体集積回路のレイアウト方法
    において、前記スタンダードセル行の長さおよび配置を
    最適化することによって前記ブロックの４辺の凹凸を最
    適化する手段を備え、ブロック間配線の配線密度の濃淡
    を吸収してチップ面積を最小化することを特徴とする半
    導体集積回路のレイアウト方法。
  4. （４）ブロック外形形状の制約が与えられ、スタンダー
    ドセルを複数のセル行に分けて配置し、前記セル行間を
    配線することによって前記ブロック内部を配置配線する
    方法において、前記形状制約に対応する高さを実現する
    セル行数を求めるセル行数決定手段と、前記各セル行の
    位置と長さを求めるセル行長決定手段と、前記セル行長
    の制約を満足するセル配置を求めるセル配置最適化手段
    と、セル行間の配線を行なうセル行間配線手段を備え、
    これらの手段を使用して前記ブロック外形形状の制約を
    満足するようにレイアウトの最適化を行なうことを特徴
    とするブロック外形形状制約付スタンダードセル型ブロ
    ックレイアウト方法。
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