JPH0323651A - 半導体論理集積回路およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体論理集積同路およびその製造方法に係
り、特にスタンダードセル方式の半導体論理集積回路に
関する。

（従来の技術） 近年、基本論理回路が何千個もあるような大規模ＩＣの
実用化が進められており、これはいわゆる論理ＬＳＩと
呼ばれ、各種機器に広く用いられるようになってきてい
る。

この秤のＬＳＩはユーザ専用品も多く、多兄種になる。

そこでできるだけ早く設計を行う方法として、あらかじ
め基本パターンを形成しておき、ユーザからの要求に応
じてこれを完或するセミカスタム方式の集積回路（ＡＳ
ＩＣ）がある。

ＡＳＩＣの代表的な例としては、スタンダードセル方式
とゲートアレイ方式とがある。ゲートアレイ方式は、基
本論理回路を形成するための基本セルが何列も整然と並
べられ、セル列とセル列との間の配線の通路に、ユーザ
の要求する論理回路に合わせて配線工程を実行するだけ
で回路が完成するように構成される方式である。これに
対し、スタンダードセル方式は、基本論理回路やこれら
を組み合わせて作ったやや複雑な論理回路（ブロック）
を最適設計してライブラリに標準セルとして登録してお
き、これらを組み合わせて大規模なＬ　Ｓ　Ｉロジック
を形威するものである。この標準士・１は最も小さな占
有面積で最も高い性能が得られるように最適設計して登
録されており、ゲートア｛４・イ方式に対してセル使用
率が高い、未使用のトｉ＞−７クがない、ブロック分割
を行うことによってレイアウトの最適化をはかることが
できる、等の長所を有している。

第１１図にブロック分割されたスタンダードセルＬＳＩ
の模式図を示す。このスタンダードセルＬＳＩは、大小
４つのブロックから構成されており、ブロックの種類と
しては、回路上相関の強い基本セルを集めて構成したモ
ジュール、およびモジュールを数個集めて構成したもの
、または特定の機能を持ち、あらかじめセルライブラリ
ーに登録されたソフトマクロセルがある。

ブロック分割が最適に行われる為には、同路上相関の強
い基本セルを集めてブロックを＋ト１成し、かつブロッ
ク間のデータの流れを考慮して、これらブロックを定め
られたチップサイズに配置しなければならない。

スタンダードセル方式で所望の論理同路をチップ上に実
現するためには、まずすべてのブロックがトラック領域
を含めてチップに収まるように、そのブロックの形状（
長方形であればその縦と横の長さ）を決める。そして次
に、具体的にはいくつかの基本セルを強制配置するわけ
であるが、決めた形状になるような条件のもとてブロッ
クを自動配置配線プログラムによって構或する。そして
ブロックおよびＩ／Ｏ間の結線を行いチップを構成する
。

このようにブロック分割を行うことはかなり手間のかか
る作業である。そのために従来は各ブロックの形状は長
方形であった。

しかし、ブロックの形状を仮に凹凸のある多角形にした
ほうがデータの流れを考慮したとき都合の良いことがあ
る。

例えば、ｍｌ２図に示すように、あるブロックを凹型に
し、組み込み式のブロック配置を行うことによって、第
１３図に示すようにブロックが長方形の場合よりも、周
辺にあるＩ／Ｏと内部セルとの間隔が短縮化、ブロック
間信号線（特にデータ線）の長さの均一化、短縮化が図
れるといったことがある。

しかしこのようにブロックを凹型にし、組み込み式のブ
ロック配置を実現するには設計にかなりの時間が必要と
なる。

例えば第１２図において、ブロック１とブロック２が組
み込まれる為には、それぞれのブロックは十分なブロッ
ク間信号線のトラック領域を残して組み込まれるような
形状でなければならない。

しかし、例えば、第２図（ａ）に示すように、口動配置
配線プログラムによって構成されたブロックの形状があ
らかじめ決めた形状からずれて、組み込めなくなること
がある。

このような場合、所定の形状になるまで（配置の仕方を
変えて）自動配置配線プログラムを実行するならば、そ
れに要する時間は多大なものとなり、設計のＴＡＴ　（
Ｔｕｒｎ　　Ａｒｏｕｎｄ　　Ｔｉｍｅ）が短いという
スタンダードセル方式本来のメリットが失われてしまう
。

（発明が解決しようとする課題） このように、チップの最適化を図るため、ブロック間の
データの流れまで考慮し、ブロックを凹凸のある形状と
して、それらを組み合わせてチップを構成しようとする
と、設計に多大な時間が必要となる。このため、ＴＡＴ
の短さをメリットとするスタンダードセル方式のＬＳＩ
ではそのような最適化は実際上不可能という問題点があ
った。

本発明は、前記実情に鑑みてなされたもので、ＴＡＴの
短い半導体論理集積回路を提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明は、複数の基本セルから構成されるブロックの内
、その形状が２方向以上に伸長する成分を有する変形ブ
ロックすなわち、その形状が凹型か或いは凹型を有する
形状もしくはドーナツ型のものは、その１つないし複数
のセル行間のトラック幅が信号線の結線に必要な幅以上
に大きく、かつそのトラック領域においてセル行の方向
の信号線が全く存在しないトラックを含むようにしたこ
とを特徴とする。

具体的には、例えば第１２図のブロック１、ブロック２
のような凹型のブロックと長方形のブロックを組み合わ
せたいときに、自動配置配線ブロダラムによって構成さ
れたそれぞれのブロックが第２図（ａ）に示すように組
み込めない場合には、第１０図（ａ）にブロック１の拡
大説明図を示すように、ブロック１の（ｆ−意のセル行
Ｃｌ，Ｃ２間に、ジョグＪを神人し、組み込めるように
なるところまで、配線２０をセル行の方向と垂直な方向
に第１０図（ｂ）に示すように引き伸ばすことによって
ブロック１を構成する。

ここで、“ジョグを神人し、引き伸ばす”とは、引き伸
ばすべき領域に線分（ジョグ）を引き、そこを境に線分
に接する片側の領域を、その線分に対して垂直な方向に
指定された長さだけ平行移動し、この空間内に両方の領
域を相互に接続する配線を形成することをいう。

スタンダードセル方式で所望の論理回路をチップ上に実
現するに際し、まずその形状が凹型か或いは凹型を有す
る形状もしくはドーナツ型であるようなブロックを含む
複数のブロックをライブラリから読みだし、ブロック間
のデータの流れを考慮してすべてのブロックがトラック
領域を含めてチップに収まるように、そのブロックの形
状（長方形であればその縦と横の長さ）を決め、決めた
形状になるような条件のもとてブロックを自動配置配線
プログラムによって構或するに際し、組み込めない場合
には、当該ブロックの任意のセル行間に、ジョグを神人
し、組み込めるようになるところまで、セル行の方向と
垂直な方向に引き伸ばすことによってブロックを構成す
るようにしている。

（作用） 本発明によれば、所定の形状になるようにいくつかの基
本セルを強制配置した上で、自動配置配線プログラムを
実行してブロックを構成したときに、それらが所定の形
状からずれて組み込むことが出来なかったとしても、適
当なセル行間に、ジョグを揮人し、組み込めるようにな
るところまで、セル行の方向と垂直な方向に引き伸ばす
ことによって組み込めるようになる。

よって、所定の形状からずれて組み込むことが出来なか
ったとしても、所定の形状になるようにいくつかの基本
セルを配置し直した上で、自動配置配線プログラムを実
行してブロックを構成するという作業をやり直す必要が
なくなりレイアウト設計の効率を大幅に高めることがで
きる。

（実施例） 以下、本発明の実施例を図面を参照しつつ詳細に説明す
る。

第１図は、本発明実施例のブロック分割されたスタンダ
ードセル方式の砒化ガリウム大規模論理集積回路（Ｇａ
Ａｓ　　ＬＳＩ）のレイアウトの一部を示したものであ
る。

この論理集積回路は、凹型をなすように構成された第１
のブロック１と、この凹部内に入り込むように配置され
た長方形の第２のブロック２とから摺或されており、こ
の第１のブロック１は、その中央部に一点鎖線１１にそ
ってジョグが入れられ、矢印１２が示す方向に一点鎖線
１３の位置まで引き伸ばされて、この一点鎖線１１と一
点鎖線１２ではさまれた領域ではトラック１１本分の空
き領域が形成され、セル列方向（ｙ方向）のトラックの
みで、セル行方向（Ｘ方向）のトラックは存在しないよ
うになっている。

そして外見上は、第３図のブロック１，２と同様なレイ
アウトとなっている。

本発明実施例の論理回路のチップ上でのレイアウトを実
現する工程について説明する。

第３図は、このフローチャートを示す図である。

まず、あらかじめ、基本論理回路等（ブロック）を最適
設計してライブラリに標準セルとして登録する（ステッ
プ１０１）。

次に、第１のブロック１および第２のブロック２をライ
ブラリから読みだし、自動配置配線を行ない、第１のブ
ロック１の凹部内に、第２のブロック２が組み込まれる
ような長方形にすることができるか否かを判断する（判
断ステップ１０２）。

そしてこの判断ステップ１０２において、否である場合
、すなわち第２図（ａ）に示すように、第１のブロック
１と第２のブロック２が重なってしまう領域が生じた場
合、以下に示すように、ジッダを挿入する（ステップ１
０３）。

すなわち、第２図（ｂ）に示すように、第１のブロック
１の一点鎖線１１に沿ってジジグを入れ（ステップ１０
３）、矢印１２が示す方向に一点鎖線１３の位置まで引
き伸ばす（ステップ１０４）。よって１ｌと１２の一点
鎖線ではさまれた領域にはセル行方向（Ｘ方向）の１・
ラックは存７１二せず、トラック１１本分が空き領域と
なっている。

そしてこの状態で、各ブロックを配置し、チップ上に形
成する（実行ステップ１０５）。

一方、前記判断ステップ１０２において、組み込みでき
ると判断された場合（ＹＥＳ）は、そのまま実行ステッ
プ１０５に移り、各ブロックを配置し、チップ上に形成
する。

このようにして、所定の形状からずれて組み込むことが
出来なかったとしても、所定の形状になるようにいくつ
かの基本セルを配置し直した上で、自動配置配線プログ
ラムを実行してブロックをｔＲ或するという作業をやり
直す必要がなくなり、１ノイアウト設計の効率を大幅に
高めることができ、ＴＡＴの短いスタンダードセル方式
の論理回路を得ることが可能となる。

ところで、第１のブロック１を凹型にした理由は、ブロ
ック間信号線の長さの均一化、短縮化をはかるためであ
るが、通常は、各ブロックの基本セルは人手による配置
（強制配置）を行っている。

また、さまざまなＣＡＤ実験の結果、強制配置を行う場
合、基本セルのセル高さ／セル幅はレイアウト面積及び
配線長に対して重要なファクターであり、セル高さ／セ
ル幅が、大きいほうがよいということが明らかとなった
。すなわちセルは横長よりも縦長の方が、レイアウト面
積及び配線長を小さくすることができる。

その理由を考察した結果を説明する。

信号線がデバイス上を通るとそこに容量が生じスピード
が劣化するため、本実施例では、信号線のセル内通り抜
けを禁止し（全面スルーバス禁止）、信号線がセル行を
横断する時は第４図に示すようにスルーセル３０を発生
させている。

このような状況において、もしも基本セルが第５図（ａ
＞に示すように横長であると、第５図（ｂ）に示すよう
な縦長セルよりも冗長配線を生みやすい。

また更に重要なことは、第６図（ａ）および第６図（ｂ
）に示すように、横長セルだとセルの並べ方でブロック
・サイズが大きく！ζなってしまう。すなわち第６図（
ａ）に示すような並べ方ではブロック・サイズは小さい
が、第６図（ｂ）に示すような並べ方では大きくなって
しまうことがわかる。

即ち、データの流れを考慮して、セルの強制配置を行お
うとｌ７た時、横長のセルであるとレイアウト面積が増
大してしまう危険性がある。それに対して縦長のセルの
場合はブロック向積のセル配置依存性は小さい。

以上述べたように、セルは縦長セルにした方が全体のレ
イアウト面積及び配線長を小さ〈出来る。

そこで本実施例を構成する基本セルはなるべく縦長とな
るように、出来るだけセル高さを高くしている。

なお、前記実施例では、基本セルの高さ（ｙ方向の長さ
）がすべて等しいポリセル方式のスタンダードセルで構
成されているが、基本セルごとにその高さが異なるビル
ディングセル方式のスタンダードセルで構成されている
場合でも本発明は有効である。

次に、本発明の他の実施例について説明する。

第７図は、各ブロックをビルディング方式のスタンダー
ドセルで構成した場合の実施例である。

この論理集積回路は、各セルの寸法を最適化して形成さ
れていること以外は、前記第１の実施例と同様に、凹型
をなすように構成された第１のブロック２１と、この凹
部内に入り込むように配置された長方形の第２のブロッ
ク２２とから構成されており、この第１のブロック２１
は、その角部にジッダが挿入され引き伸ばされて空き領
域３１を形威している。

このようなビルディング方式では、基本セルの幅寸法と
高さ寸法を最適化することにより、ボリセル方式よりも
ブロック●サイズを縮小することが出来る。

なお、この実施例では、セル行においてセルのセル行に
平行な片方の辺をそろえており、かつそろえている辺は
セル行の順に上、下、上、下というようにしている。す
なわち、例えばチャンネル領域３２は、上下のセル行で
セルの凹１２１が向い合っているのに対し、その下のチ
ャンネル領域３３では、上下のセル行でセルの辺がそろ
っている（このような方式をここではセル行リフレクシ
ョンと呼ぶ。）セル行リフレクション方式を採用し、３
２のようなチャンネル領域において上下の門１’−’１
がうまく組み合わさるように配置することで、ブロック
●サイズを低減している。

すなわち、第８図（ａ）に示すように、常にセルの下側
の辺をそろうようにセル配置した時よりも第８図（ｂ）
に示すように凹凸が向かい合うようにセル行リフレクシ
ョン方式を採用した方がブロック●サイズが小さくなる
。第８図（ａ）および第８図（ｂ）の例では、縮小率Ｈ
２／Ｈｌは１　１／１　３である。第８図（ａ）および
第８図（ｂ）は模式図である。

また第１図に示した実施例は砒化ガリウム大規模集積回
路（ＧａＡｓ　　ＬＳＩ）のレイアウトに対して本発明
を適用したものであるが、これに限定されるものではな
く、シリコン大規模集積回路（Ｓ　ｉ　　ＬＳ　Ｉ）等
、他のＬＳＩについても適用可能であることは言うまで
もない。

また第９図に示すようにドーナツ型のブロックに対して
も本発明は有効であり、所望の幅のジョグＪをいれ、引
き伸ばすことにより重ならない状態で容易に、配線配置
することができる。

〔発明の効果〕

以上説明してきたように、本発明によれば、ブロック間
のデータの流れを考慮して凹凸のあるブロックを構成す
る時に、それらが所定の形状からずれて組み込むことが
出来なかったとしても、適当なセル行間に、ジョグを挿
入し、組み込めるようになるところまで、セル行の方向
と垂直な方向に引き伸ばすことによって組み込めるよう
になるため、所定の形状になるようにいくつかの基本セ
ルを強制配置した上で、自動配置配線プログラムを実施
してブロックを槙或するという作業をやり直す必要がな
くなり、スタンダードセル方式本来の短いＴＡＴで実現
することが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例のスタンダードセル方式の論
理集積回路のレイアウトの一部を示した図、第２図（ａ
）乃至第２図（ｂ）は同スタンダードセル方式の論理集
積回路の製造方法を示す図、第３図は同製造工程．のフ
ローチャートを示す図、第４図は信号線がセル行を横断
する際のスルーセルを示す図、第５図（ａ）および第５
図（ｂ）はセルの幅／高比の違いによる配線長の違いを
説明する図、第６図（ａ）および第６図（ｂ）は横長の
セルの配列例を示す図、第７図は各ブロックをビルディ
ングセル方式のスタンダードセルで構成した場合の実施
例を示す図、第８図（ａ）および第８図（ｂ）はそれぞ
れセル行リフレクシッンを用いない場合とセル行リフレ
クションを用いた場合のレイアウト例を示す図、第９図
は、本発明の他の実施例を示す図、第１０図は本発明の
原理を示す説明図、第１１図はブロック分割されたスタ
ンダードセルＬＳ■の模式図、第１２図はブロック間の
データの流れを考慮したときのプロックレイアウトおよ
びその配置の例、第１３図は各ブロックを長方形にした
ときのレイアウト例を示す図である。 １・・・第１のブロック、２・・・第２のブロック、１
１・・・ジョグが形成された領域を示すための一点鎖線
、１２・・・引き伸ばした方向と長さを示すベクトル、
１３・・・引き伸ばされた領域を示すための一点鎖線、
３１・・・ジョグが揮人され引き伸ばされた領域、３２
・・・上下のセル行でセルの凹凸が向かい合っているチ
ャンネル領域、３３・・・上下のセル行でセルの辺がそ
ろっているチャンネル領域。 Ｌ８ 第１図 第４図 第５図 第７図 第８図 （Ｑ） 第８図（ｂ） （Ｃｌ） 第１０図 第９図

Claims (2)

【特許請求の範囲】
1. （１）複数の基本セルから構成される複数のブロックを
   組み合わせて形成されたスタンダードセル方式の半導体
   論理集積回路において、 その形状が２方向以上に伸長する成分を有 する変形ブロックを含み、 前記変形ブロックは、セル行間のトラック 幅が信号線の結線に必要な幅以上に大きく、かつそのト
   ラック領域においてセル行の方向の信号線が存在しない
   トラックを含むように構成されていることを特徴とする
   半導体論理集積回路。
2. （２）スタンダードセル方式の半導体論理集積回路を製
   造する方法において、 パターン設計工程が、 その形状が２方向以上に伸長する成分を有 する変形ブロックを含む複数のブロックをライブラリか
   ら読みだし、ブロック間のデータの流れを考慮してすべ
   てのブロックがトラック領域を含めてチップに収まるよ
   うに、ブロックを自動配置配線プログラムによって配置
   し、組み込めない場合には、当該ブロックの任意のセル
   行間に、ジョグを挿入し、組み込めるようになるところ
   まで、セル行の方向と垂直な方向に引き伸ばすことによ
   って配置する工程を含むようにしたことを特徴とする半
   導体論理集積回路の製造方法。