JP2822677B2 - 電子回路設計装置 - Google Patents
電子回路設計装置Info
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- JP2822677B2 JP2822677B2 JP3027909A JP2790991A JP2822677B2 JP 2822677 B2 JP2822677 B2 JP 2822677B2 JP 3027909 A JP3027909 A JP 3027909A JP 2790991 A JP2790991 A JP 2790991A JP 2822677 B2 JP2822677 B2 JP 2822677B2
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ設計ＣＡＤシス
テムなどの電子回路設計装置に利用され、特に、設計デ
ータの格納方式に関する。
テムなどの電子回路設計装置に利用され、特に、設計デ
ータの格納方式に関する。
【０００２】
【従来の技術】従来の電子回路設計装置における設計デ
ータの格納方式では、接続情報、回路図面、レイアウト
データの各々を表現する三種類のデータ構造が定義さ
れ、接続情報は接続情報専用のデータ構造に従って、回
路図情報は回路図情報専用のデータ構造に従って、レイ
アウトデータはレイアウトデータ専用のデータ構造に従
ってそれぞれ格納されている。
ータの格納方式では、接続情報、回路図面、レイアウト
データの各々を表現する三種類のデータ構造が定義さ
れ、接続情報は接続情報専用のデータ構造に従って、回
路図情報は回路図情報専用のデータ構造に従って、レイ
アウトデータはレイアウトデータ専用のデータ構造に従
ってそれぞれ格納されている。
【０００３】
【発明が解決しようとする課題】前述した従来の電子回
路設計装置における設計データ格納方式では、回路図デ
ータ、接続情報データおよびレイアウトデータがそれぞ
れ専用のデータ構造で格納されているために、以下に示
すように、回路図データとレイアウトデータ間の対応関
係をデータベース内に格納することができない欠点があ
った。
路設計装置における設計データ格納方式では、回路図デ
ータ、接続情報データおよびレイアウトデータがそれぞ
れ専用のデータ構造で格納されているために、以下に示
すように、回路図データとレイアウトデータ間の対応関
係をデータベース内に格納することができない欠点があ
った。
【０００４】(1) ある回路を回路図エディタ等で作成
し、自動レイアウトシステムで配置および配線した状況
を考える。回路図エディタで作成したデータは、回路図
データ格納構造に従って格納される。自動レイアウトの
入力のために、回路図データから接続情報を抽出し、接
続情報データを作成し、接続情報格納構造に従って格納
される。自動レイアウトシステムでは、その接続情報デ
ータを基に配置配線した結果をレイアウトデータとして
レイアウトデータ格納構造に従って格納される。このと
き、レイアウトデータの任意の図形に対応する回路図デ
ータを検索する要求、あるいは回路図データの任意の素
子および信号線に対応するレイアウトデータを検索する
要求に対して、従来の格納方式では対応できないこと。
し、自動レイアウトシステムで配置および配線した状況
を考える。回路図エディタで作成したデータは、回路図
データ格納構造に従って格納される。自動レイアウトの
入力のために、回路図データから接続情報を抽出し、接
続情報データを作成し、接続情報格納構造に従って格納
される。自動レイアウトシステムでは、その接続情報デ
ータを基に配置配線した結果をレイアウトデータとして
レイアウトデータ格納構造に従って格納される。このと
き、レイアウトデータの任意の図形に対応する回路図デ
ータを検索する要求、あるいは回路図データの任意の素
子および信号線に対応するレイアウトデータを検索する
要求に対して、従来の格納方式では対応できないこと。
【０００５】(2) さらに、従来の設計データの格納方法
では、回路図データとレイアウトデータ間を結び付ける
構造が存在しないので、これらの要求を満たすために
は、独立した回路図データとレイアウトデータを読み込
み、素子名および信号線名で対応するデータを検索する
アプリケーションプログラムを作成しなければならず面
倒であること。
では、回路図データとレイアウトデータ間を結び付ける
構造が存在しないので、これらの要求を満たすために
は、独立した回路図データとレイアウトデータを読み込
み、素子名および信号線名で対応するデータを検索する
アプリケーションプログラムを作成しなければならず面
倒であること。
【０００６】本発明の目的は、前記の欠点を除去するこ
とにより、回路図面データとレイアウトデータ間の対応
関係が構造的に表現できる設計データ格納方式を有する
電子回路設計装置を提供することにある。
とにより、回路図面データとレイアウトデータ間の対応
関係が構造的に表現できる設計データ格納方式を有する
電子回路設計装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、複数の回路図
データとこれに対応する複数のレイアウトデータとを用
いて電子回路を設計する電子回路設計装置において、既
に生成された回路図データがどのレイアウトデータに対
応するものであるかを示す情報を設けたことを特徴とす
る。
データとこれに対応する複数のレイアウトデータとを用
いて電子回路を設計する電子回路設計装置において、既
に生成された回路図データがどのレイアウトデータに対
応するものであるかを示す情報を設けたことを特徴とす
る。
【０００８】
【作用】各部ごとに格納された外部端子データ、ネット
データ、内部端子データ、コンポーネントデータ、回路
図データ、およびレイアウトデータについて、関連情報
格納手段により各データの関連を表す所要のポインタを
付加し格納する。
データ、内部端子データ、コンポーネントデータ、回路
図データ、およびレイアウトデータについて、関連情報
格納手段により各データの関連を表す所要のポインタを
付加し格納する。
【０００９】従って、回路図データ、接続情報データお
よびレイアウトデータを統一し一つの構造で格納でき、
これより回路図データとレイアウトデータの対応関係を
構造的に表現することが可能となる。
よびレイアウトデータを統一し一つの構造で格納でき、
これより回路図データとレイアウトデータの対応関係を
構造的に表現することが可能となる。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の一実施例を示すブロック構
成図である。本実施例は、電子回路設計時にデータ入力
手段20により設計データを入力し所定の構造に従って設
計データを記憶装置としてのデータファイル26に格納す
る設計データ格納手段25を備えた電子回路設計装置にお
いて、
成図である。本実施例は、電子回路設計時にデータ入力
手段20により設計データを入力し所定の構造に従って設
計データを記憶装置としてのデータファイル26に格納す
る設計データ格納手段25を備えた電子回路設計装置にお
いて、
【００１２】本発明の特徴とするところの、設計データ
格納手段25は、電子回路設計時における論理接続を表す
外部端子データ、ネットデータ、内部端子データ、およ
びコンポーネントデータを格納する各部データ格納手段
21と、回路図データを格納する回路図データ格納手段22
と、レイアウトデータを格納するレイアウトデータ格納
手段23と、外部端子データ、ネットデータ、内部端子デ
ータ、回路図データ、およびレイアウトデータ間の関連
を表すポインタを付加し格納する関連情報格納手段24と
を含んでいる。
格納手段25は、電子回路設計時における論理接続を表す
外部端子データ、ネットデータ、内部端子データ、およ
びコンポーネントデータを格納する各部データ格納手段
21と、回路図データを格納する回路図データ格納手段22
と、レイアウトデータを格納するレイアウトデータ格納
手段23と、外部端子データ、ネットデータ、内部端子デ
ータ、回路図データ、およびレイアウトデータ間の関連
を表すポインタを付加し格納する関連情報格納手段24と
を含んでいる。
【００１３】図２は本発明による格納データの構造例の
説明図である。本発明による格納データは、設計データ
のインデックス部１と、外部端子データ部２と、ネット
データ部３と、コンポーネントデータ部４と、内部端子
データ部５と、ネットと端子間の接続を表現するネット
ポインタ部６と、コンポーネントと内部端子データとの
従属関係を表現する内部端子ポインタ部７と、回路図面
情報を表現する回路図データ部８と、外部端子データ、
ネットデータ、内部端子データ、コンポーネントデータ
から回路図データへの回路図データポインタ部９と、レ
イアウト情報を表現するレイアウトデータ部10と、外部
端子データ、ネットデータ、内部端子データ、コンポー
ネントデータからレイアウトデータへのレイアウトデー
タポインタ部11とを有する構成となっている。
説明図である。本発明による格納データは、設計データ
のインデックス部１と、外部端子データ部２と、ネット
データ部３と、コンポーネントデータ部４と、内部端子
データ部５と、ネットと端子間の接続を表現するネット
ポインタ部６と、コンポーネントと内部端子データとの
従属関係を表現する内部端子ポインタ部７と、回路図面
情報を表現する回路図データ部８と、外部端子データ、
ネットデータ、内部端子データ、コンポーネントデータ
から回路図データへの回路図データポインタ部９と、レ
イアウト情報を表現するレイアウトデータ部10と、外部
端子データ、ネットデータ、内部端子データ、コンポー
ネントデータからレイアウトデータへのレイアウトデー
タポインタ部11とを有する構成となっている。
【００１４】次に、本実施例の動作を図３に示す流れ図
を参照して説明する。始めに、部分データ格納手段21に
より、外部端子、ネット、コンポーネントおよび内部端
子の名前等を、それぞれ外部端子データ部２、ネットデ
ータ部３、コンポーネントデータ部４および内部端子デ
ータ部５に格納する（ステップＳ１）。その後、同時に
回路図データ格納手段22により、回路図面データを格納
するか否かを判断し (ステップＳ２）、回路図面データ
を格納する場合には、ステップＳ３で座標などの図面デ
ータを回路図データ部８に格納し、同時に、レイアウト
データ格納手段23により、レイアウトデータを格納する
か否かを判断し (ステップＳ4)、レイアウトデータを格
納する場合には、ステップＳ５でレイアウトデータをレ
イアウトデータ部10に格納する。そして、最後に関連情
報格納手段24により、ネットポインタ部６、内部端子ポ
インタ部７、回路図ポインタ部９、および、レイアウト
ポインタ部11において所要のポインタを付加し格納する
(ステップＳ６）。
を参照して説明する。始めに、部分データ格納手段21に
より、外部端子、ネット、コンポーネントおよび内部端
子の名前等を、それぞれ外部端子データ部２、ネットデ
ータ部３、コンポーネントデータ部４および内部端子デ
ータ部５に格納する（ステップＳ１）。その後、同時に
回路図データ格納手段22により、回路図面データを格納
するか否かを判断し (ステップＳ２）、回路図面データ
を格納する場合には、ステップＳ３で座標などの図面デ
ータを回路図データ部８に格納し、同時に、レイアウト
データ格納手段23により、レイアウトデータを格納する
か否かを判断し (ステップＳ4)、レイアウトデータを格
納する場合には、ステップＳ５でレイアウトデータをレ
イアウトデータ部10に格納する。そして、最後に関連情
報格納手段24により、ネットポインタ部６、内部端子ポ
インタ部７、回路図ポインタ部９、および、レイアウト
ポインタ部11において所要のポインタを付加し格納する
(ステップＳ６）。
【００１５】図４は本実施例を適用する回路図データ例
を示す図である。図４においてＩＮという名前の外部端
子31と、ＩＮＶという名前のコンポーネント32と、ＣＫ
という名前のネット33が示されている。
を示す図である。図４においてＩＮという名前の外部端
子31と、ＩＮＶという名前のコンポーネント32と、ＣＫ
という名前のネット33が示されている。
【００１６】図５は本実施例を適用するレイアウトデー
タ例を示す図である。図５において、ＩＮという名前の
外部端子41と、ＩＮＶという名前のコンポーネント42
と、ＣＫという名前のネット43が示されている。
タ例を示す図である。図５において、ＩＮという名前の
外部端子41と、ＩＮＶという名前のコンポーネント42
と、ＣＫという名前のネット43が示されている。
【００１７】図６は本実施例による適用結果を示す説明
図である。図６の内容は、図４の回路図データおよび図
５のレイアウトデータを図２の格納構造に従って格納し
たものである。
図である。図６の内容は、図４の回路図データおよび図
５のレイアウトデータを図２の格納構造に従って格納し
たものである。
【００１８】図６において、４個の外部端子は外部端子
データ部51に外部端子名が格納され、８本のネットはネ
ットデータ部52にネット名が格納され、15個の内部端子
は内部端子データ部53に内部端子名が格納され、５個の
コンポーネントはコンポーネントデータ部54にコンポー
ネント名が格納され、外部端子、ネット、コンポーネン
トの回路図データは、回路図データ部55にデータのタイ
プと実際のデータとともに格納され、外部端子、ネッ
ト、コンポーネントのレイアウトデータは、レイアウト
データ部56にデータのタイプと実際のデータとともに格
納される。さらに、外部端子、ネット、内部端子間の接
続関係はネットポインタ57、外部端子、ネット、コンポ
ーネントの回路図データは回路図データポインタ58、外
部端子、ネット、コンポーネントの回路レイアウトデー
タはレイアウトデータポインタ59、ならびに内部端子と
コンポーネントの接続関係は内部端子ポインタ60によっ
て格納される。
データ部51に外部端子名が格納され、８本のネットはネ
ットデータ部52にネット名が格納され、15個の内部端子
は内部端子データ部53に内部端子名が格納され、５個の
コンポーネントはコンポーネントデータ部54にコンポー
ネント名が格納され、外部端子、ネット、コンポーネン
トの回路図データは、回路図データ部55にデータのタイ
プと実際のデータとともに格納され、外部端子、ネッ
ト、コンポーネントのレイアウトデータは、レイアウト
データ部56にデータのタイプと実際のデータとともに格
納される。さらに、外部端子、ネット、内部端子間の接
続関係はネットポインタ57、外部端子、ネット、コンポ
ーネントの回路図データは回路図データポインタ58、外
部端子、ネット、コンポーネントの回路レイアウトデー
タはレイアウトデータポインタ59、ならびに内部端子と
コンポーネントの接続関係は内部端子ポインタ60によっ
て格納される。
【００１９】図６において、図４のコンポーネント32に
対応する図５のコンポーネント42の対応は、図６中での
コンポーネントデータ54の第１レコードから回路図デー
タ55の第５レコードへのポインタとレイアウトデータ56
の第５レコードへのポインタによって関係付けられてい
る。なお、図６において、ポインタは図面の複雑さを避
けるため、すべてのポインタについては示しておらず、
例示にとどめてある。
対応する図５のコンポーネント42の対応は、図６中での
コンポーネントデータ54の第１レコードから回路図デー
タ55の第５レコードへのポインタとレイアウトデータ56
の第５レコードへのポインタによって関係付けられてい
る。なお、図６において、ポインタは図面の複雑さを避
けるため、すべてのポインタについては示しておらず、
例示にとどめてある。
【００２０】
【発明の効果】以上説明したように、本発明の格納方法
によって、接続情報と回路図面データ、レレイアウトデ
ータが一つの表現で格納でき、回路図面データとレイア
ウトデータ間の対応関係が構造的に表現できる効果があ
る。
によって、接続情報と回路図面データ、レレイアウトデ
ータが一つの表現で格納でき、回路図面データとレイア
ウトデータ間の対応関係が構造的に表現できる効果があ
る。
【図面の簡単な説明】
【図１】 本発明の一実施例を示すブロック構成図。
【図２】 その格納データの構造例を示す説明図。
【図３】 その動作を示す流れ図。
【図４】 本実施例を適用する回路図データ例を示す
図。
図。
【図５】 本実施例を適用するレイアウトデータ例を示
す図。
す図。
【図６】 本実施例による適用結果を示す説明図。
１ インデックス部 ２、51 外部端子データ部 ３、52 ネットデータ部 ４、54 コンポーネントデータ部 ５、53 内部端子データ部 ６ ネットポインタ部 ７ 内部端子ポインタ部 ８、55 回路図データ部 ９ 回路図ポインタ部 10、56 レイアウトデータ部 11 レイアウトデータポインタ部 20 データ入力手段 21 各部データ格納手段 22 回路図データ格納手段 23 レイアウトデータ格納手段 25 データ格納手段 26 データファイル 31、41 外部端子 32、42 コンポーネント 33、43 ネット 57 ネットポインタ 58 回路図ポインタ 59 レイアウトデータポインタ 60 内部端子ポインタ
Claims (1)
- 【請求項１】 複数の回路図データとこれに対応する複
数のレイアウトデータとを用いて電子回路を設計する電
子回路設計装置において、既に生成された回路図データがどのレイアウトデータに
対応するものであるかを示す情報を設けた ことを特徴と
する電子回路設計装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3027909A JP2822677B2 (ja) | 1991-01-29 | 1991-01-29 | 電子回路設計装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3027909A JP2822677B2 (ja) | 1991-01-29 | 1991-01-29 | 電子回路設計装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04340174A JPH04340174A (ja) | 1992-11-26 |
| JP2822677B2 true JP2822677B2 (ja) | 1998-11-11 |
Family
ID=12234013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3027909A Expired - Fee Related JP2822677B2 (ja) | 1991-01-29 | 1991-01-29 | 電子回路設計装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822677B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220004693A1 (en) * | 2020-07-06 | 2022-01-06 | Synopsys, Inc. | Incremental routing based pin assignment |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6093436A (ja) * | 1983-10-28 | 1985-05-25 | Hitachi Tobu Semiconductor Ltd | 電子部品実装配線基板の設計作図装置 |
| JPH0648487B2 (ja) * | 1987-11-25 | 1994-06-22 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH01287778A (ja) * | 1988-05-13 | 1989-11-20 | Mitsubishi Electric Corp | 回路図自動生成装置 |
-
1991
- 1991-01-29 JP JP3027909A patent/JP2822677B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220004693A1 (en) * | 2020-07-06 | 2022-01-06 | Synopsys, Inc. | Incremental routing based pin assignment |
| US11853680B2 (en) * | 2020-07-06 | 2023-12-26 | Synopsys, Inc. | Incremental routing based pin assignment |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04340174A (ja) | 1992-11-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |