JPH04182874A - 論理合成方法 - Google Patents
論理合成方法Info
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- JPH04182874A JPH04182874A JP2313330A JP31333090A JPH04182874A JP H04182874 A JPH04182874 A JP H04182874A JP 2313330 A JP2313330 A JP 2313330A JP 31333090 A JP31333090 A JP 31333090A JP H04182874 A JPH04182874 A JP H04182874A
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- 238000000034 method Methods 0.000 title abstract description 12
- 238000005457 optimization Methods 0.000 claims abstract description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 18
- 238000001308 synthesis method Methods 0.000 claims description 17
- 238000003786 synthesis reaction Methods 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 7
- 239000000872 buffer Substances 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、予め各機能ブロック毎に、ＨＤＬ（ハードウ
ェア記述言語； Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔ
ｉｏｎＬａｎｇｕａｇｅ ）設計されたＡＳＩＣ（＾ｐ
ｐｌ １ｃａｔ １ｏｎＳｐｅｃｉｆｉｃ Ｉｎｔｅｇ
ｒａｔｅｄ Ｃ１ｒｃｕｉｔ）等について、各機能ブロ
ック毎に設定された入出力ポートの境界条件及び最適化
条件に従ってゲートへの変換並びにゲート・レベルでの
最適化を行う論理合成方法に関し、詳しくは、論理合成
する際の入出力ポートの境界条件の抽出、設定を改善す
るものである。
ェア記述言語； Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔ
ｉｏｎＬａｎｇｕａｇｅ ）設計されたＡＳＩＣ（＾ｐ
ｐｌ １ｃａｔ １ｏｎＳｐｅｃｉｆｉｃ Ｉｎｔｅｇ
ｒａｔｅｄ Ｃ１ｒｃｕｉｔ）等について、各機能ブロ
ック毎に設定された入出力ポートの境界条件及び最適化
条件に従ってゲートへの変換並びにゲート・レベルでの
最適化を行う論理合成方法に関し、詳しくは、論理合成
する際の入出力ポートの境界条件の抽出、設定を改善す
るものである。
〈従来の技術〉
近年、ＡＳＩＣ等の大規模化、複雑化に対応するために
従来のゲート・レベルでの設計から脱却し、抽象度の高
いレベルでアーキテクチャまたは機能特性を記述する設
計手法が桿案されている。
従来のゲート・レベルでの設計から脱却し、抽象度の高
いレベルでアーキテクチャまたは機能特性を記述する設
計手法が桿案されている。
その代表的な設計手法が論理合成手法である。
この手法は、第５図の概念図に示すように、ハードウェ
ア記述言語ＨＤＬ（例えばＶＨＤＬ等）で設計仕様を記
述し、論理合成によってＨＤＬレベルから使用するゲー
ト・レベルの回Ｆ＃Ｉ（回路図、ネット・リスト等）へ
自動的に変換及び最適化を行うものである。
ア記述言語ＨＤＬ（例えばＶＨＤＬ等）で設計仕様を記
述し、論理合成によってＨＤＬレベルから使用するゲー
ト・レベルの回Ｆ＃Ｉ（回路図、ネット・リスト等）へ
自動的に変換及び最適化を行うものである。
このような論理合成手法においては、第６図に示すよう
に、各機能ブロックＢ１ 、Ｂ２ 、Ｂ３毎にＨＤＩ−
で設計し、各ブロック毎に論理合成を行い、ゲート・レ
ベルに展開して１個のモジュールＭを構成するのが一般
的である。
に、各機能ブロックＢ１ 、Ｂ２ 、Ｂ３毎にＨＤＩ−
で設計し、各ブロック毎に論理合成を行い、ゲート・レ
ベルに展開して１個のモジュールＭを構成するのが一般
的である。
第７図は、上述した、ＨＤ Ｌ、を用いて機能ブロック
を記述し、ゲート・レベルに展開する実際の手順を表わ
すフローチャートである。
を記述し、ゲート・レベルに展開する実際の手順を表わ
すフローチャートである。
ここで、ブロックの入出力ポートの境界条件について第
８図を用いて説明する。
８図を用いて説明する。
例えば、モジュールＭ２のブロックＢｉ（ｉは整数）に
着目した場合、ブロックＢ１の入力ポート１１．Ｉ２の
境界条件とは、ブロックＢ１−１におけるドライバのド
ライブ能力である。また、ブロックＢ１の出力ポート０
１．０２の境界条件とは、ブロックＢｉの出力ポート０
１．０２に接続される負荷（主として容量負荷）を意味
する。ここでいう負荷は、ブロックＢ１＋１のインバー
タ。
着目した場合、ブロックＢ１の入力ポート１１．Ｉ２の
境界条件とは、ブロックＢ１−１におけるドライバのド
ライブ能力である。また、ブロックＢ１の出力ポート０
１．０２の境界条件とは、ブロックＢｉの出力ポート０
１．０２に接続される負荷（主として容量負荷）を意味
する。ここでいう負荷は、ブロックＢ１＋１のインバー
タ。
ゲート１１’、Ｉ２°、Ｉ３°の入力負荷と配線負荷と
の合計である。
の合計である。
また、ｆｉｌ！１化条件とは、−船釣に、回路面積と速
度を意味する場合が多い。
度を意味する場合が多い。
従来の論理合成手順において、ＨＤＬレベルでは、実際
にどのようなゲート・レベルの回路に展開されるか不明
なため、モジュール内の各ブロックについて、入出力ポ
ートの境界条件の初期値はデフオールドとし、入力ポー
トのドライブ能力は無限大、出カポ−１−の負荷は０即
ち無負荷を与える場合が多い。
にどのようなゲート・レベルの回路に展開されるか不明
なため、モジュール内の各ブロックについて、入出力ポ
ートの境界条件の初期値はデフオールドとし、入力ポー
トのドライブ能力は無限大、出カポ−１−の負荷は０即
ち無負荷を与える場合が多い。
〈発明が解決しようとする課題〉
しかしながら、従来の論理合成手順では、次のような問
題があった。
題があった。
ＨＤ ！−レベルから第９図に示すようなゲート・レベ
ルに展開した後、各ブロックの入出力ポートの境界条件
を抽出すると、ブロックＢ１の出力ポートについては、
ドライバ０１の負荷は小さく、ドライバ０２の負荷が大
きいとの結果を得る。また、ブロックＢ１＋１の入力ポ
ートについては、レシーバ１１．Ｉ２のドライブ能力は
普通であるとの結果を得る。
ルに展開した後、各ブロックの入出力ポートの境界条件
を抽出すると、ブロックＢ１の出力ポートについては、
ドライバ０１の負荷は小さく、ドライバ０２の負荷が大
きいとの結果を得る。また、ブロックＢ１＋１の入力ポ
ートについては、レシーバ１１．Ｉ２のドライブ能力は
普通であるとの結果を得る。
これに従って各ブロック毎に再度論理合成を行うと、第
１０図に示すように、ブロックＢ１にドライブ能力の大
きいバッファＧ１、ブロックＢ ｉ＋１にも同様にドラ
イブ能力の大きいバッファＧ２を含む回路を生成する。
１０図に示すように、ブロックＢ１にドライブ能力の大
きいバッファＧ１、ブロックＢ ｉ＋１にも同様にドラ
イブ能力の大きいバッファＧ２を含む回路を生成する。
ところが、このようなバッファＧ１．０２両方を有する
のは回路上無駄であり、いずれか１個備えていればよく
、回路面積または動作速度の点で好ましくない。
のは回路上無駄であり、いずれか１個備えていればよく
、回路面積または動作速度の点で好ましくない。
以上のように、８従来の論理合成方法では、最適な回路
を合成することはできなかった。
を合成することはできなかった。
本発明は、以上のような課門を解決するらのであり、予
め各機能ブロック毎にＨＤＬ設計されたＡＳＩＣ等につ
いて、各ブロック毎に設定された入出力ポートの境界条
件及びｉ＆適北条件に従った論理合成を行う際に、入出
力ポートの境界条件を正確に抽出、設定できる方法を実
現することを目的とする。
め各機能ブロック毎にＨＤＬ設計されたＡＳＩＣ等につ
いて、各ブロック毎に設定された入出力ポートの境界条
件及びｉ＆適北条件に従った論理合成を行う際に、入出
力ポートの境界条件を正確に抽出、設定できる方法を実
現することを目的とする。
く課題を解決するための手段〉
以上の課順を解決し７た本発明は、ハードウェア記述言
語により機能ブロック毎に設計されたＡＳＩＣについて
、予め初期設定した境界条件及び最適化条件を各前記機
能ブロックに設定しこれらの条件に従ってゲート・レベ
ルに展開する論理合成方法において、 ａ）ゲー１−・レベルに展開された第ｉ番目（ｉ ＝
１． 。
語により機能ブロック毎に設計されたＡＳＩＣについて
、予め初期設定した境界条件及び最適化条件を各前記機
能ブロックに設定しこれらの条件に従ってゲート・レベ
ルに展開する論理合成方法において、 ａ）ゲー１−・レベルに展開された第ｉ番目（ｉ ＝
１． 。
・・・、ｎ；ｎは前記ＡＳＩＣ内の機能ブロックの個数
）の前記機能ブロックの入出力ポートの実際の境界条件
を抽出する手順、 ｂ）この第ｉ番目の前記機能ブロックのｆｉ適化条件を
再度設定する手順、 Ｃ）この第ｉ番目の前記機能ブロックの最適化条件及び
抽出した実際の境界条件に従って再度論理合成を行いゲ
ート・レベルに展開する手順、を第１番目の前記機能ブ
ロックから第ｎ番目の前記機能ブロックまで順次実行し
てＡＳＩＣを設計する論理合成方法である。
）の前記機能ブロックの入出力ポートの実際の境界条件
を抽出する手順、 ｂ）この第ｉ番目の前記機能ブロックのｆｉ適化条件を
再度設定する手順、 Ｃ）この第ｉ番目の前記機能ブロックの最適化条件及び
抽出した実際の境界条件に従って再度論理合成を行いゲ
ート・レベルに展開する手順、を第１番目の前記機能ブ
ロックから第ｎ番目の前記機能ブロックまで順次実行し
てＡＳＩＣを設計する論理合成方法である。
〈作用ン
本発明の論理合成方法は、ＨＤＬ設計後−初期設定され
た境界条件及び最適化条件を用いてゲート・レベルに展
開し、各機能ブロックについて、再度、実際の入出力ポ
ートの境界条件を抽出してこれに従って再び論理合成を
行い、ゲート・レベルに展開する。このような作用を機
能ブロック全部について順次実行し、最適な回路構成を
得る。
た境界条件及び最適化条件を用いてゲート・レベルに展
開し、各機能ブロックについて、再度、実際の入出力ポ
ートの境界条件を抽出してこれに従って再び論理合成を
行い、ゲート・レベルに展開する。このような作用を機
能ブロック全部について順次実行し、最適な回路構成を
得る。
〈実施例〉
第２図は本発明の論理合成方法を実現するためのハード
ウェア構成図であり、いわゆるエンジニアリング・ワー
ク・ステーションに相当する。
ウェア構成図であり、いわゆるエンジニアリング・ワー
ク・ステーションに相当する。
このようなエンジニアリング・ワーク・ステーションは
、文字、図形、波形等を表示するＣＲＴｌ、文字、記号
等を入力するキーボード２、メニュー、エリア指定等に
用いられるマウス３を有し、更に、論理合成のためのＨ
ＤＬ情報等の回路情報、論理合成で使用されるゲート・
レベル回路の論理機能、電気的な仕様等を含むライブラ
リ等、論理合成用のソフトウェア等の各種情報を格納す
るディスク４から構成される。
、文字、図形、波形等を表示するＣＲＴｌ、文字、記号
等を入力するキーボード２、メニュー、エリア指定等に
用いられるマウス３を有し、更に、論理合成のためのＨ
ＤＬ情報等の回路情報、論理合成で使用されるゲート・
レベル回路の論理機能、電気的な仕様等を含むライブラ
リ等、論理合成用のソフトウェア等の各種情報を格納す
るディスク４から構成される。
処理制御部５はＣＰＵを有し、論理合成ソフトウェアを
実行し、その論理合成結果をディスク４に格納、または
ＣＲＴＩに表示する。
実行し、その論理合成結果をディスク４に格納、または
ＣＲＴＩに表示する。
次に、第１図のフローチャーｌ−を用いて本発明の論理
合成方法を説明する。
合成方法を説明する。
ＡＳＩＣモジュールを各機能ブロック毎に分割し、得ら
れたｎ個の各ブロックについてＨＤＬ設計を行う。
れたｎ個の各ブロックについてＨＤＬ設計を行う。
ｎ個の各機能ブロック毎に、その入出力ポートの境界条
件を初期設定する０例えば１．入力ポートの境界条件の
初期値として、入力ポートのドライブ能力は無限大、出
力ポートの境界条件の初期値として、出力ポートの負荷
は無負荷とする。
件を初期設定する０例えば１．入力ポートの境界条件の
初期値として、入力ポートのドライブ能力は無限大、出
力ポートの境界条件の初期値として、出力ポートの負荷
は無負荷とする。
そして、ｎ個の各機能ブロック毎に、ｆｉ１！１化条件
、例えば面積または速度の制約条件を設定する。
、例えば面積または速度の制約条件を設定する。
次に、ｎａの各Ｉｌｌジブロック毎設定された、入出力
ポートの境界条件、最適化条件に従って論理合成を行い
、ゲート・レベルに展開する。
ポートの境界条件、最適化条件に従って論理合成を行い
、ゲート・レベルに展開する。
ここまでは、第７図に示した従来の論理合成方法と同様
である。
である。
続いて、ゲート・レベルに展開された、ｎ個の機能ブロ
ックの内、第１のブロックの実際の入出力ポートの境界
条件を抽出する。
ックの内、第１のブロックの実際の入出力ポートの境界
条件を抽出する。
次に、この第１のブロックのＩｋ適北条件を再度設定す
る。
る。
そして、設定された入出力ポートの境界条件、′Ｉｋ適
化条件に従って、この第１のブロックについて再度論理
合成を行い、ゲート・レベルに展開する。
化条件に従って、この第１のブロックについて再度論理
合成を行い、ゲート・レベルに展開する。
第１のブロックについて以上の処理を終了すると第２の
ブロックについて同様の処理を実行する。
ブロックについて同様の処理を実行する。
そして、第ｎのブロックまで上述の手順を順次繰り返す
ことにより、ＡＳＩＣモジュール内の全てのブロックに
ついて最適な入出力ポート境界条件及び最適化条件を設
定でき、更に最適なゲー１−・レベルの回路に展開する
ことができ、所望のＡＳＩＣモジュールを得る。
ことにより、ＡＳＩＣモジュール内の全てのブロックに
ついて最適な入出力ポート境界条件及び最適化条件を設
定でき、更に最適なゲー１−・レベルの回路に展開する
ことができ、所望のＡＳＩＣモジュールを得る。
以上のような本発明の論理合成方法を実際の回路に適用
すると、従来得られた第１０図に示すような無駄な素子
が設置される回路の代わりに、第３図または第４図に示
すような回路に展開することかできる。
すると、従来得られた第１０図に示すような無駄な素子
が設置される回路の代わりに、第３図または第４図に示
すような回路に展開することかできる。
即ち、ブロックＢ１の境界条件が先に抽出された場合に
は第３図に示すように、ブロックＢｉの出力側にバッフ
ァ６１か設置された回路を得、ブロックＢ ｉ＋１の境
界条件が先に抽出された場合には第４図に示すように、
ブロックＢ ｉ＋１の入力側にバッファＧ２が設置され
た回路を得る。
は第３図に示すように、ブロックＢｉの出力側にバッフ
ァ６１か設置された回路を得、ブロックＢ ｉ＋１の境
界条件が先に抽出された場合には第４図に示すように、
ブロックＢ ｉ＋１の入力側にバッファＧ２が設置され
た回路を得る。
〈発明の効果〉
本発明の論理合成方法では、最初に、ｎ個の各ブロック
に対して各ブロック毎に初期設定された入出力ポートの
境界条件及び予め与えられた最適化条件に従って論理合
成を行い、−旦ゲート・レベルに展開しフコ後、ｎ個の
ブロックを１個ずつ、順次、その入出力ポートの境界条
件を抽出Ｌ、この抽出された境界条件と予め与えられた
最適化条件に従って再度論理合成を行い再度ゲート・ｌ
／ベルに展開する処理を行うので、各ブロック毎に、回
路面積、動作速度の点でＩｋ適な回路を得、ｉ＆適なＡ
ＳＩＣモジュールを設計することができる。
に対して各ブロック毎に初期設定された入出力ポートの
境界条件及び予め与えられた最適化条件に従って論理合
成を行い、−旦ゲート・レベルに展開しフコ後、ｎ個の
ブロックを１個ずつ、順次、その入出力ポートの境界条
件を抽出Ｌ、この抽出された境界条件と予め与えられた
最適化条件に従って再度論理合成を行い再度ゲート・ｌ
／ベルに展開する処理を行うので、各ブロック毎に、回
路面積、動作速度の点でＩｋ適な回路を得、ｉ＆適なＡ
ＳＩＣモジュールを設計することができる。
第１図は本発明の論理合成方法を表わずフローチャート
、第２図は本発明方法が設定されるエンジニアリング・
ワーク・ステーションの構成図、第３図及び第４図は本
発明方法により得られたゲート・レベル回路の一部を表
わす図、第５図は論理合成手法の一般的な概念を表わす
図、第６図はゲート・レベルに展開したＡＳＩＣモジュ
ールを表わす図、第７図は従来の論理合成方法を表わす
フローチャート、第８図、第９図及び第１０図はモジュ
ールの境界条件及び最適化条件を説明するための図であ
る。 １・・・ＣＲＴ、２・・・キーボード−３・・・マウス
、４・・・ディスク、５・・・処理制御部、Ｍｌ、Ｍ２
・・・モジュール、Ｂｔ、Ｂ２．Ｂ３．Ｂ１−１．Ｂｉ
。 Ｂ ｉ＋１・・・ブロック、０１．０２・・・ドライバ
、１１゜＼七ン 耶１図 第６図 第６図 第７図
、第２図は本発明方法が設定されるエンジニアリング・
ワーク・ステーションの構成図、第３図及び第４図は本
発明方法により得られたゲート・レベル回路の一部を表
わす図、第５図は論理合成手法の一般的な概念を表わす
図、第６図はゲート・レベルに展開したＡＳＩＣモジュ
ールを表わす図、第７図は従来の論理合成方法を表わす
フローチャート、第８図、第９図及び第１０図はモジュ
ールの境界条件及び最適化条件を説明するための図であ
る。 １・・・ＣＲＴ、２・・・キーボード−３・・・マウス
、４・・・ディスク、５・・・処理制御部、Ｍｌ、Ｍ２
・・・モジュール、Ｂｔ、Ｂ２．Ｂ３．Ｂ１−１．Ｂｉ
。 Ｂ ｉ＋１・・・ブロック、０１．０２・・・ドライバ
、１１゜＼七ン 耶１図 第６図 第６図 第７図
Claims (1)
- （１）ハードウェア記述言語により機能ブロック毎に設
計されたＡＳＩＣについて、予め初期設定した境界条件
及び最適化条件を各前記機能ブロックに設定しこれらの
条件に従ってゲート・レベルに展開する論理合成方法に
おいて、 ａ）ゲート・レベルに展開された第ｉ番目（ｉ＝１、…
、ｎ；ｎは前記ＡＳＩＣ内の機能ブロックの個数）の前
記機能ブロックの入出力ポートの実際の境界条件を抽出
する手順、 ｂ）この第ｉ番目の前記機能ブロックの最適化条件を再
度設定する手順、 ｃ）この第ｉ番目の前記機能ブロックの最適化条件及び
抽出した実際の境界条件に従って再度論理合成を行いゲ
ート・レベルに展開する手順、 を第１番目の前記機能ブロックから第ｎ番目の前記機能
ブロックまで順次実行してＡＳＩＣを設計する論理合成
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2313330A JP2943317B2 (ja) | 1990-11-19 | 1990-11-19 | 論理合成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2313330A JP2943317B2 (ja) | 1990-11-19 | 1990-11-19 | 論理合成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04182874A true JPH04182874A (ja) | 1992-06-30 |
| JP2943317B2 JP2943317B2 (ja) | 1999-08-30 |
Family
ID=18039941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2313330A Expired - Lifetime JP2943317B2 (ja) | 1990-11-19 | 1990-11-19 | 論理合成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2943317B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6553557B1 (en) | 1999-11-12 | 2003-04-22 | Nec Corporation | Inter-functional-block restriction high-speed extraction method and recording medium having stored thereon an inter-functional-block restriction high-speed extraction program |
-
1990
- 1990-11-19 JP JP2313330A patent/JP2943317B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6553557B1 (en) | 1999-11-12 | 2003-04-22 | Nec Corporation | Inter-functional-block restriction high-speed extraction method and recording medium having stored thereon an inter-functional-block restriction high-speed extraction program |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2943317B2 (ja) | 1999-08-30 |
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