KR960002333B1 - 논리 집적회로 모듈 - Google Patents

논리 집적회로 모듈 Download PDF

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Abstract

내용 없음.

Description

논리 집적회로 모듈
제1도는 본 발명의 실시에 따라 구현된 논리모듈의 회로도.
제2도는 본 발명의 논리모듈의 조합부분을 이용하여 클럭(clock)신호가 떨어질때(negative edge)동작하는 플립플롭(flip-flop)을 구현할때의 입력과 출력의 연결예.
제3도는 본 발명의 변형된 논리모듈을 이용하여 가산기/감산기(adder/subtractor)를 구현한 회로도 및 입출력의 연결상태.
표1은 본 발명의 논리모듈의 조합부분을 이용하여 구현할 수 있는 조합논리기능의 예외 그때의 입력상태.
표2는 본 발명의 조합부분을 이용하여 구현할 수 있는 순서회로에 예와 그때의 입력상태.
본 발명은 디지탈 전자회로에 관한 것으로, 더 구체적으로는 사용자가 필요에 따라 논리기능을 구현하는 집적회로의 설계 및 실현에 관한 것이다.
종래의 프로그램이 가능한 논리회로는 여러가지가 있지만 그 특성이 모두 다르므로 사용자가 사용하고자 하는 목적에 따라 선택적으로 사용되고 있다.
대표적으로 프로그램이 가능한 논리회로에는 PLAs(Programmable Logic Arrays), FPLAs(Field Programmable Logic Arrays)와 FPGAs(Field Programmable Gate Arrays)등이 있다.
PLA나 FPLA는 특정한 논리기능을 구현하기 위해 프로그램이 가능한 AND평면과 고정되어 있는 OR평면으로 구성되어 있다.
이 AND평면과 OR평면의 조합은 어떤 특정한 논리기능을 구현하는데 게이트 사용률이 낮아 실리콘(Si) 면적을 많이 소모하는 단점이 있다.
또 종래의 FPGA논리모듈은 임의의 조합논리(random logic function)을 구현하는 데에는 장점이 있으나, 순서논리를 구현하는데 많은 논리모듈이 필요한 단점이 있다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위한 것으로, 본 발명에 따른 논리회로는 기존의 프로그램이 가능한 회로들의 조합논리기능에다 순서논리를 위해 많이 쓰이는 한 비트 가산기(one-bit adder)나 두 비트 비교기(two-bit comparator)등을 논리모듈의 조합부분을 이용해 구현할 수 있는 장점이 있다.
제1도는 본 발명에 따른 논리모듈의 회로도로서, 조합회로 부분과 순서회로부분으로 구성되어 있다.
논리모듈의 조합부분은 두 단으로 구성되어 있는 데, 첫번째단은 데이타 선택수단인 제1 및 제2의 2-입력멀티플렉서(26,28)를 포함한다.
제1의 2-입력멀티플렉서(26)는 두개의 입력단(22,23)과, 선택조절 입력단(27) 그리고 하나의 출력단(33)을 갖는다.
상기 2-입력멀티플렉서(26)의 두 입력단(22,23)은 제1 및 제2 의 AND게이트(12,15)의 출력단과 각각 연결된다.
상기 제1 및 상기 제2 의 AND게이트(12,15)각각은 두개의 입력단(10,11), (13,14)를 각각 갖는다.
제2의 멀티플렉서(28)는 두개의 입력단(24,25)과, 선택조절입력단(26) 및 출력단(34)을 갖는다.
상기 제2멀티플렉서(28)는 두 입력단(24,25)은 제3 및 제4 의 AND게이트(18,21) 각각의 출력단과 연결된다.
상기 제3AND게이트(18)는 두개의 데이타 입력단(16,17)을 가지며, 상기 제4AND게이트(21)도 두개의 데이타 입력단(19,20)을 갖는다.
제1 및 제2의 멀티플렉서(26,28)는 데이타 입력단 D00, D01, D02, D03로 부터 4개의 2-입력 AND게이트(12,15,18와 21)를 통해 반전된 입력 또는 반전되지 않은 입력을 받아들일 수 있는데, 이때 쓰이지 않는 입력단들 중 반전된 입력단들과 반전되지 않은 입력단들은 2-입력 AND게이트들을 인에이블(En-able)시키기 위해서 접지전원(GND)과 공급전원(VDD)에 연결된다. 제1 및 제2의 멀티플렉서(26,28)각각의 선택조절입력단(27,29)에는 두개의 입력단을 갖는 익스클루시브 오어 게이트(XORgate)(30)의 출력단과 연결된다.
제1 및 제2의 멀티플렉서(26,28)각각의 출력단(33,34)은 제3의 멀티플렉서(35)의 두 입력단에 연결된다.
또한, 상기 제3의 멀티플렉서(35)는 선택조절 입력단(36)과 출력단(46)을 가지며 이중 선택조절 입력단(36)은 제5의 AND게이트(37)의 출력단과 연결된다.
상기 제5의 AND게이트(37)는 4개의 입력단(38~41)을 갖는데, 이들 중 두개의 입력단(38,39)을 반전되지 않은 데이타 입력단이고 나머지 두개의 입력단(40,41)은 반전된 데이타 입력단 이다.
본 발명에 따른 논리모듈의 순서부분은 SET입력단(49)과 RE-SET입력단(48)과 CLOCK입력단(47) 및 프로그램이 가능한 데이타 입력단(43)을 갖는 D플립플롭(42)으로 구성된다.
플립플롭(42)의 프로그램 가능 입력단(43)은 외부로 부터 데이타 입력되는 데이타 입력단(DATA)과 직접 연결됨과 아울러 2개의 프로그램이 가능한(연결상태를 변경시킬 수 있는)스위치 소자(44,45)에 의해 제1 및 제3멀티플렉서(26,35)각각의 출력단(33,46)중 어느 하나와 연결될 수 있다.
상기 스위치 수단은 도전체와 절연체로 이루어지는 안티 퓨즈(anti-fuse)소자로 구성된다.
본 발명의 논리모듈은 순서부분이 쓰이지 않을 때에는 최대 12개의 입력에 따른 조합논리기능을 얻을 수 있다.
그 예로 표 1에는 AND, OR, NAND, NOR와 XOR의 조합논리 기능을 본 발명의 논리모듈로 구현할때 제1도 회로의 입력상태를 나타내었다.
또한 같은 논리기능을 구현하는데도 여러가지의 입력의 조합이 가능하며 그 입력의 조합의 예도 나타내었다.
표 1에서 '1'은 제1 내지 제4AND게이트(12,15,24,25)의 입력단들 중 반전된 입력단에는 VDD를 연결하고 반전되지 않은 입력단에는 GND를 연결하는 것을 의미하고, '1'은 상기한 2-입력 AND게이트들의 입력단들 중 반전된 입력단에는 GND를 연결하고 반전되지 않은 입력단에는 VDD를 연결하는 것을 의미한다.
A, B, C와 D의 입력은 2-입력 AND(12,15,24,25)의 입력단들 중 반전되지 않은 입력에 데이타 입력단(DATA)을 연결하고 반전된 입력에는 GND를 연결하는 것을 의미한다.
또한, A', B', C'과 C'의 입력은 2-입력 AND게이트들의 입력단들 중 반전된 입력단에는 데이타 입력단(DATA)을 연결하고 반전되지 않은 입력단에는 VDD를 연결하는 것을 의미한다.
제2도는 본 발명의 논리모듈의 조합부분을 이용하여 클럭신호가 하이레벨(high level)에서 로우(low)레벨로 떨어질 때 동작하는 D플립플롭(negative edge-triggered D flip-flop)을 구현하는 경우 제1도의 D플립플롭(positive edge-triggered D flip-flop)의 클럭입력단(47)에 부가적으로 구성되는 회로를 보여주고 있다.
이 부가회로는 본 발명에 따른 조합회로부분에 의해 구성될 수 있다.
제2AND게이트(15)의 입력단 13은 제1멀티플렉서(26)의 출력단(33)과 연결되고, 제3 및 제4AND게이트(18, 21)각각의 입력단 16과 19는 제3멀티플렉서(35)의 출력단과 연결된다. 4-입력 AND게이트(37)의 반전된 입력단 40(또는, 41)과 2-입력 XOR게이트(30)의 입력단 31(또는, 32)는 클럭단(CLK)과 연결된다.
4-입력 AND 논리게이트(37)의 입력단들 중 사용되지 않는 입력단은 VDD나 GND와 연결하여 상기 AND게이트(37)가 인에이블되도록 한다.
2-입력 XOR게이트(30)의 두 입력단 중 사용되지 않는 하나의 입력단을 VDD나 GND에 연결함에 따라 상기 게이트(30)의 다른 하나의 입력단으로 각각 입력되는 클럭신호가 반전되고 반전되지 않는 것이 결정되므로 제2도에서는 클럭의 신호가 떨어질 때 동작하는 D플립플롭을 얻기 위하여 사용되지 않는 입력단(즉, 클럭신호가 입력되는 단자 외의 다른 단자)(32)은 GND와 연결된다.
반면에 클럭의 신호가 올가갈 때 동작하는 D플립플롭(posit-ive edge triggered D flip flop)을 구현할 때는 상기 XOR 게이트(30)의 사용되지 않는 입력단(32)은 VDD와 연결되고, 4-입력 AND게이트(37)의 반전되지 않는 입력단들 중 어느 하나의 입력단(38 또는 39)을 클럭단(CLK)와 연결한다.
표2는 논리모듈의 조합부분을 이용하여 한 비트 가산기와 두 비트 비교기를 구현할 때의 입력상태를 나타낸 것이다.
표 2에서, A와 B는 가산하고자 하는 한 비트 데이타들이며, Ci는 CARRY IN된 데이타이고, Bi는 BORROW IN된 데이타이다. 한 비트 가산기의 경우에는 제1멀티플렉서(26)의 출력단(33)은 SUM을 출력하고, 제3멀티플렉서(35)의 출력단(46)은 CARRY를 출력한다.
두 비트 비교기의 경우에는 데이타 A1, A0와 데이타 B1, B0가 비교되어 A1=A0와 BQ=B0일 때 제3멀티플렉서(35)의 출력단에서는 TRUE가 출력되고, A1=A0와 BQ=B0이 아닐 때 제3멀티플렉서(35)의 출력단에서는 FALSE가 출력된다.
제3도는 첫번째의 제1 및 제2멀티플렉서(26,28) 각각의 선택조절 입력단(27,29)사이에 제4의 2-입력 멀티플렉서(50)를 부가한 회로이다.
이 네번째 멀티플렉서(50)를 삽입함으로써 이 논리모듈은 데이타 입력단 DO8로 입력되는 데이타 ADD/SUB신호(54)에 의해 한 비트 가산기/감산기의 기능을 수행할 수 있게 된다.
이때 입력상태는 표 2에 나타나 있으며 제1멀티플렉서(26)의 출력단(33)에서는 SUM/DIFF신호가 출력되고, 제3멀티플렉서(35)의 출력단(46)에서는 CARRY/BORROW신호가 출력된다.
[표 1]
[표 2]

Claims (7)

  1. 조합회로부분과 순서회로부분으로 구성되는 논리집적회로 모듈에 있어서 ; 상기 조합회로부분은 적어도 두개 이상의 입력단들을 각각 갖고, 각각은 하나의 반전되지 않은 입력단과 하나의 반전된 입력단을 적어도 가지며, 각각이 제1 내지 제4의 데이타신호(DO0,DO1,DO2,DO3)를 받아들여 논리곱을 수행하는 제1 내지 제4의 AND논리수단(12,15,14,25)과 ; 적어도 두개의 반전되지 않은 입력단을 갖고, 제5 및 제6의 데이타신호(DO4,DO5)를 받아들여 배타적 논리합을 수행하는 XOR논리수단(30)과 ; 선택조절입력단으로 제공되는 상기 XOR수단(30)의 출력에 따라서 상기 제1 및 상기 제2AND수단(12,15) 각각의 출력 중 어느 하나를 선택적으로 출력하는 제1의 데이타 선택수단(26)과 ; 선택조절입력단으로 제공되는 상기 XOR수단(30)의 출력에 따라서 상기 제3 및 상기 제4AND수단(18,21) 각각의 출력 중 어느 하나를 선택적으로 출력하는 제2의 데이타 선택수단(28)과 ; 선택조절입력단으로 제공되는 상기 제5AND수단(37)의 출력에 따라서 상기 제1 및 상기 제2의 데이타선택수단 각각의 출력 중 어느 하나를 선택적으로 출력하는 제3의 데이타 선택수단(35)을 포함하는 것을 특징으로 하는 논리집적회로모듈.
  2. 제1항에 있어서, 상기 순서회로부분은 적어도 하나의 데이타 입력단을 갖고, 소정의 일시적인 기간동안 외부 데이타 입력단(DATA) 또는 상기 조합회로수단으로 부터 제공되는 데이타신호를 저장하기 위한 데이타 일시 저장수단(42)을 포함하고 ; 상기 조합회로부분은 상기 제1 및 상기 제3데이타 선택수단의 출력단들 중 어느 하나와 상기 데이타 일시 저장수단의 상기 데이타 입력단을 연결하되 그 연결을 변화시키는 것이 가능한 스위치 수단(44,45)을 부가적으로 포함하는 것을 특징으로 하는 논리집적회로모듈.
  3. 제2항에 있어서, 스위치 수단은 안티 퓨즈 소자인 것을 특징으로 하는 논리집적회로모듈.
  4. 제1항에 있어서, 선택조절입력단과 반전되지 않은 입력단(56) 및 반전된 입력된(58)을 갖고, 상기 선택조절입력단(54)로 제공되는 제9의 데이타신호(DO8)에 따라서 상기 두 입력단(56,58)으로 제공되는 상기 XOR논리수단(30)의 출력 및 반전된 출력 중 어느 하나를 선택적으로 출력하여 상기 제1데이타선택수단(26)의 선택조절입력단(27)으로 제공하는 제4데이타 선택수단을 부가적으로 포함하는 것을 특징으로 하는 논리집적회로모듈.
  5. 제4항에 있어서, 상기 순서회로부분은 적어도 하나의 데이타 입력단을 갖고, 소정의 일시적인 기간동안 외부 데이타 입력단(DATA)또는 상기 조합회로수단으로 부터 제공되는 데이타신호 저장하기 위한 데이타 일시 저장수단(42)을 포함하고 ; 상기 조합회로부분은 상기 제1 및 제3의 데이타 선택수단의 출력단들 중 어느 하나와 상가 데이타 일시 저장수단의 상기 데이타 입력단을 연결하되 그 연결을 변화시키는 것이 가능한 스위치 수단(44,45)을 부가적으로 포함하는 것을 특징으로 하는 논리집적회로모듈.
  6. 제2항 또는 제5항에 있어서, 상기 데이타 일시 저장수단은 플립플롭과 래치 중 어느 하나인 것을 특징으로 하는 논리집적회로모듈.
  7. 제5항에 있어서, 스위치 수단은 안티 퓨즈 소자인 것을 특징으로 하는 논리집적회로모듈.
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