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TECHNISCHES GEBIET
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Die vorliegende Erfindung betrifft eine Vorrichtung umfassend logische Elemente. Insbesondere betrifft die vorliegende Erfindung eine Zertifizierung der Echtheit der Vorrichtung.
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STAND DER TECHNIK
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Die Zertifizierung der Echtheit einer technischen Vorrichtung, beispielsweise ein Speicherbaustein, ein Prozessor oder ein Field-Programmable Gate Array (FPGA), ist in vielen Anwendungen von Interesse. Durch die Zertifizierung kann sichergestellt werden, dass mit einer konkreten technischen Vorrichtung (derselben Vorrichtung) und nicht mit einem Replikat bzw. einer Fälschung (einer gleichen Vorrichtung) interagiert wird.
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Eine Möglichkeit, Echtheit zu zertifizieren, besteht in physikalisch nichtnachbildbaren Funktionen.
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Da die Herstellung jeder Vorrichtung stets geringfügigen, nicht kontrollierbaren Variationen unterworfen ist, unterscheiden sich auch zwei nach demselben Verfahren hergestellte Vorrichtungen in physikalischen Eigenschaften, die für jede der Vorrichtungen eine Art Fingerabdruck definieren. Diese physikalischen Eigenschaften werden auch als physikalisch nichtnachbildbare Funktionen bezeichnet. Beispielsweise unterscheiden sich baugleiche Transistoren durch inhärente physikalische Variationen wie etwa die Lage und Konzentration der Dotierungsatome. Dadurch entstehen auch minimale Unterschiede in abstrakteren technischen Parametern wie beispielsweise der Schaltgeschwindigkeit eines Transistors oder Logikgatters. Diese Variationen sind aufgrund oben erwähnter (zufallsbehafteter) Produktionsprozesse nicht vollständig kontrollierbar und somit auch nicht vollständig reproduzierbar.
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Beispiele physikalisch nichtnachbildbarer Funktionen sind Signallaufzeiten in Abhängigkeit von einer Konfigurationseingabe und die Frequenzverhältnisse von auf der Vorrichtung implementierten Oszillatoren.
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OFFENBARUNG DER ERFINDUNG
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Die vorliegende Erfindung befasst sich mit der Aufgabe, eine Vorrichtung anzugeben, deren Echtheit besonders einfach zertifiziert werden kann.
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Erfindungsgemäß wird daher eine Vorrichtung gemäß Anspruch 1 vorgeschlagen. Bevorzugte Ausführungsformen sind in den abhängigen Ansprüchen angegeben.
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Die Vorrichtung umfasst logische Elements, von denen mindestens zwei zu einem Schaltelement verschaltet sind, wobei ein Antwortverhalten eines Ausgangssignals des Schaltelements auf zumindest einen Zustandsübergang theoretisch unvorhersagbar ist.
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Die Vorrichtung ist dadurch gekennzeichnet, dass durch ein tatsächliches Antwortverhalten des Ausgangssignals auf den zumindest einen Zustandsübergang eine physikalisch nichtnachbildbare Funktion für eine Zertifizierung der Echtheit der Vorrichtung definiert ist.
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In einer bevorzugten Ausführungsform sind die logischen Elemente des Schaltelements bezüglich eines weiteren logischen Elements, von dem ein Kontrolldraht, über den ein Zustandsübergangssignal an die logischen Elements des Schaltelements geliefert werden kann, ausgeht, symmetrisch angeordnet.
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Die symmetrische Anordnung ist der theoretischen Unvorhersagbarkeit zuträglich.
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Die logischen Elements des Schaltelements können so bezüglich des weiteren logischen Elements angeordnet sein, dass eine Zeitdifferenz, mit der das Zustandsübergangssignal eines der logischen Elemente gegenüber einem anderen der logischen Elements früher oder später erreicht, geringstmöglich ist.
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Dies ist eine einfach realisierbare symmetrische Anordnung.
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Die logischen Elements der Vorrichtung können in Reihen und Spalten angeordnet sein und genau zwei logische Elemente können zu einem Schaltelement verschaltet sein, die dann entweder in einer selben Spalte und unterschiedlichen Reihen oder in einer selben Reihe und unterschiedlichen Spalten angeordnet sein können, wobei sich dann zwischen den unterschiedlichen Reihen bzw. Spalten mindestens eine weitere Reihe bzw. mindestens eine weitere Spalte befinden kann.
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Es ist auch möglich, dass jeweils genau die zwei logischen Elemente zu einem Schaltelement verschaltet sein können, die je durch eine Anzahl Spalten und eine Anzahl Reihen von dem weiteren logischen Element beabstandet sind, wobei die Summen der Anzahl Spalten und der Anzahl Reihen der miteinander verschalteten logischen Elemente gleich sind. Insbesondere können die Anzahlen Spalten der miteinander verschalteten logischen Elemente gleich sein und die Anzahlen Reihen der miteinander verschalteten logischen Elemente können gleich sein.
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Diese Formen der Anordnung bewirken besonders signifikante physikalisch nichtnachbildbare Funktionen.
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Das weitere logische Element kann sich in einer von den unterschiedlichen Reihen gleichweit beabstandeten mittleren Reihe bzw. in einer von den unterschiedlichen Spalten gleichweit beabstandeten mittleren Spalte befinden.
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So wird die symmetrische Anordnung sichergestellt.
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Weitere von der Vorrichtung umfasste logische Elemente können zu weiteren Schaltelementen verschaltet sein, wobei dann durch das tatsächliche Antwortverhalten von Ausgangssignalen der weiteren Schaltelemente auf den zumindest einen Zustandsübergang weitere physikalisch nichtnachbildbare Funktionen für die Zertifizierung der Echtheit definiert sein können.
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Die Vorrichtung kann weiterhin einen Soft-Core Prozessor umfassen, der eine Schnittstelle zwischen der physikalisch nichtnachbildbaren Funktion und einem Host-Computer bereitstellt.
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Der Soft-Core Prozessor kann auf einen kleinen Fußabdruck hin optimiert sein und/oder kann keine Verzweigungsvorhersage (branch prediction), keinen zusätzlichen Pufferspeicher (Cache) oder keinen Vervielfacher (Multiplier) umfassen.
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Das tatsächliche Antwortverhalten kann in „stabile Nullantwort”, „stabile Einsantwort” und „unstabile Antwort” klassifiziert sein.
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Das Schaltelement kann ein Flipflop sein.
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ZEICHNUNGEN
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Ausführungsbeispiele der Erfindung werden anhand der Zeichnungen und der nachfolgenden Beschreibung näher erläutert. Es zeigen, schematisch:
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1 ein Schaltelement, wie es in einem Ausführungsbeispiel der erfindungsgemäßen Vorrichtung Verwendung finden kann,
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2 ein Ausführungsbeispiel der erfindungsgemäßen Vorrichtung,
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3 Messergebnisse von 1000 theoretisch unvorhersagbaren Zustandsübergängen einer ersten erfindungsgemäßen Vorrichtung,
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4 Messergebnisse von 100000 theoretisch unvorhersagbaren Zustandsübergängen der ersten erfindungsgemäßen Vorrichtung, und
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5 die Messergebnisse aus 4 überlagert mit Messergebnissen von 100000 theoretisch unvorhersagbaren Zustandsübergängen einer zweiten, mit der ersten erfindungsgemäßen Vorrichtung baugleichen (hardware-identischen) Vorrichtung.
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AUSFÜRUNGSFORMEN DER ERFINDUNG
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1 zeigt ein aus zwei logischen Elementen 100 zusammengesetztes Schaltelement 200 (Schaltwerk). Die logischen Elemente 100 weisen je zwei Eingänge 111, 112, und einem Ausgang 121 auf. Dabei ist jeweils der Ausgang 121 des einen logischen Elements 100 mit einem der Eingänge 112 des anderen logischen Elements 100 verschaltet. Die jeweils anderen Eingänge 111 der logischen Elemente 100 sind mit einem Schaltelementeingang 210 des Schaltelements 200 verschaltet und damit mit einander verschaltet.
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im gezeigten Beispiel sind die logischen Elemente
100 NOR-Gatter, die genau dann am Ausgang
121 ein Signal ausgeben, wenn an keinen der Eingänge
111,
112 ein Signal anliegt.
1 zeigt also ein RS-Flipflop (RS-Latch). Die Eingänge eines RS-Flipflops werden auch als R und S bezeichnet, Q und
Q sind die Bezeichnungen der Ausgänge, sie entsprechen den Ausgängen der verschalteten logischen Elemente
100. RS-Latches haben folgende Wahrheitswert Tabelle:
| S | R | Q | Q | Beschreibung |
| 0 | 0 | Q' | Q ' | Speichern |
| 0 | 1 | 0 | 1 | Setzen |
| 1 | 0 | 1 | 0 | Rücksetzen |
| 1 | 1 | 1 | 1 | Ungültig |
Tabelle 1
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RS-Latches besitzen also einen Zustand, der in der Regel als ”Ungültig” bezeichnet. Ein weiterer Zustand dieser Latches wird als ”Speichern” bezeichnet, da ein vorher hineingeschriebener Wert erhalten bleibt. Aus RS-Latches lassen sich daher Arbeitsspeicher (RAM) bilden.
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Der Zustandsübergang von ”Ungültig” zu ”Speichern” ist in gewisser Weise randomisiert, so dass ein Signal am Ausgang des RS-Latches häufig nicht vorhersagbar ist: Unter anderem hängt das tatsächlich am Ausgang anliegende Signal von technischen Parametern wie der Schaltgeschwindigkeit der verwendeten Transistoren, der benötigten Leitungslängen sowie den charakteristischen Eigenschaften der Leitungstreiber ab. Mit anderen Worten, erfolgt der Zustandsübergang von „Ungültig” zu „Speichern” durch eine quasi-gleichzeitige Änderung der Signale „S” und „R”, so ist das Ausgangsignal „Q” derart randomisiert, das der endgültige Signalpegel nicht vorhersagbar ist.
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Die vorliegende Erfindung baut auf diesem, zumindest teilweise nicht vorhersagbaren Verhalten auf. In einer beispielhaften Ausführungsform werden eine Zahl n, beispielsweise n = 256, von RS-Latches auf einem Gerät konfiguriert. Dann werden alle diese Latches vom Zustand ”Ungültig” direkt in den Zustand ”Speichern” überführt. Nach einer kurzen Relaxationszeit besteht der sich ergebende Zustand aus n Bits. Jedes dieser Bits kann den Wert ”0” oder ”1” haben.
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Dieser Zustand lässt sich auf ein und demselben Gerät nahezu vollständig reproduzieren, wohingegen sich diese Zustände von Gerät zu baugleichem Gerät (beispielsweise Field-Programmable Gate Arrays) deutlich voneinander unterscheiden. Insofern lasst sich dieser Zustand direkt oder als Grundlage eines gerätespezifischen Fingerabdrucks verwenden.
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Liegt also am Schaltelementeingang 210 ein EINS-Signal an, so wird das Ausgangssignal des Schaltelements 200 theoretisch unvorhersagbar, wenn ein Wechsel zu einem NULL-Signal am Schaltelementeingang 210 erfolgt. Das sich tatsächlich einstellende Ausgangssignal hängt von den individuellen physikalischen Eigenschaften des Elements ab, die sich aus nicht kontrollierbaren Schwankungen im Herstellungsprozess in der Herstellung für jedes Element ergeben.
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Es ist auch möglich, anstelle von NOR-Gattern NAND-Gatter oder andere Arten logischer Elemente zu verwenden, sofern sich je mindestens zwei logische Elemente zu einem Schaltelement verschalten lassen, dessen Antwortverhalten im Ausgangssignal auf zumindest einen Zustandsübergang theoretisch unvorhersagbar ist. Insbesondere ist eine Verschaltung von logischen Elementen unterschiedlichen Typs möglich.
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2 zeigt ein Ausführungsbeispiel der erfindungsgemäßen Vorrichtung 400. Die Vorrichtung 400 umfasst in Reihen und Spalten angeordnete logische Elemente. Zwei Gruppen A, B logischer Elemente befinden sich in gegenüberliegenden äußersten Spalten.
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Jedes logisches Element aus Gruppe A ist je mit einem logischen Element aus der Gruppe B zu einem Schaltelement verschaltet. Dabei sind beispielsweise immer logische Elements aus derselben Reihe mit einander verschaltet.
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Die Eingänge der logischen Elements in den Gruppen A und B sind alle mit einem weiteren logischen Element 100' in einer Mittelspalte der Vorrichtung 400 verschaltet. Die Ausgänge der logischen Elemente in den Gruppen A und B sind mit einem Soft-Core 300 verschaltet, der eine Schnittstelle zu einem Computer bereitstellt. Über die Schnittstelle lässt sich das tatsächliche Antwortverhalten der Ausgangssignale der Schaltelemente auf einen theoretisch unvorhersagbaren Zustandsübergang für eine Auswertung auslesen.
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Ein Beispiel für einen Soft-Core ist Nios II, eine 32-bit embedded Prozessor Architektur, die für die Altera Familie von FPGAs entworfen wurde. Nios II ist für die Implementierung einer Vielfalt von Rechneranwendungen geeignet, beispielsweise digitale Signalprozessoren oder Systemkontrolle. Ein anderes Soft-Core-beispiel ist MicroBlaze für die Xilinx Familie von FPGAs.
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In einem Ausführungsbeispiels eines Verfahrens im Rahmen der Erfindung werden folgende Schritte ausgeführt:
- 1. Zurücksetzen der Schaltelemente durch ein Eingangssignal am jeweiligen Eingang der Schaltelemente, welches die Schaltelemente den Zustand „Ungültig” überführt.
- 2. Änderung des Eingangssignals am jeweiligen Eingang der Schaltelemente, welches die Schaltelemente in den Zustand „Speichern” überführt, und Abwarten einer Relaxationszeit, z. B. 300 Zyklen (clock cycles). Die Schaltelemente nehmen in der Relaxationszeit einen stabilen Zustand an.
- 3. Auslesen der Ausgänge der Schaltelemente. Dabei kann durch Vergleich der Ausgänge eines Schaltelements miteinander festgestellt werde, ob das Schaltelement schon einen stabilen Zustand erreicht hat, da dann Q = not Q.
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Die 3 bis 5 zeigen Ergebnisse von 1000 bzw. 100.000 Einzelmessungen. In 3 und 4 werden Einzelmessungen für ein und dasselbe CycloneIV FPGA mit 265 RS-Latches dargestellt. 5 vergleicht Messungen für zwei unterschiedliche CycloneIV FPGA mit 265 RS-Latches. Erkennbar sind die unterschiedlichen CycloneIV FPGA anhand der Messungen unterscheidbar.
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Eine Unterscheidung zweier gleicher Vorrichtungen kann beispielsweise anhand von einem Vektor, der für jede der Vorrichtungen anhand von wiederholten Messungen bestimmt wird, vorgenommen werden. Jedes Bit des Vektors entspricht einem Schaltelement. Beispielsweise werden Bits des Vektors, die Schaltelementen entsprechen, die in den Messungen stets ein Signal am Ausgang aufgewiesen haben, gleich EINS gesetzt. Bits des Vektors, die Schaltelementen entsprechend, die in den Messungen stets kein Signal am Ausgang aufgewiesen haben, werden gleich NULL gesetzt. Und Bits, die Schaltelementen entsprechend, die in den Messungen manchmal ein und manchmal kein Signal am Ausgang aufgewiesen haben, werden gleich X gesetzt. Unterscheiden sich zwei Vektoren nun mindestens in einer Mindestmenge von Bits, beispielsweise 10% der Bits, so können die Vektoren als unterschiedlich klassifiziert werden. Entsprechend kann geschlossen werden, dass die Messungen für die beiden Vektoren nicht an derselben Vorrichtung durchgeführt wurden. Es kann auch anhand der Anzahl unterschiedlicher Bits eine Wahrscheinlichkeit dafür bestimmt werden, dass die Vektoren aus Messungen an derselben Vorrichtung bzw. aus Messungen an zwei gleichen Vorrichtungen stammen.
