DE102010006383B4

DE102010006383B4 - Elektronische Schaltungsanordnung zum Verarbeiten von binären Eingabewerten

Info

Publication number: DE102010006383B4
Application number: DE201010006383
Authority: DE
Inventors: Prof. Dr. Gössel Michael; Michael Augustin; Prof. Dr. Kraemer Rolf
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2010-01-29
Filing date: 2010-01-29
Publication date: 2015-03-26
Anticipated expiration: 2030-01-30
Also published as: DE102010006383A1; US8884643B2; CN103210588B; WO2011091795A3; CN103210588A; WO2011091795A2; US20130002288A1

Abstract

Elektronische Schaltungsanordnung zum Verarbeiten von binären Eingabewerten x ∈ X der Wortbreite n (n > 1), mit: – einer ersten kombinatorischen Schaltungskomponente (31; 41; 61; 71; 81; 91), die konfiguriert ist, die binären Eingabewerte x zu einem ersten binären Ausgabewert mit der Wortbreite a1(a1 ≥ 1) zu verarbeiten und am Ausgang der ersten kombinatorischen Schaltungskomponente (31; 41; 61; 71; 81; 91), welcher mit einer Anzahl A1(A1> 1) binärer Ausgänge gebildet ist, bereitzustellen, wobei gilt: A1 ≥ a1, – einer zweiten kombinatorischen Schaltungskomponente (32; 42; 62; 74; 82; 92), die konfiguriert ist, die binären Eingabewerte x zu einem zweiten binären Ausgabewert zu verarbeiten, – einer dritten kombinatorischen Schaltungskomponente (33; 43; 63; 75; 83; 93), die konfiguriert ist, die binären Eingabewerte x zu einem dritten binären Ausgabewert zu verarbeiten, und – einem Mehrheitsvoterelement (34; 49; 64; 76; 84; 94), dessen Eingang zum Empfang des jeweiligen binären Ausgabewertes mit dem Ausgang der ersten, der zweiten und der dritten kombinatorischen Schaltungskomponente (31, 32, 33; 41, 42, 43; 61, 62, 63; 71, 74, 75; 81, 82, 83; 91, 92, 93) verbunden ist und welches konfiguriert ist, in Abhängigkeit von den empfangenen binären Ausgabewerten an seinem Ausgang ein Mehrheitssignal bereitzustellen, wobei die zweite und die dritte kombinatorische Schaltungskomponente (32, 33; 42, 43; 62, 63; 74, 75; 82, 83; 92, 93) den folgenden Merkmalen entsprechend ausgelegt sind: – im fehlerfreien Fall sind für alle binären Eingabewerteder zweite binäre Ausgabewert der zweiten kombinatorischen Schaltungskomponente (32; 42; 62; 74; 82; 92) und der dritte binäre Ausgabewert der dritten ...

Description

Die Erfindung liegt auf dem Gebiet der Fehlerkorrektur in einer elektronischen Schaltung.
Hintergrund der Erfindung
Der Integrationsgrad elektronischer Schaltungen nimmt seit vielen Jahren zu. Die Dimension der Schaltungselemente, etwa der Transistoren, die Abmessungen der Verbindungsstrukturen, die Stromstärken und Spannungswerte nehmen stark ab. Damit verbunden ist eine Zunahme der Häufigkeit von Fehlern.
Es ist bekannt, Schaltungen oder Teile einer Schaltung durch Schaltungsverdreifachung gegen eine Vielzahl von Fehlern fehlertolerant zu machen. Eine Schaltung S wird in drei Schaltungen S₁, S₂ und S₃ verdreifacht, die funktionell gleich der Schaltung S sind. Die Ausgänge der Schaltungen S₁, S₂ und S₃ werden in einen Voter V geführt, der eine Mehrheitsentscheidung durchführt. Eine Systemverdreifachung, die auch als TMR bezeichnet wird, ist beispielsweise in Barry W. Johnson, „Design and Analysis of Fault Tolerant Digital Systems”, Addison Wesley Publ. Corp. Reading, Ma., 1989, S. 51–53 und US 6,963,217 B2 beschrieben. Ein beliebiger Fehler in einem der drei Teilsysteme S₁, S₂, S₃, der sich bei einem beliebigen Eingabewert auf den Ausgang einer der Schaltungen S₁, S₂, oder S₃ auswirkt, wird von einem TMR-System toleriert.
In praktischen Anwendungen ist es zum Teil lediglich erforderlich, dass sich das fehlertolerante System nur bei der Eingabe ganz bestimmter Werte besonders zuverlässig verhält, während für andere Eingabewerte eine so hohe Zuverlässigkeit der Ausgabewerte nicht benötigt wird. So sollte etwa eine Schaltung zum Auslösen eines Airbags in Automobilen mit ganz besonders hoher Zuverlässigkeit die Steuersignale zum Auslösen des Airbags beim Eingeben des entsprechenden Auslösesignals erzeugen, während für die Erzeugung der Steuersignale zum Öffnen und Schließen der Zentralverriegelung die hohe Zuverlässigkeitsanforderung nicht zu stellen wäre.
Nachteilig bei der bekannten Systemverdreifachung mit Voter ist der große Hardware-Aufwand und der mehr als verdreifachte Stromverbrauch im Vergleich zum Originalsystem und dass eine von Anfang an unterschiedliche Zuverlässigkeitsforderung für unterschiedliche Eingabewerte nicht erfolgen kann.
Das Dokument „Su et al., „An overview of fault-tolerant digital system architecture”, Proceedings of the June 13–16, 1977, national computer conference (AFIPS '77), ACM, New York, NY, USA, S. 19–26” beschreibt einen Überblick zu bekannten Techniken von Fehlertoleranzen in digitalen Systemen.
Zusammenfassung der Erfindung
Aufgabe der Erfindung ist es, eine verbesserte elektronische Schaltungsanordnung mit mehreren kombinatorischen Schaltungsanordnungen zum fehlertoleranten Verarbeiten binärer Eingabewerte anzugeben, die mit vermindertem Aufwand realisierbar ist.
Diese Aufgabe wird erfindungsgemäß durch eine elektronische Schaltungsanordnung zum Verarbeiten von binären Eingabewerten nach dem unabhängigen Anspruch 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand von abhängigen Unteransprüchen.
Aufgrund der gebildeten Fehlertoleranz für Eingabewerte aus einer nichtleeren echten Teilmenge X₁ aller Eingabewerte X und der Nicht-Fehlertoleranz für Eingabewerte aus einer weiteren nichtleeren Teilmenge X₂ aller Eingabewerte X kann der Aufwand für die Realisierung der Schaltungsanordnung gegenüber der bekannten Systemverdreifachung und dem Mehrheitsentscheid vermindert werden. Hierbei ist es vorteilhaft, dass die Teilmenge X₁ der Eingabewerte, für die die Schaltungsanordnung fehlertolerant ist, so festgelegt werden kann, dass alle erforderlichen Anforderungen an die Fehlertoleranz der Schaltungsanordnung erfüllt werden. Ein unnötig großer Hardwareaufwand wird vermieden, da der Realisierungsaufwand an die erforderliche Fehlertoleranz anpassbar ist.
Bei einer vorteilhaften Ausgestaltung der Erfindung kann vorgesehen sein, dass die zweite kombinatorische Schaltungskomponente konfiguriert ist, die binären Eingabewerte x zu verarbeiten, derart, dass der zweite binäre Ausgabewert gleich dem ersten binären Ausgabewert ist.
Ein Ausführungsbeispiel der Erfindung sieht weitere kombinatorische Schaltungskomponenten vor, die jeweils konfiguriert sind, die binären Eingabewerte x zu dem ersten binären Ausgabewert zu verarbeiten, und deren Ausgang jeweils mit einem Eingang des Mehrheitsvoterelementes verbunden ist. Sind beispielsweise zwei weitere Schaltungskomponenten vorhanden, die binäre Eingabewerte in die ersten binären Ausgabewerte verarbeiten, so ist die Fehlertoleranz für Eingabewerte aus der Teilmenge X₁ gleich der Fehlertoleranz eines verfünffachten Systems mit Mehrheitsentscheid, ohne dass der Hardwareaufwand für ein verfünffachtes System mit Mehrheitsentscheid erforderlich ist.
Eine Fortbildung der Erfindung kann weitere Mehrheitsvoterelemente vorsehen, deren Eingang zum Empfang des jeweiligen binären Ausgabewertes mit dem Ausgang aller kombinatorischen Schaltungskomponenten verbunden ist und welche jeweils konfiguriert sind, in Abhängigkeit von den empfangenen binären Ausgabewerten an ihrem Ausgang ein Mehrheitssignal bereitzustellen. In einer Ausgestaltung sind genau zwei weitere Mehrheitsvoterelemente gebildet. Diese Ausgestaltung ermöglicht es, auch Fehler in einem Voterelement zu tolerieren.
Bei einer bevorzugten Ausführungsform der Erfindung kann vorgesehen sein, dass der jeweilige Eingang aller kombinatorischen Schaltungskomponenten mit einem Ausgang einer vorgeschalteten Schaltungskomponente verbunden ist, wobei die vorgeschaltete Schaltungskomponente konfiguriert ist, binäre Eingabewerte u ∊ U zu binären Ausgabewerten W, welche zumindest teilweise von den binären Eingabewerten x ∊ X verschieden sind, zu verarbeiten, wobei gilt: X₁ ⊂ W. Werden bestimmte Eingabewerte der kombinatorischen Schaltungskomponenten mittels einer vorgeschalteten Schaltung als Ausgabewerte nicht erzeugt, so kann von der vorgesehenen Schaltungsanordnung die Fehlertoleranz nur für die tatsächlich vorhandenen Eingabewerte oder für eine Teilmenge dieser Eingabewerte realisiert werden. Die als Ausgabewerte der vorgeschalteten Schaltung nicht auftretenden Werte brauchen nicht der Menge X₁ zugerechnet werden, für die eine Fehlertoleranz erforderlich ist, wodurch sich der Aufwand für eine Realisierung reduzieren lässt, ohne dass Einbußen an Fehlertoleranz auftreten.
Bei einer vorteilhaften Ausgestaltung der Erfindung sind eine weitere kombinatorische Schaltungskomponente, die konfiguriert ist, die binären Eingabewerte x zu binären Steuersignalen zu verarbeiten, und ein Multiplexerelement vorgesehen, wobei

– der Ausgang der weiteren kombinatorischen Schaltungskomponente, welcher die binären Steuersignale trägt, mit dem Steuereingang des Multiplexerelementes verbunden ist,
– ein erster Dateneingang des Multiplexerelementes mit dem Ausgang der ersten kombinatorischen Schaltungskomponente verbunden ist, und
– ein zweiter Dateneingang des Multiplexerelementes mit dem Ausgang des Mehrheitsvoterelementes verbunden ist.

In dieser Ausgestaltung werden Einzelfehler der Schaltungskomponenten besonders vorteilhaft toleriert.
Eine zweckmäßige Fortbildung der Erfindung kann vorsehen, dass die binären Eingabewerte der echten nicht leeren Teilmenge X₁ eine Teilmenge von binären Eingabewerten bilden, sodass für eine Menge Φ von Fehlern φ₁, ..., φ_k, die in der ersten kombinatorischen Schaltungskomponente auftreten, gilt: S(x) ≠ S(φ, x) für x ∊ X₁, wobei S(φ, x) der binäre Ausgabewert der ersten kombinatorischen Schaltungskomponente ist, wenn der Fehler φ ∊ Φ vorliegt und der binäre Eingabewert x eingegeben wird. Das System lässt sich so in kritischen Bereichen gegen bestimmte Fehler absichern.
Ein Ausführungsbeispiel der Erfindung sieht vor, dass X₂ = (X\X₁) ist.
Bei einer vorteilhaften Ausgestaltung der Erfindung ist vorgesehen, dass der binäre Ausgabewert der zweiten kombinatorischen Schaltungskomponente 1 ist und der binäre Ausgabewert der dritten kombinatorischen Schaltungskomponente 0 ist für die binären Eingabewerte aus der weiteren nicht leeren Teilmenge X₂.
Beschreibung bevorzugter Ausführungsbeispiele der Erfindung
Die Erfindung wird im Folgenden anhand von bevorzugten Ausführungsbeispielen unter Bezugnahme auf Figuren der Zeichnung näher erläutert. Hierbei zeigen:
1 eine schematische Darstellung einer bekannten kombinatorischen Schaltung,
2 eine schematische Darstellung einer bekannten kombinatorischen Schaltung mit einer Verdreifachung,
3 eine schematische Darstellung einer kombinatorischen Schaltung nach einem Ausführungsbeispiel,
4 eine schematische Darstellung einer kombinatorischen Schaltung nach dem Ausführungsbeispiel in 3 mit einer beispielhaften Schaltungsimplementierung,
5 eine schematische Darstellung einer kombinatorischen Schaltung nach einem weiteren Ausführungsbeispiel,
6 eine schematische Darstellung einer kombinatorischen Schaltung nach einem Ausführungsbeispiel mit einer zusätzlichen Schaltung zur Erzeugung eines Steuersignals und einem Multiplexerelement,
7 eine schematische Darstellung einer kombinatorischen Schaltung nach einem Ausführungsbeispiel mit weiteren kombinatorischen Schaltungskomponenten,
8 eine schematische Darstellung einer kombinatorischen Schaltung nach einem Ausführungsbeispiel mit mehreren Voterelementen,
9 eine schematische Darstellung einer kombinatorischen Schaltung nach einem Ausführungsbeispiel mit einem vorgeschalteten Schaltungselement und
10 eine schematische Darstellung einer weiteren kombinatorischen Schaltung.
1 zeigt eine bekannte kombinatorische Schaltung S 11, die bei Eingabe eines Eingabewertes x aus einer Eingabemenge X einen Wert y = S(x) ausgibt, sodass die Schaltung S 11 die Funktion S(x) realisiert. Die Wortbreite des Eingangs von S 11 ist m und n ist die Wortbreite des Ausgangs. Dabei ist m > 1 und n ≥ 1.
In 2 ist dargestellt, wie nach dem Stand der Technik von S 11 mit m > 1 und n ≥ 1 durch Systemverdreifachung und einen Voter ein fehlertolerantes, sogenanntes TMR (Triple Modular Redundancy) System realisiert werden kann.
Die kombinatorische Schaltung S 11 von 1 ist in 3 kombinatorische Schaltungen S₁ 21, S₂ 22, S₃ 23 verdreifacht worden. Die verdreifachten Schaltungen S₁ 21, S₂ 22 und S₃ 23 realisieren die Funktionen y₁ = S₁(x), y₂ = S₂(x) und y₃ = S₃(x), die jeweils gleich der Funktion y = S(x) sind. Es gilt also für alle x ∈ X, dass S₁(x) = S₂(x) = S₃(x) = S(x) ist. Die n-Bit breiten Ausgänge der Schaltungen S₁ 21, S₂ 22 und S₃ 23 sind in drei n-Bit breite Eingänge eines Voters V 24 geführt, der an seinem Ausgang das n-Bit breite Signal y ausgibt. Für jedes Bit seiner n-Bit breiten Eingänge gibt der Voter den Wert aus, der am häufigsten auftritt. Sind y₁ = (y 1 / 1 , ..., y n / 1 ), y₂ = (y 1 / 2 , ..., y n / 2 ), y₃ = (y 1 / 3 , ..., y n / 3 ), y = (y¹, ..., yⁿ), dann ist für i = 1, ..., n der Wert von yⁱ zu yⁱ = (y i / 1 ∧ y i / 2 ) ∨ (y i / 1 ∧ y i / 3 ) ∨ (y i / 2 ∧ y i / 3 ) bestimmt. Voter mit 3 oder mehr Eingängen sind dem Fachmann bekannt.
3 zeigt eine kombinatorische Schaltung mit einer vorgegebenen Menge X ihrer möglichen Eingabewerte, die für eine echte Teilmenge X₁ ⊂ X ihrer Eingabewerte fehlertolerant ist und deren Realisierungsaufwand geringer als eine TMR-Realisierung ist. Im Unterschied zu einer TMR-Realisierung nach dem Stand der Technik, wie etwa in 2 beschrieben, bei der die kombinatorische Schaltung S 11 durch drei funktional gleiche Schaltungen S₁ 21, S₂ 22, S₃ 23 ersetzt wird, ist in der erfindungsgemäßen Schaltung von 3 die kombinatorische Schaltung S 11 von 1 durch die drei Schaltungen S₁ 31, s₂ 32 und s₃ 33 ersetzt, die nicht alle funktional gleich sind. Die Schaltungen S₁ 31, s₂ 32 und s₃ 33 werden auch als die erste, die zweite und die dritte kombinatorische Schaltungskomponente der erfindungsgemäßen Schaltungsanordnung von 3 bezeichnet. Dabei ist A₁ mit A₁ = n die Anzahl der binären Ausgänge der ersten Schaltungskomponente und a₁ die Anzahl der binären Ausgänge der zweiten und dritten Schaltungskomponente, wobei a₁ ≤ A₁ ist. Um das Prinzip der Erfindung möglichst verständlich darstellen zu können, wird in 3 vorausgesetzt, dass sowohl S₁ 31 als auch s₂ 32 und s₃ 33 nur einen binären Ausgang haben, sodass die Ausgangswortbreite a₁ gleich 1 ist. Die Schaltung S₁ 31 realisiert die gleiche Funktion y = S₁(x) = S(x) wie die Schaltung S 11. Die Schaltungen s₂ 32 und s₃ 33 realisieren die Funktionen y₂ = s₂(x) und y₃ = s₃(x), wobei für x ∈ X₁ gilt: s₂(x) = s₃(x) = S₁(x).
Somit gilt: Ist der Eingabewert x aus der echten Teilmenge X₁ von X, dann geben im fehlerfreien Fall S₁ 31, s₂ 32 und s₃ 33 jeweils die gleichen Werte aus. Für x ∈ (X\X₁) ist mindestens einer der von s₂ 32 oder von s₃ 33 ausgegebenen Werte s₂(x) oder s₃(x) gleich S₁(x), was formal durch (s₂(x) = S₁(x)) ∨ (s₃(x) = S₁(x)) für x ∈ (X\X₁) beschrieben wird. Dabei gibt es eine nichtleere Teilmenge X₂ ⊆ (X\X₁) von X\X₁ für die s₂(x) ≠ s₃(x) für x ∈ X₂ ist und für x ∈ X₂ sind nur zwei und nicht alle drei der Werte S₁(x), s₂(x) und s₃(x) gleich. Für die Eingabewerte x mit x ∈ X₁ gilt, wie schon ausgeführt, S₁(x) = s₂(x) = s₃(x).
Für x ∈ X₁ hat die Schaltungsanordnung von 3 die gleichen Fehlertoleranzeigenschaften wie die Schaltungsanordnung von 2, während die Schaltungsanordnung von 3 für x ∈ X₂ nicht fehlertolerant ist. Dadurch, dass die Fehlertoleranz nur für bestimmte Eingabewerte und nicht für alle x ∈ X gefordert ist, lassen sich die Fehlertoleranzeigenschaften genau an die Erfordernisse anpassen und der Schaltungsaufwand für die Schaltungsanordnung nach 3 ist gegenüber dem Schaltungsaufwand von 2 überraschenderweise oftmals erheblich vermindert, was vorteilhaft ist.
In Tabelle 1 ist die Wahrheitstafel einer Booleschen Funktion S₁(x) = S₁(x₁, x₂, x₃) dargestellt, die durch eine fehlertolerante Schaltungsanordnung nach 3 realisiert werden soll. y = S₁(x), x₁, x₂ und x₃ sind binäre Variablen. Tabelle 1

x₁ x₂ x₃ S₁(x) X₁

0 0 0 0 +

0 0 1 1 +

0 1 0 0

0 1 1 1 +

1 0 0 1

1 0 1 0

1 1 0 1

1 1 1 1

Die Menge aller möglichen Eingabewerte der Schaltung ist X = {000, 001, 010, 011, 100, 101, 110, 111}. Die Menge der Eingabewerte X₁, für die die Schaltung S fehlertolerant ist, ist X₁ = {000, 001, 011}. Eine mögliche Darstellung der Booleschen Funktion S₁(x) ist beispielsweise

S₁(x) = (x₁ ⊕ x₃) ∨ (x₁ ∧ x₂ ∧ x₃) (1.1)

wobei ⊕ die XOR- oder Antivalenzoperation, ∨ die OR-Operation (Disjunktion) und ∧ die AND-Operation (Konjunktion) bezeichnen. Gleichung (1.1) wird am einfachsten durch Einsetzen aller 8 Werte für (x₁x₂x₃) ∈ X geprüft. Die Belegungen 000, 001 und 011, die zu X₁ gehören, sind in Tabelle 1 mit + in der Spalte markiert, die mit X₁ überschrieben ist. In Tabelle 2 sind zusätzlich zu den Werten der Funktion S₁(x) von Tabelle 1 auch die Werte der Funktionen s₂(x) und s₃(x) eingetragen, die von den Schaltungen s₂ und s₃ realisiert werden. Tabelle 2

x₁	x₂	x₃	S₁(x)	X₁	s₂(x)	s₃(x)	X\X₁	X₂
0	0	0	0	+	0	0
0	0	1	1	+	1	1
0	1	0	0		0	1	+	+
0	1	1	1	+	1	1
1	0	0	1		0	1	+	+
1	0	1	0		0	1	+	+
1	1	0	1		0	1	+	+
1	1	1	1		0	1	+	+

Die Belegungen, die den Mengen X\X₁ bzw. X₂ zugehören, sind in den mit X\X₁ bzw. X₂ überschriebenen Spalten mit + markiert. Es ergibt sich aus Tabelle 2, dass die Mengen X\X₁ und X₂ hier gleich sind. Mögliche Darstellungen der Booleschen Funktionen s₂(x) und s₃(x) sind, s₂(x) = x ₁x₃ (1.2) s₃(x) = x₁ ∨ x₂ ∨ x₃ (1.3)
4 zeigt eine Ausführungsform der Schaltungsanordnung nach 3 mit den konkreten Schaltungen S = S₁, s₂ und s₃, welche die durch Tabelle 2 und die durch die Gleichungen (1.1), (1.2) und (1.3) beschriebenen Funktionen S₁(x), s₂(x) und s₃(x) realisieren.
Die Schaltungsanordnung von 4 besteht aus den Schaltungen S₁ 41, s₂ 42, s₃ 43 und einem Voter V 49. Die Schaltung S₁ besteht aus dem XOR-Gatter 44, dem AND-Gatter 45 und dem OR-Gatter 46. Die Schaltung s₂ 42 besteht aus dem AND-Gatter 47 und die Schaltung s₃ 43 besteht aus dem OR-Gatter 48. Die das Eingabesignal x₁ führende Eingangsleitung ist mit dem ersten Eingang des XOR-Gatters 44, dem ersten Eingang des AND-Gatters 45, dem ersten Eingang des OR-Gatters 48 und negiert mit dem ersten Eingang des AND-Gatters 47 verbunden. Die das Eingabesignal x₂ führende Eingangsleitung ist mit dem zweiten Eingang des AND-Gatters 45 und mit dem zweiten Eingang des OR-Gatters 48 verbunden. Die das Eingabesignal x₃ führende Eingangsleitung ist mit dem zweiten Eingang des XOR-Gatters 44, mit dem dritten Eingang des AND-Gatters 45, mit dem zweiten Eingang des AND-Gatters 47 und mit dem dritten Eingang des OR-Gatters 48 verbunden. Der Ausgang des XOR-Gatters 44 ist mit dem ersten Eingang des OR-Gatters 46 verbunden, dessen zweiter Eingang mit dem Ausgang des AND-Gatters 45 verbunden ist und dessen Ausgang, der das Signal y₁ führt, in den ersten Eingang des Voters V 49 geführt ist. Der Ausgang des AND-Gatters 47, der den Wert y₂ führt, ist mit dem zweiten Eingang des Voters V 49 verbunden. Der Ausgang des OR-Gatters 48, der das Signal y₃ führt, ist in den dritten Eingang des Voters V 49 geführt. Der Voter V 49 gibt an seinem Ausgang das Signal y aus.
Die Schaltung S₁ 41 besteht aus den 3 Gattern XOR 44, AND 45 und OR 46, während die Schaltung s₂ 42 nur aus dem AND-Gatter 47 besteht und die Schaltung s₃ 43 nur aus dem OR-Gatter 48. Es wird deutlich, dass die Schaltungen s₂ und s₃ weniger Aufwand zu ihrer Realisierung als S₁ erfordern. Wird etwa der Eingabewert (x₁, x₂, x₃) = 001 aus der Eingabemenge X₁ eingegeben, so geben die Gatter 46, 47 und 48 im fehlerfreien Fall jeweils den Wert y₁ = y₂ = y₃ = 1 aus, aus denen der Voter V 49 die Mehrheitsentscheidung y = 1 trifft.
Es wird nun angenommen, dass am ersten Eingang des OR-Gatters 46, der mit dem Ausgang des XOR-Gatters 44 verbunden ist, ein stuck-at-0 Fehler vorliegt. Der Wert an diesem Eingang ist dann ständig 0, und bei Eingabe von 001 aus X₁ gibt nun das OR-Gatter 46 und damit die Schaltung S₁ 41 den fehlerhaften Wert 0 aus. Da die Schaltungen s₂ 42 und s₃ 43 von diesem Fehler nicht betroffen sind, geben sie beide weiterhin den Wert 1 aus, sodass der Voter V 49 aus seinem Eingabewert (y₁y₂y₃) = 011 den korrekten Ausgabewert y = 1 bildet, wodurch der Fehler toleriert wird.
Ebenso werden Fehler in den Teilschaltungen s₂ oder s₃ bei Eingabe von Werten x ∈ X₁ toleriert. So kann beispielsweise ein Fehler am Ausgang der Schaltung s₂ 42 dadurch hervorgerufen werden, dass am zweiten Eingang des AND-Gatters 47, der das Signal x₃ führt, ein stuck-at-0 Fehler auftritt, sodass dieser Eingang stets den Wert 0 führt. Bei Eingabe von 001 liegt nun am Ausgang des AND-Gatters 47 der Wert 0 anstelle des korrekten Wertes 1 an und die Schaltung s₂ 42 gibt den fehlerhaften Wert 0 aus. Die Schaltungen S₁ 41 und s₃ 43 geben jedoch jeweils den korrekten Wert 1 aus, wodurch der Voter V 49 das korrekte Ergebnis y = 1 erzeugt.
Für denselben Fehler liegt bei Eingabe von 011 am Ausgang des XOR-Gatters 44 der Wert 1 und am Ausgang des AND-Gatters 45 der Wert 0 an, sodass das OR-Gatter 46 und damit die Schaltung S₁ 41 den Wert 1 ausgibt. Am Ausgang des OR-Gatters 48 und damit am Ausgang der Schaltung s₃ 43 liegt ebenfalls der Wert 1 an. Am Ausgang des AND-Gatters 47 und somit am Ausgang der Schaltung s₂ 42 liegt der Wert 0 an. Der Voter V 49 bildet aus den an seinen Eingängen anliegenden Signalen 101 das Mehrheitssignal 1, und der Fehler der Schaltung s₂ 42 wird bei Eingabe von 011 aus der Menge X₁ toleriert. Ganz analog ergibt sich, dass jeder Fehler, der nur eine der Teilschaltungen S₁, s₂ oder s₃ betrifft, bei Eingabe eines beliebigen x ∈ X₁ von der Schaltung nach 4 toleriert wird.
In einem weiteren Ausführungsbeispiel soll nun eine kombinatorische Schaltung S mit 3 Inputs x₁, x₂, x₃ und A₁ = 3 binären Ausgängen y₁, y₂, y₃ betrachtet werden. Die kombinatorische Schaltung S realisiert die drei Booleschen Funktionen S 1 / 1 (x) = y₁, S 2 / 1 (x) = y₂, S 3 / 1 (x) = y₃ deren Wertetabellen in Tabelle 3 dargestellt sind. Es gilt x = (x₁, x₂, x₃), und die drei Booleschen Funktionen S 1 / 1 (x), S 2 / 1 (x), S 3 / 1 (x) werden zu S₁(x) = (S 1 / 1 (x), S 2 / 1 (x), S 3 / 1 (x)) zusammengefasst. Der erste Ausgang der Schaltung S, der die Funktion S 1 / 1 (x) implementiert, wird um zwei weitere Ausgänge von zusätzlichen Schaltungen s 1 / 2 und s 1 / 3 ergänzt, welche die Booleschen Funktionen s 1 / 2 (x) und s 1 / 3 (x) implementieren. Der zweite Ausgang der Schaltung S, der die Funktion S 2 / 1 (x) implementiert, wird um zwei weitere Ausgänge der zusätzlichen Schaltungen s 2 / 2 und s 2 / 3 ergänzt, welche die Booleschen Funktionen s 2 / 2 (x) und s 2 / 3 (x) realisieren. Der dritte Ausgang der Schaltung S, der die Funktion S 3 / 1 (x) implementiert, wird nicht um weitere Ausgänge ergänzt, da keine Fehlertoleranz für diesen Schaltungsausgang erforderlich ist. Die erste Schaltungskomponente realisiert hier somit die Booleschen Funktionen S 1 / 1 (x), S 2 / 1 (x) und S 3 / 1 (x) an ihren A₁ = 3 binären Ausgängen. Die zweite Schaltungskomponente realisiert an ihren a₁ = 2 binären Ausgängen die Booleschen Funktionen s 1 / 2 (x) und s 2 / 2 (x), während die dritte Schaltungskomponente an ihren a₁ = 2 binären Ausgängen die Booleschen Funktionen s 1 / 3 (x) und s 2 / 3 (x) realisiert. Die Fehlertoleranz wird hier nur für die Ausgabewerte der Wortbreite a₁ = 2 realisiert, die an den ersten beiden binären Ausgängen der insgesamt A₁ = 3 Schaltungsausgänge der Schaltungskomponente S₁ ausgegeben werden. Die zweite und die dritte Schaltungskomponente s₂ und s₃ haben deshalb jeweils nur a₁ = 2 binäre Schaltungsausgänge.
Für den Eingabewert 011, d. h. für X₁ = {011} soll eine erfindungsgemäße Schaltungsanordnung bestimmt werden, die für die ersten beiden Outputs y₁ und y₂ fehlertolerant ist. Für die Eingabewerte X\X₁ = {000, 001, 010, 100, 101, 110, 111} ist keine Fehlertoleranz vorgesehen. Für den Output y₃ sei unabhängig vom Input keine Fehlertoleranz erforderlich. Tabelle 3
Tabelle 4 zeigt eine Wahrheitstabelle für die Funktionen S 1 / 1 (x), S 2 / 1 (x), S 3 / 1 (x), s 1 / 2 (x), s 2 / 2 (x), s 1 / 3 (x), s 2 / 3 (x), die die Erfordernisse der Fehlertoleranz für den Eingabewert 011 erfüllt. Es ergibt sich aus Tabelle 4, dass für x = (011) ∈ X₁ = {011} gilt: S 1 / 1(011) = s 1 / 2(011) = s 1 / 3(011) = 0 S 2 / 1(011) = s 2 / 2(011) = s 2 / 3(011) = 1.
Ansonsten gilt für alle x ∈ (X\X₁), [S 1 / 1(x) = s 1 / 2(x)] oder [S 1 / 1(x) = s 1 / 3(x)] und [S 2 / 1(x) = s 2 / 2(x)] oder [S 2 / 1(x) = s 2 / 3(x)]. Tabelle 4
Mindestens einer der Werte s 1 / 2 (x) oder s 1 / 3 (x) stimmt überein mit S 1 / 1 (x) und mindestens einer der Werte s 2 / 2 (x) oder s 2 / 3 (x) stimmt überein mit S 2 / 1 (x), wie anhand von Tabelle 4 einfach nachzuprüfen ist. Es zeigt sich wieder am einfachsten durch direktes Nachrechnen oder unter Verwendung eines üblichen Synthesetools, dass
mögliche Realisierungen der in Tabelle 4 dargestellten Funktionen sind.
5 zeigt eine entsprechende Schaltungsanordnung, die speziell für den Eingabewert x₁x₂x₃ = 011 an den ersten beiden Outputs y₁ und y₂ fehlertolerant ist. Die Schaltung S zur Implementierung der Booleschen Funktionen S 1 / 1 (x), S 2 / 1 (x) und S 3 / 1 (x) besteht aus den Gattern 51, 52, 53, 54, 55, 56 und 57. Die Schaltung zur Implementierung der Booleschen Funktionen s 1 / 2 (x) und s 2 / 2 (x) besteht aus den Gattern 58 und 59. Die Schaltung zur Implementierung der Booleschen Funktionen s 1 / 3 (x) und s 2 / 3 (x) besteht aus den Gattern 510 und 511. Am Ausgang des Gatters 510 liegt immer der Wert 0 und am Ausgang des Gatters 511 immer der Wert 1 an. Es ist zu erkennen, dass der Hardware-Aufwand für die Realisierung der Funktionen s 1 / 2 , s 2 / 2 und s 1 / 3 , s 2 / 3 geringer als der Aufwand zur Realisierung der Funktionen S 1 / 1 und S 1 / 2 ist.
Die das binäre Signal x₁ tragende Eingangsleitung ist unnegiert in den jeweils ersten Eingang des AND-Gatters 53, des AND-Gatters 510 und des OR-Gatters 511 geleitet. In negierter Form ist x₁ in den jeweils ersten Eingang des AND-Gatters 52, des AND-Gatters 56, des NAND-Gatters 58, des AND-Gatters 59 und in den jeweils zweiten Eingang des AND-Gatters 510 sowie des OR-Gatters 511 geführt. Die das binäre Signal x₂ tragende Eingangsleitung ist in den ersten Eingang des XNOR-Gatters 51, in den zweiten Eingang des AND-Gatters 52, in den ersten Eingang des OR-Gatters 55, in den ersten Eingang des XOR-Gatters 57, in den zweiten Eingang des NAND-Gatters 58 und in den zweiten Eingang des AND-Gatters 59 geführt. Die das binäre Signal x₃ tragende Leitung ist unnegiert mit dem zweiten Eingang des XNOR-Gatters 51, dem zweiten Eingang des XOR-Gatters 57, dem dritten Eingang des NAND-Gatters 58, dem dritten Eingang des AND-Gatters 59 und negiert mit dem dritten Eingang des AND-Gatters 52 sowie dem zweiten Eingang des OR-Gatters 55 verbunden.
Der Ausgang des XNOR-Gatters 51 ist mit dem zweiten Eingang des AND-Gatters 53 verbunden, dessen Ausgang in den ersten Eingang eines OR-Gatters 54 geführt ist.
Der Ausgang des AND-Gatters 52 ist mit dem zweiten Eingang des OR-Gatters 54 verbunden, dessen Ausgang den Wert S 1 / 1 (x) trägt und in den ersten Eingang des Voters V₁ 512 geführt ist.
Der Ausgang des OR-Gatters 55 ist mit dem zweiten Eingang des AND-Gatters 56 verbunden, dessen Ausgang das Signal S 2 / 1 (x) führt und mit dem ersten Eingang des Voters V₂ 513 verbunden ist.
Der Ausgang des XOR-Gatters 57 trägt den Wert y₃(x) der von der Schaltung S ausgegeben wird. Der Ausgang des NAND-Gatters 58 führt das Signal s 1 / 2 (x) und ist mit dem zweiten Eingang des Voters V₁ 512 verbunden, während der Ausgang des AND-Gatters 59, der das Signal s 2 / 2 (x) führt, mit dem zweiten Eingang des Voters V₂ 513 verbunden ist.
Der Ausgang des AND-Gatters 510, der das hier konstante Signal s 1 / 3 (x) führt, ist mit dem dritten Eingang des Voters V₁ 512 verbunden, während der Ausgang des OR-Gatters 511, der das hier konstante Signal s 2 / 3 (x) führt, mit dem dritten Eingang des Voters V₂ 513 verbunden ist. Der Voter V₁ 512 gibt an seinem Ausgang den Ausgabewert y₁(x) aus, während der Voter V₂ 513 an seinem Ausgang den Ausgabewert y₂(x) ausgibt. Die Voter V₁ 512 und V₂ 513, die bitweise eine Mehrheitsentscheidung treffen, sind in 5 zu einem Voter V 514 zusammengefasst. Der Ausgang des XOR-Gatters 57 ist ein Output der Schaltung, der das Ausgabesignal y₃(x) trägt. Dieser Output ist nicht fehlertolerant implementiert.
Die das Signal y₁(x) bzw. y₂(x) tragenden Ausgänge der Voter V₁ 512 und V₂ 513 sind die fehlertolerant implementierten Schaltungsausgänge. Die Voter V₁ 512 und V₂ 513, die jeweils eine Mehrheitsentscheidung über die drei an ihren Eingängen anliegenden Eingänge durchführen, sind zu einem Voter V 514 mit 6 Eingängen und 2 Ausgängen zusammengefasst. Der Voter V₁ 512 führt eine Mehrheitsentscheidung über seine an seinen Eingängen anliegenden Werte S 1 / 1 (x), s 1 / 2 (x), s 1 / 3 (x) und der Voter V₂ 513 führt eine Mehrheitsentscheidung über seine an seinen Eingängen anliegenden Werte S 2 / 1 (x), s 2 / 2 (x), s 2 / 3 (x) durch.
Die Schaltung von 5 ist an den Outputs y₁ und y₂ fehlertolerant für den Eingabewert 011. Liegt dieser Eingabewert an den Inputs an, so ergibt sich S 1 / 1 (0, 1, 1) = 0, s 1 / 2 (0, 1, 1) = 0, s 1 / 3 (0, 1, 1) = 0 und S 2 / 1 (0, 1, 1) = 1, s 2 / 2 (0, 1, 1) = 1, s 2 / 3 (0, 1, 1) = 1. Ist nun im Fall eines Fehlers einer der Werte S 1 / 1 (0, 1, 1), s 1 / 2 (0, 1, 1) oder s 1 / 3 (0, 1, 1) fehlerhaft, so wird ein solcher Fehler durch die Mehrheitsentscheidung des Voters V₁ 512 toleriert. Ebenso gilt: Ist im Fall eines Fehlers nur einer der Werte S 2 / 1 (0, 1, 1), s 2 / 2 (0, 1, 1), s 2 / 3 (0, 1, 1) fehlerhaft, so wird dieser Fehler durch den Voter V₂ 513 toleriert.
Bei Eingabe von 100 ergibt sich im fehlerfreien Fall S 1 / 1 (1, 0, 0) = 1, s 1 / 2 (1, 0, 0) = 1 und s 1 / 3 (1, 0, 0) = 0, sodass der Voter V₁ 512 den korrekten Wert y₁(1, 1, 0) = 1 generiert. Liegt nun am ersten Eingang des AND-Gatters 53, der den Wert x₁ = 1 führt, ein stuck-at-0 Fehler vor, so liegt am ersten und zweiten Eingang des OR-Gatters 54 der Wert 0 an, sodass dieses Gatter an seinem Ausgang den fehlerhaften Wert 0 ausgibt, wodurch der Voter V₁ 512 die Eingabe 0, 1, 0 in 0 verarbeitet. Für die Eingabe (1, 0, 0) ∈ X₂ wird der Fehler nicht toleriert. Der Ausgang y₃, der durch den Ausgang des XOR-Gatters 57 gebildet wird, ist nicht fehlertolerant implementiert.
In völlig analoger Weise ergibt sich, dass die Schaltung von 5 bei Eingabe von (0, 1, 1) ∈ X₁ fehlertolerant an ihrem zweiten Ausgang ist, der das Signal y₂(x) trägt, da wie schon ausgeführt, S 2 / 1 (0, 1, 1) = 1, s 2 / 2 (0, 1, 1) = 1 und s 2 / 3 (0, 1, 1) = 1 gilt.
6 zeigt eine weitere Ausgestaltung einer kombinatorischen Schaltungsanordnung. Die kombinatorische Schaltung S = S₁ 61 ist durch zwei kombinatorische Schaltungen s₂ 62 und s₃ 63 ergänzt. Dabei ist die kombinatorische Schaltung S₁ 61 die erste kombinatorische Schaltungskomponente, die kombinatorische Schaltung s₂ 62 die zweite kombinatorische Schaltungskomponente und die kombinatorische Schaltung s₃ 63 die dritte kombinatorische Schaltungskomponente der erfindungsgemäßen Schaltungsanordnung. Die Menge der möglichen Eingabewerte der Schaltung S ist mit X bezeichnet. Die Menge der Eingabewerte, für die die Schaltungsanordnung von 6 fehlertolerant ist, ist mit X₁ bezeichnet. Dabei ist X₁ eine echte Teilmenge von X. Die Schaltungsanordnung ist so bestimmt, dass S(x) = S₁(x) = s₂(x) = s₃(x) für x ∈ X₁ mit X₁ ⊂ X und (S₁(x) = s₂(x)) oder (S₁(x) = s₃(x)) für x ∈ X gilt, wobei es eine nichtleere Teilmenge X₂ ⊆ (X\ X₁) gibt, sodass s₁(x) ≠ s₂(x) für X ∈ X₂ gilt.
Es sind weiterhin eine kombinatorische Schaltung σ 66 zur Realisierung einer Booleschen Funktion σ(x) und ein Multiplexer MUX 65 vorhanden. Die Boolesche Funktion σ(x) ist durch
festgelegt. Dabei ist b ein fester Wert, der entweder zu 0 oder 1 festgelegt werden kann. Ist x ∈ (X\(X₁ ∪ X₂)), dann ist σ(x) beliebig festlegbar. Ein Fachmann wird σ(x) für x ∈ (X\(X₁ ∪ X₂)) aufgabengemäß etwa durch ein CAD-Tool so bestimmen, dass die Schaltung σ zur Implementierung der Booleschen Funktion σ(x) möglichst einen geringen Flächenaufwand hat. Der das Signal S₁(x) tragende Ausgang der kombinatorischen Schaltung S₁ 61 ist in den ersten Eingang eines Voters V 64 geführt, an dessen zweiten Eingang der das Signal s₂(x) tragende Ausgang der kombinatorischen Schaltung s₂ 62 angeschlossen ist und an dessen dritten Eingang der das Signal s₃(x) tragende Ausgang der kombinatorischen Schaltung s₃ 63 angeschlossen ist. Der das Signal m(x), das die Mehrheit der Werte von S₁(x), s₂(x) und s₃(x) darstellt, führende Ausgang des Voters V 64 ist mit einem ersten Dateneingang des Multiplexers MUX 65 verbunden, in dessen zweiten Dateneingang der Ausgang der kombinatorischen Schaltung S₁ 61 geleitet ist und dessen Datenausgang das Signal y(x) führt. Der Steuereingang des Multiplexers MUX 65 ist mit dem das Steuersignal σ(x) tragenden Ausgang der Kombinatorik σ 66 verbunden.
Im Folgenden wird bei der Beschreibung der Funktionsweise der Schaltungsanordnung von 6 b = 1 angenommen, um die Beschreibung zu vereinfachen. Völlig analog ist auch eine Beschreibung mit b = 0 möglich. Ist x ∈ X₁, dann ist σ(x) = 1 und der Multiplexer MUX 65 verbindet seinen entsprechenden 1-Eingang mit seinem Ausgang, sodass y(x) = m(x) gilt. Außerdem gilt S₁(x) = s₂(x) = s₃(x) und der Voter V 64 bestimmt den Wert m(x) = S₁(x) = s₂(x) = s₃(x), der an den Ausgang y(x) geleitet wird.
Es werden nun einzelne Fehler einzelner Schaltungsteile betrachtet. Ist nur einer der Ausgabewerte S₁(x), s₂(x) oder s₃(x) für x ∈ X₁ fehlerhaft, so wird dieser fehlerhafte Wert durch die Mehrheitsentscheidung des Voters korrigiert und der korrekte Wert y(x) wird ausgegeben. Ist der von der Schaltung σ 66 generierte Steuerwert σ(x) fehlerhaft gleich 0, dann wird der korrekte Wert S₁(x) an den Ausgang des Multiplexers MUX 65 weitergeleitet und es gilt wieder korrekt y(x) = S(x). Ist x ∈ X₂, dann ist σ(x) = 0 und der Ausgang der Schaltung S₁ 61 wird an den Ausgang des Multiplexers 65 weitergeleitet, sodass y(x) = S₁(x) gilt. Ist nun der Ausgabewert S₁(x) fehlerhaft, so wird der fehlerhafte Wert an den Ausgang der Schaltungsanordnung geleitet. Das ist der einzige Fall, in dem ein Fehler an einer der Schaltungsteile S 61, s₂ 62, s₃ 63, σ 66 sich als Fehler am Ausgangswert y(x) auswirkt. Weitere einzelne Fehler der aufgelisteten Schaltungskomponenten wirken sich nicht aus.
Die Fehlerbehandlung im Voter 64 und im Multiplexer 65 ist nicht Gegenstand der Patentansprüche und wird hier deshalb nicht behandelt.
Soll beispielsweise eine Fehlertoleranz der kombinatorischen Schaltung S bezüglich einer Menge von technischen Fehlern {φ₁, ..., φ_k} = Φ erreicht werden, so wird die Menge X₁ so gewählt, dass X₁ alle die Eingabewerte enthält, bei denen sich ein beliebiger Fehler φ ∈ Φ auf das Ausgabeverhalten von S₁ auswirkt.
Als konkretes Beispiel für die Bestimmung der Booleschen Funktionen σ(x), s₂(x), s₃(x) soll nun eine kombinatorische Schaltung S mit
betrachtet werden, die fehlertolerant für die Menge der Eingabewerte X₁ = {0000, 0010, 0111, 1110, 1111} sein soll. Die erste kombinatorische Schaltungskomponente mit A₁ = a₁ = 1 realisiert die Boolesche Funktion S₁(x), die zweite kombinatorische Schaltungskomponente realisiert die Boolesche Funktion s₂(x) und die dritte kombinatorische Schaltungskomponente realisiert die Boolesche Funktion s₃(x).
Tabelle 5 zeigt in den ersten vier Spalten die Eingabewerte für x₁, x₂, x₃, x₄ und in der fünften Spalte die Funktionswerte der Booleschen Funktion S₁(x). In der sechsten Spalte sind die Zeilen mit + markiert, für deren Eingabebelegungen die erfindungsgemäße Schaltungsanordnung fehlertolerant sein soll. Es sind dies die erste, die dritte, die 8-te, die 15-te und die 16-te Zeile. Für die diesen Zeilen entsprechenden Eingangsbelegungen 0000, 0010, 0111, 1110 und 1111 sind die Werte der Booleschen Funktionen s₂(x) und s₃(x) gleich und stimmen ebenfalls mit S₁(x) überein, sodass S₁(x) = s₂(x) = s₃(x) für x ∈ X₁ gilt. Nun können die noch zu bestimmenden Funktionswerte der Booleschen Funktion s₂(x) prinzipiell beliebig festgelegt werden. Aus Gründen einer einfachen Realisierung wird ein Fachmann s₂(x) mit den für x ∈ X₁ festgelegten Funktionswerten optimieren, indem er etwa ein übliches Synthese-Tool anwendet. Dazu wird er beispielsweise alle noch nicht festgelegten Funktionswerte von s₂(x) als don't-care wählen und die so gegebene partiell definierte Boolesche Funktion optimieren, wie das üblich ist.
Beispielhaft wird angenommen, dass s₂(x) als s₂(x) = x₂(x₃ ∨ x₄) bestimmt ist. Für diese Funktion sind die Funktionswerte in Spalte 8 von Tabelle 5 eingetragen. Es wird nun beschrieben wie die Boolesche Funktion s₃(x) bestimmt werden kann.
Für x ∈ X₁ gilt s₃(x) = S₁(x), wie auch für die Funktion s₂(x). Damit gilt s₃(0000) = S₁(0000) = 0, s3(0010) = S₁(0010) = 0, s₃(0111) = S₁(0111) = 1, s₃(1110) = S₁(1110) = 1, s₃(1111) = S₁(1111) = 1. Für die Eingabewerte x, für die s₂(x) ≠ S₁(x) gilt, wird s₃(x) = S₁(x) gesetzt. Tabelle 5 ist zu entnehmen, dass die Ungleichung s₂(x) ≠ S₁(x) für x ∈ {1011, 1100, 1101} erfüllt ist. Damit gilt s₃(1011) = S₁(1011) = 1, s₃(1100) = S₁(1100) = 1 und s₃(1101) = S₁(1101) = 0. Die bisher noch nicht festgelegten Werte für s₃(x) können wieder beliebig festgelegt werden. Ein Fachmann wird alle der bisher noch nicht festgelegten Werte von s₃(x) zu don't-care setzen. Im konkreten Fall sind das die Werte für s₃(0001), s₃(0011), s₃(0100), s₃(0101), s₃(0110), s₃(1000), s₃(1001), s₃(1010) für die Werte don't-care gesetzt werden können. Dann wird er die so beschriebene partiell definierte Boolesche Funktion beispielsweise mit einem üblichen CAD-Tool optimieren, wie das im Schaltungsentwurf üblich ist. Tabelle 5
Beispielhaft wird angenommen, dass s₃(x) als
bestimmt wurde. Die Funktionswerte dieser Funktion s₃(x) sind in Spalte 9 von Tabelle 5 eingetragen.
Es wird nun beschrieben, wie die Funktion σ bestimmt ist, die in Spalte 10 von Tabelle 5 dargestellt ist. In den Zeilen, die mit + in der mit X₁ überschriebenen Spalte markiert sind, ist der Wert von σ(x) gleich 1. Das sind die erste, die dritte, die 8-te, die 15-te und die 16-te Zeile, die den Belegungen 0000, 0010, 0111, 1110 und 1111 zugeordnet sind. In den Zeilen, in denen s₂(x) und s₃(x) ungleich sind, ist der Wert von σ(x) gleich 0. Das sind die 5-te, 11-te, 12-te, 13-te und 14-te Zeile, die den Belegungen 0100, 1010, 1011, 1100 und 1101 zugeordnet sind. Alle noch nicht festgelegten Werte sind wieder beliebig oder don't-care zu wählen. Wie im Schaltungsentwurf üblich, kann wieder beispielsweise mit einem CAD-Tool die Funktion σ bestimmt werden, die mit den in Spalte 10 schon festgelegten Werten übereinstimmt. Beispielhaft wird angenommen, dass σ als
bestimmt wurde. Die Funktionswerte dieser Funktion sind in Spalte 10 von Tabelle 5 eingetragen.
Es ergibt sich, dass gilt
Ist x ∈ X₁, dann folgt σ(x) = 1 (Zeile 1, 3, 8, 15, 16)
Ist σ(x) = 1, dann folgt S₁(x) = s₂(x) = s₃(x) (Zeile 1, 2, 3, 4, 7, 8, 15, 16)
Ist s₂(x) ≠ s₃(x), dann folgt σ(x) = 0 (Zeile 5, 11, 12, 13, 14)
Ist σ(x) = 0, dann kann s₂(x) = s₃(x) = S₁(x) (z. B. Zeile 9) oder s₂(x) ≠ s₃(x) (z. B. Zeile 5) sein
Die Menge der Eingabewerte X₂, für die s₂(x) ≠ s₃(x) ist, ist in Spalte 7, die mit X₂ überschrieben ist, durch ein + markiert. Sie bilden die Menge {0100, 1010, 1011, 1100, 1101} = X₂. Weiterhin gilt hier: (X\X₁) = {0001, 0011, 0100, 0101, 0110, 1000, 1001, 1010, 1011, 1100, 1101}, (X\X₁) ⊃ X₂, X₂ = {0100, 1010, 1011, 1100, 1101} und X₂ ist eine echte Teilmenge von X\X₁. Eine Implementierung der entsprechenden Booleschen Funktionen als kombinatorische Schaltungen bereitet dem Fachmann keine Schwierigkeiten.
7 zeigt eine weitere Ausgestaltung einer Schaltungsanordnung zur fehlertoleranten Realisierung einer kombinatorischen Schaltung S, die eine besonders wirksame Fehlertoleranz realisiert. In 7 ist die kombinatorische Schaltung S dreimal funktionsgleich als S₁ 71, S₂ 72 und S₃ 73 realisiert, sodass für alle x ∈ X aus der Menge der möglichen Eingabewerte S(x) = S₁(x) = S₂(x) = S₃(x) für x ∈ X gilt.
X₁ bezeichnet die Teilmenge der Eingabewerte, für die eine besonders hohe Fehlertoleranz erreicht werden soll. Die drei Schaltungen S₁ 71, S₂ 72 und S₃ 73 sind durch die beiden kombinatorischen Schaltungen s₄ 74 und s₅ 75 ergänzt, sodass S(x) = s₄(x) = s₅(x) für x ∈ X₁ (S(x) = s₄(x)) oder (S(x) = s₅(x)) für x ∈ X gilt, wobei es wieder eine nichtleere Teilmenge X₂ ⊆ (X\X₁) gibt, sodass s₄(x) ≠ s₅(x) für x ∈ X₂ gilt.
An jeder der kombinatorischen Schaltungen S₁ 71, S₂ 72, S₃ 73, s₄ 74 und s₅ 75 liegt der gleiche Eingabewert x an. Für i = 1, 2, 3 ist der das Ausgabesignal S_i(x) tragende Ausgang der kombinatorischen Schaltung S_i in den i-ten Eingang des Voters V 76 geführt. Der das Ausgabesignal s₄(x) tragende Ausgang der kombinatorischen Schaltung s₄ ist in den vierten Eingang des Voters V 76 geführt, während der das Ausgabesignal s₅(x) tragende Ausgang der kombinatorischen Schaltung s₅ mit dem fünften Eingang des Voters V 76 verbunden ist. Der Voter V 76 mit 5 Eingängen gibt an seinem Ausgang den Wert m(x) = y(x) aus, wobei m(x) der Wert ist, der an den 5 Eingängen des Voters V 76 am häufigsten auftritt.
Ist x ∈ X₁, so liegen im fehlerfreien Fall 5 gleiche Werte am Eingang des Voters V 76 an und bis zu zwei fehlerhafte Werte als Ausgabe von S₁ 71, S₂ 72, S₃ 73, s₄ 74 und s₅ 75 werden von der Schaltung in 7 toleriert. Ist x ∈ X₂, dann liegen im fehlerfreien Fall 4 gleiche Werte als Ausgabe von S₁ 71, S₂ 72, S₃ 73, s₄ 74 und s₅ 75 am Eingang des Voters V 76 an und ein fehlerhafter Wert wird von der Schaltung in 7 toleriert.
Für x ∈ X₁ hat die Schaltungsanordnung von 7 die Fehlertoleranzeigenschaften eines fehlertoleranten Systems mit Systemverfünffachung und für x ∈ (X\X₁) mindestens eines Systems mit Systemverdreifachung, wobei der Aufwand geringer als für die Systemverfünffachung ist.
Die erste kombinatorische Schaltungskomponente S₁ 71 realisiert die Funktion S₁(x), die zweite kombinatorische Schaltungskomponente s₄ 74 realisiert die Funktion s₄(x) und die dritte kombinatorische Schaltungskomponente s₅ 75 realisiert die Funktion s₅(x). Diese Schaltungskomponenten sind durch zwei weitere kombinatorische Schaltungskomponenten S₂ 72 und S₃ 73 ergänzt, die ebenfalls jeweils die gleiche Funktion wie die erste Schaltungskomponente realisieren.
8 zeigt eine weitere Ausführung einer Schaltungsanordnung zur Fehlertoleranz. Die Schaltungen S₁ 81, s₂ 82 und s₃ 83 sind den Schaltungen S₁ 31, s₂ 32 und s₃ 33 von 3 gleich. In 8 ist ein Voter dreimal als Voter V₁ 84, V₂ 85 und V₃ 86 vorhanden.
Der das Signal S₁(x) tragende Ausgang der kombinatorischen Schaltung S₁(x) ist gleichzeitig in die jeweils ersten Eingänge der Voter V₁ 84, V₂ 85 und V₃ 86 geführt. Der das Signal s₂(x) tragende Ausgang der kombinatorischen Schaltung s₂ 82 ist gleichzeitig in den jeweils zweiten Eingang der Voter V₁ 84, V₂ 85 und V₃ 86 geführt, während der das Signal s₃(x) tragende Ausgang der Schaltung s₃ 83 mit dem jeweils dritten Eingang der Voter V₁ 84, V₂ 85 und V₃ 86 verbunden ist. Die Voter V₁ 84, V₂ 85 und V₃ 86 geben die Mehrheitssignale m₁(x), m₂(x) bzw. m₃(x) aus. Ist ein Voter fehlerhaft, so ist die Mehrzahl der Mehrheitssignale korrekt.
9 zeigt eine weitere Schaltungsanordnung zur Fehlertoleranz. Die Schaltungsanordnung von 9 besteht aus einer Schaltung S 96, die fehlertolerant bezüglich der Eingabemenge X₁ ist und der eine Schaltung T 95 vorgeschaltet ist. Die Schaltung S 96 besteht aus den Schaltungen S₁ 91, s₂ 92 und s₃ 93 und einem Voter V 94, wie sie auch in 3 beschrieben ist.
Die Schaltung T 95 verarbeitet Eingabewerte u aus einer Menge U von Eingaben in Ausgabewerte T(u), die die Menge der Ausgabewerte W der Schaltung T 95 bilden. Mit k, k ≥ 2, ist die Wortbreite des Ausgangs der Schaltung T 95 bezeichnet, der gleichzeitig mit den m-Bit breiten Eingängen der Schaltungen S₁ 91, s₂ 92 und s₃ 93 verbunden ist, wobei m = k gilt.
Die Menge der prinzipiell möglichen Eingänge der Schaltung S 96 ist X = {0, 1}^k, d. h. die Menge aller k-stelligen Binärvektoren.
Ist die Schaltung T 95 so beschaffen, dass W eine echte Teilmenge von X ist, dann ist in 9 X₁ ⊂ W gewählt, und die Schaltung S ist fehlertolerant für alle Eingabewerte aus der Menge X₁, wobei X₁ eine echte Teilmenge von W ist.
Der Ausgang der Schaltung T 95 ist gleichzeitig mit den Eingängen der Schaltungen S₁ 91, s₂ 92 und s₃ 93 verbunden. Der Ausgang der Schaltung S₁ 91 ist mit dem ersten Eingang eines Voters V 94 mit drei Eingängen verbunden. Der Ausgang der Schaltung s₂ 92 ist mit dem zweiten Eingang des Voters V 94 verbunden und der Ausgang der Schaltung s₃ 93 ist mit dem dritten Eingang des Voters V 94 verbunden, der an seinem Ausgang ein Mehrheitssignal m(x) ausgibt.
Eine Schaltung T 101, die Eingabewerte u = u₁u₂ ∈ {00, 01, 10, 11} in Ausgabewerte T(u) = T₁(u)T₂(u) = x₁x₂ ∈ {00, 01, 11} ⊂ {00, 01, 10, 11} verarbeitet ist in 10 dargestellt. Die Menge {00, 01, 11} der Ausgabewerte der Schaltung T 101 ist eine echte Teilmenge der Menge X = {0, 1}² = {00, 01, 10, 11} aller möglichen Eingabewerte der Schaltung S 104. Somit ist es möglich, X₁ als Teilmenge von W = {00, 01, 11} zu wählen, beispielsweise als X₁ = {00, 01}, für die die Schaltung S 104 eine erfindungsgemäße fehlertolerante Schaltung ist.
Die Schaltung T 101 besteht aus einem AND-Gatter 102 und einem OR-Gatter 103, in die die Eingabewerte u = u₁u₂ ∈ {00, 01, 10, 11} eingegeben werden und die durch die Schaltung T 101 in die Ausgabewerte T(u) = T₁(u)T₂(u) ∈ {00, 01, 11} verarbeitet werden. Der die erste Komponente u₁ des Eingabewertes u tragende Eingang der Schaltung T 101 ist mit dem jeweils ersten Eingang der Gatter AND 102 und OR 103 verbunden, in deren jeweils zweiten Eingang der die zweite Komponente u₂ des Eingabewertes u tragende Eingang der Schaltung T 101 geführt ist. Das AND-Gatter 102 gibt die erste Komponente T₁(u) und das OR-Gatter 103 gibt die zweite Komponente T₂(u) des Ausgabewertes T(u) aus.
Die in der vorstehenden Beschreibung, den Ansprüchen und der Zeichnung offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger Kombination für die Verwirklichung der Erfindung in ihren verschiedenen Ausführungsformen von Bedeutung sein.

Claims

Elektronische Schaltungsanordnung zum Verarbeiten von binären Eingabewerten x ∈ X der Wortbreite n (n > 1), mit: – einer ersten kombinatorischen Schaltungskomponente (31; 41; 61; 71; 81; 91), die konfiguriert ist, die binären Eingabewerte x zu einem ersten binären Ausgabewert mit der Wortbreite a₁(a₁ ≥ 1) zu verarbeiten und am Ausgang der ersten kombinatorischen Schaltungskomponente (31; 41; 61; 71; 81; 91), welcher mit einer Anzahl A₁(A₁> 1) binärer Ausgänge gebildet ist, bereitzustellen, wobei gilt: A₁ ≥ a₁, – einer zweiten kombinatorischen Schaltungskomponente (32; 42; 62; 74; 82; 92), die konfiguriert ist, die binären Eingabewerte x zu einem zweiten binären Ausgabewert zu verarbeiten, – einer dritten kombinatorischen Schaltungskomponente (33; 43; 63; 75; 83; 93), die konfiguriert ist, die binären Eingabewerte x zu einem dritten binären Ausgabewert zu verarbeiten, und – einem Mehrheitsvoterelement (34; 49; 64; 76; 84; 94), dessen Eingang zum Empfang des jeweiligen binären Ausgabewertes mit dem Ausgang der ersten, der zweiten und der dritten kombinatorischen Schaltungskomponente (31, 32, 33; 41, 42, 43; 61, 62, 63; 71, 74, 75; 81, 82, 83; 91, 92, 93) verbunden ist und welches konfiguriert ist, in Abhängigkeit von den empfangenen binären Ausgabewerten an seinem Ausgang ein Mehrheitssignal bereitzustellen, wobei die zweite und die dritte kombinatorische Schaltungskomponente (32, 33; 42, 43; 62, 63; 74, 75; 82, 83; 92, 93) den folgenden Merkmalen entsprechend ausgelegt sind: – im fehlerfreien Fall sind für alle binären Eingabewerte
der zweite binäre Ausgabewert der zweiten kombinatorischen Schaltungskomponente (32; 42; 62; 74; 82; 92) und der dritte binäre Ausgabewert der dritten kombinatorischen Schaltungskomponente (33; 43; 63; 75; 83; 93) gleich dem ersten binären Ausgabewert der ersten kombinatorischen Schaltungskomponente (31; 41; 61; 71; 81; 91), wobei X₁ eine echte nicht leere Teilmenge der Menge der binären Eingabewerte X ist, X₁ ⊂ X, – für alle binären Eingabewerte x ∈ (X\X₁) x ∈ (X\X₁) ist mindestens der zweite binäre Ausgabewert der zweiten kombinatorischen Schaltungskomponente (32; 42; 62; 74; 82; 92) oder mindestens der dritte binäre Ausgabewert der dritten kombinatorischen Schaltungskomponente (33; 43; 63; 75; 83; 93) gleich dem ersten binären Ausgabewert der ersten kombinatorischen Schaltungskomponente (31; 41; 61; 71; 81; 91), – für alle binären Eingabewerte x ∈ X₂ sind der zweite binäre Ausgabewert der zweiten kombinatorischen Schaltungskomponente (32; 42; 62; 74; 82; 92) und der dritte binäre Ausgabewert der dritten kombinatorischen Schaltungskomponente (33; 43; 63; 75; 83; 93) ungleich, wobei X₂ eine weitere nicht leere Teilmenge ist, welche von der Teilmenge X₁ verschieden ist, X₂ ⊆ (X\X₁), und wobei die zweite kombinatorische Schaltungskomponente (32; 42; 62; 74; 82; 92) und/oder die dritte kombinatorische Schaltungskomponente (33; 43; 63; 75; 83; 93) weniger Gatter aufweisen als die erste kombinatorische Schaltungskomponente (31; 41; 61; 71; 81; 91).
Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die zweite kombinatorische Schaltungskomponente konfiguriert ist, die binären Eingabewerte x zu verarbeiten, derart, dass der zweite binäre Ausgabewert gleich dem ersten binären Ausgabewert ist.
Schaltungsanordnung nach mindestens einem der vorangehenden Ansprüche, gekennzeichnet durch weitere kombinatorische Schaltungskomponenten (72, 73), die jeweils konfiguriert sind, die binären Eingabewerte x zu dem ersten binären Ausgabewert zu verarbeiten, und deren Ausgang jeweils mit einem Eingang des Mehrheitsvoterelementes (76) verbunden ist.
Schaltungsanordnung nach mindestens einem der vorangehenden Ansprüche, gekennzeichnet durch weitere Mehrheitsvoterelemente (85, 86), deren Eingang zum Empfang des jeweiligen binären Ausgabewertes mit dem Ausgang aller kombinatorischen Schaltungskomponenten (81, 82, 83) verbunden ist und welche jeweils konfiguriert sind, in Abhängigkeit von den empfangenen binären Ausgabewerten an ihrem Ausgang ein Mehrheitssignal bereitzustellen.
Schaltungsanordnung nach mindestens einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der jeweilige Eingang aller kombinatorischen Schaltungskomponenten mit einem Ausgang einer vorgeschalteten Schaltungskomponente verbunden ist, wobei die vorgeschaltete Schaltungskomponente konfiguriert ist, binäre Eingabewerte u ∈ U zu binären Ausgabewerten W, welche zumindest teilweise von den binären Eingabewerten x ∈ X verschieden sind, zu verarbeiten, wobei gilt: X₁ ⊂ W.
Schaltungsanordnung nach mindestens einem der vorangehenden Ansprüche, gekennzeichnet durch: – eine weitere kombinatorische Schaltungskomponente (66), die konfiguriert ist, die binären Eingabewerte x zu binären Steuersignalen zu verarbeiten, und – ein Multiplexerelement (65), wobei – der Ausgang der weiteren kombinatorischen Schaltungskomponente (66), welcher die binären Steuersignale trägt, mit dem Steuereingang des Multiplexerelementes (65) verbunden ist, – ein erster Dateneingang des Multiplexerelementes (65) mit dem Ausgang der ersten kombinatorischen Schaltungskomponente (61) verbunden ist, und – ein zweiter Dateneingang des Multiplexerelementes (65) mit dem Ausgang des Mehrheitsvoterelementes (64) verbunden ist.
Schaltungsanordnung nach mindestens einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die binären Eingabewerte der echten nicht leeren Teilmenge X₁ eine Teilmenge von binären Eingabewerten bilden, sodass für eine Menge Φ von Fehlern φ₁, ..., φ_k, die in der ersten kombinatorischen Schaltungskomponente (31; 41; 61; 71; 81; 91) auftreten, gilt: S(x) ≠ S(φ, x) für X ∈ X₁, wobei S(φ, x) der binäre Ausgabewert der ersten kombinatorischen Schaltungskomponente (31; 41; 61; 71; 81; 91) ist, wenn der Fehler φ ∈ Φ vorliegt und der binäre Eingabewert x eingegeben wird.
Schaltungsanordnung nach mindestens einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass X₂ = (X\X₁) ist.
Schaltungsanordnung nach mindestens einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass der binäre Ausgabewert der zweiten kombinatorischen Schaltungskomponente (32; 42; 62; 74; 82; 92) 1 ist und der binäre Ausgabewert der dritten kombinatorischen Schaltungskomponente (33; 43; 63; 75; 83; 93) 0 ist für die binären Eingabewerte aus der weiteren nicht leeren Teilmenge X₂.