CN103210588B - 用于处理二进制输入值的电子电路装置 - Google Patents

Abstract

用于处理字宽n（n＞1）的二进制输入值的电子电路装置，具有：第一组合电路部件（31），其被配置为将二进制输入值x处理成具有字宽的第一二进制输出值并且提供在第一组合电路部件（31）的输出端处，该输出端用数目为的二进制输出端构成，其中适用：；第二组合电路部件（32），其被配置为将二进制输入值x处理成第二二进制输出值；第三组合电路部件（33），其被配置为将二进制输入值x处理成第三二进制输出值；以及多数表决元件（34），其用于接收相应的二进制输出值的输入端与第一、第二和第三组合电路部件（31，32，33）的输出端连接，并且该多数表决元件被配置为依据所接收的二进制输出值在其输出端处提供多数信号，其中第二和第三组合电路部件（32，33）被设计为：关于在针对具有字宽a₁的第一二进制输出值在第一组合电路部件（31）中处理二进制输入值x时的错误，以容错的方式处理二进制输入值集合X的非空真子集的二进制输入值，并且以不容错的方式处理二进制输入值集合X的另一非空子集的二进制输入值，该另一非空子集与非空真子集不同。

Description

用于处理二进制输入值的电子电路装置

技术领域

本发明处于电子电路中的纠错的领域。

背景技术

电子电路的集成度自多年来增长。电路元件（诸如晶体管）的尺寸、连接结构的大小、电流强度和电压值剧烈下降。错误频率的增长与此有关。

已知，电路或电路的部分通过将电路三重化而使得相对于大量错误是容错的。电路S被三重化成三个电路S₁、S₂和S₃，这三个电路与电路S功能相同。电路S₁、S₂和S₃的输出端被引导到执行多数决定的表决器V。也称为TMR的系统三重化（Systemverdreifachung）例如在BarryW.Johnson的“DesignandAnalysisofFaultTolerantDigitalSystems”,AddisonWesleyPubl.Comp.Reading,Ma.,1989,51-53页和US6,963,217B2中得以描述。TMR系统容忍三个子系统S₁、S₂、S₃之一中的任意错误，所述错误在任意输入值的情况下作用于电路之一S₁、S₂或S₃的输出端。

在实际应用中，部分地仅仅需要的是，容错系统仅在输入完全确定的值的情况下表现得特别可靠，而对于其他输入值不需要输出值的这么高的可靠性。因此例如用于以完全特别高的可靠性触发汽车中的气囊的电路应当产生用于在输入相应触发信号时触发气囊的控制信号，而对于用于打开和关闭中央闭锁装置的控制信号的产生可能不提出高的可靠性要求。

在已知的具有表决器的系统三重化情况下的缺点是：大的硬件耗费和与原始系统相比多于三重化的电流消耗，以及不能进行在一开始就对于不同输入值不同的可靠性要求。

发明内容

本发明的任务是说明一种具有多个组合电路装置的用于容错地处理二进制输入值的改善的电子电路装置，该电子电路装置可以以降低的耗费来实现。

该任务根据本发明通过按照独立权利要求1的用于处理二进制输入值的电子电路装置来解决。本发明的有利扩展方案是从属权利要求的主题。

基于对于来自所有输入值X的非空真子集的输入值的所形成的容错和对于来自所有输入值X的另一非空子集的输入值的不容错，用于实现电路装置的耗费相对于已知的系统三重化和多数决定可以被减少。在此情况下有利的是，电路装置对其容错的输入值子集可以被确定为使得满足对电路装置的容错的所有所需要求。避免了不必要地大的硬件耗费，因为实现耗费可与所需的容错匹配。

本发明的符合目的的改进方案规定，第二和第三组合电路部件此外被相应于以下特征地设计：

－在无错误情况下，对于非空真子集的所有二进制输入值，第二组合电路部件的第二二进制输出值和第三组合电路部件的第三二进制输出值等于第一组合电路部件的第一二进制输出值，

－对于来自另一非空子集的所有二进制输入值，第二组合电路部件的第二二进制输出值和第三组合电路部件的第三二进制输出值是不等的，并且

－对于二进制输入值集合X的所有二进制输入值，对于字宽的第一二进制输出值的每个位置适用：至少第二组合电路部件的第二二进制输出值或者至少第三组合电路部件的第三二进制输出值等于第一组合电路部件的第一二进制输出值。

在本发明的有利扩展方案中可以规定，第二组合电路部件被配置为这样处理二进制输入值x，即第二二进制输出值等于第一二进制输出值。

本发明的实施例设置另外的组合电路部件，所述另外的组合电路部件分别被配置为将二进制输入值x处理成第一二进制输出值，并且其输出端分别与多数表决元件的输入端连接。如果例如存在两个另外的电路部件，其将二进制输入值处理成第一二进制输出值，则对于来自子集的输入值的容错等于具有多数决定的五重化的系统的容错，而不需要用于具有多数决定的五重化的系统的硬件耗费。

本发明的改进方案可以设置另外的多数表决元件，其用于接收相应的二进制输出值的输入端与所有组合电路部件的输出端连接，并且所述另外的多数表决元件分别被配置为依据所接收的二进制输出值在其输出端处提供多数信号。在一个扩展方案中恰好形成两个另外的多数表决元件。该扩展方案使得也能够容忍表决元件中的错误。

在本发明的一个优选实施方式中可以规定，所有组合电路部件的相应输入端与前面连接的电路部件的输出端连接，其中前面连接的电路部件被配置为将二进制输入值处理成二进制输出值W，其至少部分地与二进制输入值不同，其中适用：。如果组合电路部件的确定的输入值借助前面连接的电路不被产生作为输出值时，则可以由所设置的电路装置实现仅针对实际存在的输入值或者针对这些输入值的子集的容错。不作为前面连接的电路的输出值出现的值不需要被列入需要对其容错的集合，由此用于实现的耗费可以降低，而不出现对容错的损害。

在本发明的一个有利扩展方案中设置另一组合电路部件和复用元件，所述另一组合电路部件被配置为将二进制输入值x处理成二进制控制信号，其中

－该另一组合电路部件的承载二进制控制信号的输出端与复用元件的控制输入端连接，

－复用元件的第一数据输入端与第一组合电路部件的输出端连接，并且

－复用元件的第二数据输入端与多数表决元件的输出端连接。

在该扩展方案中特别有利地容忍电路部件的单错误。

本发明的符合目的的改进方案可以规定，非空真子集的二进制输入值形成二进制输入值的子集，使得对于在第一组合电路部件中出现的错误的集合，适用：对于，，其中当错误存在并且输入二进制输入值x时，是第一组合电路部件的二进制输出值。该系统因此可以在临界范围中被防护免受确定的错误。

本发明的一个实施例规定，。

在本发明的一个有利的扩展方案中规定，对于来自另一非空子集的二进制输入值，第二组合电路部件的二进制输出值是1并且第三组合电路部件的二进制输出值是0。

附图说明

本发明在下面根据优选实施例参照附图的图来进一步阐述。在此情况下：

图1示出已知的组合电路的示意图，

图2示出具有三重化的已知组合电路的示意图，

图3示出根据一个实施例的组合电路的示意图，

图4示出根据图3中的实施例的具有示例性电路实现的组合电路的示意图，

图5示出根据另一实施例的组合电路的示意图，

图6示出根据一个实施例的具有用于产生控制信号的附加电路和复用元件的组合电路的示意图，

图7示出根据一个实施例的具有另外的组合电路部件的组合电路的示意图，

图8示出根据一个实施例的具有多个表决元件的组合电路的示意图，

图9示出根据一个实施例的具有前面连接的电路元件的组合电路的示意图，和

图10示出另一组合电路的示意图。

具体实施方式

图1示出已知的组合电路S11，其在输入来自输入集合X的输入值x时输出值，使得电路S11实现函数。S11的输入端的字宽是m并且n是输出端的字宽。在此并且。

在图2中示出如何能够根据具有并且的S11的现有技术通过系统三重化和表决器来实现容错的、所谓TMR（TripleModularRedundancy，三重模块冗余）系统。

图1的组合电路S11被三重化成3个组合电路，，。三重化的电路，和实现函数和，它们分别等于函数。因此对于所有适用的是，。电路，和的n位宽的输出端引导到表决器V24的三个n位宽的输入端中，该表决器V在其输出端处输出n位宽的信号y。对于表决器的n位宽输入端的每个位，该表决器输出最经常出现的值。如果 ，则对于，的值被确定为。具有3个或更多输入端的表决器是技术人员已知的。

图3示出具有其可能的输入值的预先给定的集合X的组合电路，该组合电路对于其输入值的真子集是容错的并且其实现耗费小于TMR实现。与例如在图2中所述的根据现有技术的TMR实现不同，在TMR实现的情况下组合电路S11由三个功能相同的电路，和来代替，在图3的根据本发明的电路中，图1的组合电路S11由三个不是所有功能都相同的电路和代替。电路和也称为图3的本发明电路装置的第一、第二和第三组合电路部件。在此，具有的是第一电路部件的二进制输出端的数量并且是第二和第三电路部件的二进制输出端的数量，其中。为了能够尽可能可理解地示出本发明的原理，在图3中前提条件是，以及和仅具有二进制输出端，从而输出字宽等于1。电路实现与电路S11相同的函数。电路和实现函数和，其中对于适用：。

因此适用的是：如果输入值x来自X的真子集X₁，则在没有错误的情况下，和分别输出相等的值。对于，由或由中的至少一个输出的值或等于，这对于形式上通过描述。在此存在的非空子集，其中对于所述非空子集，对于，并且对于只有值，和中的2个相等而不是所有3个都相等。对于具有的输入值x来说适用的是，如已经实施的那样，。

对于，图3的电路装置具有与图2的电路装置相同的容错特性，而图3的电路装置对于不是容错的。通过仅对于确定的输入值而不是对于所有要求容错，容错特性可以准确地与要求匹配并且根据图3的电路装置的电路耗费相对于图2的电路耗费令人惊讶地常常显著减少，这是有利的。

在表1中示出布尔函数的真值表，该布尔函数应当由根据图3的容错的电路装置实现。和是二进制变量。

表1

电路的所有可能输入值的集合是。电路S对其容错的输入值集合是。布尔函数的可能表示例如是

其中表示XOR或异或运算，表示OR运算（“或”运算）并且表示AND运算（“与”运算）。等式（1.1）最简单地通过针对使用所有8个值来检验。属于的占用（Belegung）000，001和011在表1中用列中的＋标记，其用改写。在表2中除了表1的函数的值以外还录入函数和的值，这些值由电路和实现。

表2

属于集合或的占用在用或改写的列中用＋标记。从表2中得出，集合和在这里是相等的。布尔函数和的可能表示是

。

图4示出根据图3的具有具体电路 和的电路装置的实施方式，所述电路实现了通过表2和通过等式（1.1），（1.2）和（1.3）所描述的函数，和。

图4的电路装置由电路和表决器V49构成。电路由XOR门44、AND门45和OR门46构成。电路由AND门47构成，并且电路由OR门48构成。引导输入信号的输入线路与XOR门44的第一输入端、AND门45的第一输入端、OR门48的第一输入端以及求反地与AND门47的第一输入端连接。引导输入信号的输入线路与AND门45的第二输入端和与OR门48的第二输入端连接。引导输入信号的输入线路与XOR门44的第二输入端、AND门45的第三输入端、AND门47的第二输入端以及OR门48的第三输入端连接。XOR门44的输出端与OR门46的第一输入端连接，其第二输入端与AND门45的输出端连接并且引导信号的其输出端被引导到表决器V49的第一输入端中。AND门47的引导值的输出端与表决器V49的第二输入端连接。OR门48的引导信号的输出端被引导到表决器V49的第三输入端中。表决器V49在其输出端处输出信号y。

电路由3个门XOR44、AND45和OR46构成，而电路仅由AND门47构成并且电路仅由OR门48构成。变得明显的是，电路和比需要更少的耗费用于其实现。如果输入来自输入集合的例如输入值，则门46、47和48在无错误的情况下分别输出值，从这些值中表决器V49作出多数决定。

现在假设，在OR门46的与XOR门44的输出端连接的第一输入端处存在“固定0（stuck-at-0）”错误。于是该输入端处的值持续地是0，并且在输入来自的001时，现在OR门46并且因此电路输出有错误的值0。因为电路和不涉及该错误，它们两个继续输出值1，从而表决器V49从其输入值形成正确的输出值，由此容忍了错误。

错误同样在子电路或中在输入的值时被容忍。因此例如可以通过如下方式引起电路的输出端处的错误，即在AND门47的引导信号的第二输入端处出现“固定0”错误，使得该输入端始终引导值0。在输入001时现在在AND门47的输出端处施加值0而不是正确的值1并且电路输出有错误的值0。但是电路和分别输出正确的值1，由此表决器V49产生正确的结果。

对于同样的错误，在输入011时在XOR门44的输出端处施加值1并且在AND门45的输出端处施加值0，使得OR门46并且因此电路输出值1。在OR门48的输出端处并且因此在电路的输出端处同样施加值1。在AND门47的输出端处并且因此在电路的输出端处施加值0。表决器49从施加于其输入端的信号101中形成多数信号1，并且电路的错误在输入来自集合的011时被容忍。完全类似地得出，仅涉及子电路之一，或的每个错误在输入任意的时被根据图4的电路容忍。

在另一实施例中，现在应考虑具有3个输入端和个二进制输出端的组合电路S。该组合电路S实现三个布尔函数 ，这些布尔函数的值表在表3中示出。适用并且三个布尔函数被联合成。电路S的实现函数的第一输出端被补充了附加电路和的两个另外的输出端，这些另外的输出端实现布尔函数和。电路S的实现函数的第二输出端被补充了附加电路和的两个另外的输出端，这两个另外的输出端实现布尔函数和。电路S的实现函数的第三输出端不被补充另外的输出端，因为对于该电路输出端不需要容错。因此，第一电路部件这里在其个二进制输出端处实现布尔函数，和。第二电路部件在其个二进制输出端处实现布尔函数和，而第三电路部件在其个二进制输出端处实现布尔函数和。容错这里仅对于字宽的输出值实现，这些输出值在电路部件的总共个电路输出端的前两个二进制输出端处被输出。第二和第三电路部件和因此分别仅具有个二进制电路输出端。

对于输入值011，也就是对于，应确定根据本发明的电路装置，该电路装置对于前两个输出端和是容错的。对于输入值不设置容错。对于输出端与输入无关地不需要容错。

表3

表4示出函数 的真值表，其满足对于输入值011的容错的要求。从表4中得出，对于适用：

。

否则对于所有适用

或者

以及或者。

表4

值中的至少一个或与一致并且值中的至少一个或与一致，如根据表4可简单核对的那样。再次最简单地通过直接核算或者在使用常见的综合工具的情况下展示出，

是在表4中示出的函数的可能实现。

图5示出专门针对输入值在前两个输出端和处容错的相应电路装置。用于实现布尔函数，和的电路S由门51、52、53、54、55、56和57构成。用于实现布尔函数和的电路由门58和59构成。用于实现布尔函数和的电路由门510和511构成。在门510的输出端处总是施加值0并且在门511的输出端处总是施加值1。可以看出，用于实现函数和的硬件耗费小于用于实现函数和的耗费。

承载二进制信号的输入线路不求反地引导到AND门53、AND门510和OR门511的分别第一输入端中。以求反的形式，被引导到AND门52、AND门56、NAND门58、AND门59的分别第一输入端中并且被引导到AND门510以及OR门511的分别第二输入端中。承载二进制信号的输入线路被引导到XNOR门51的第一输入端中、AND门52的第二输入端中、OR门55的第一输入端中、XOR门57的第一输入端中、NAND门58的第二输入端中以及AND门59的第二输入端中。承载二进制信号的线路求反地与XNOR门51的第二输入端、XOR门57的第二输入端、NAND门58的第三输入端、AND门59的第三输入端，并且求反地与AND门52的第三输入端以及OR门55的第二输入端连接。

XNOR门51的输出端与AND门53的第二输入端连接，其输出端引导到OR门54的第一输入端中。

AND门52的输出端与OR门54的第二输入端连接，其输出端承载值并且引导到表决器V₁512的第一输入端中。

OR门55的输出端与AND门56的第二输入端连接，其输出端引导信号并且与表决器V₂513的第一输入端连接。

XOR门57的输出端承载由电路S输出的值。NAND门58的输出端引导信号并且与表决器V₁512的第二输入端连接，而AND门59的引导信号的输出端与表决器V₂513的第二输入端连接。

AND门510的引导这里恒定的信号的输出端与表决器V₁512的第三输入端连接，而OR门511的引导这里恒定的信号的输出端与表决器V₂513的第三输入端连接。表决器V₁512在其输出端处输出输出值，而表决器V₂513在其输出端处输出输出值。逐位作出多数决定的表决器V₁512和V₂513在图5中联合成表决器V514。XOR门57的输出端是电路的输出端，该输出端承载输出信号。该输出端实施为不容错的。

表决器V₁512和V₂513的承载信号或的输出端是实施为容错的电路输出端。分别通过三个在其输入端处施加的输入来执行多数决定的表决器V₁512和V₂513联合成具有6个输入端和2个输出端的表决器V514。表决器V₁512通过在其输入端处施加的其值执行多数决定，并且表决器V₂513通过在其输入端处施加的其值执行多数决定。

图5的电路对于输入值011在输出端和处是容错的。如果该输入值施加在输入端处，则得出 和。如果现在在错误情况下值之一或是有错误的，则这样的错误通过表决器V₁512的多数决定被容忍。同样适用的是：如果在错误情况下仅值之一是有错误的，则该错误通过表决器V₂513被容忍。

在输入100时，在无错误的情况下得出和，从而表决器V₁512生成正确的值。如果现在在AND门53的引导值的第一输入端处存在固定0错误，则在OR门54的第一和第二输入端处施加值0，从而该门在其输出端处输出有错误的值0，由此表决器V₁512将输入0，1，0处理成0。对于输入，错误不被容忍。通过XOR门57的输出端形成的输出端被实施为不容错的。

以完全类似的方式得出，图5的电路在输入时在其承载信号的第二输出端处是容错的，因为如已经实施的那样，适用和。

图6示出组合电路装置的另一扩展方案。该组合电路通过两个组合电路和补充。在此，组合电路是本发明电路装置的第一组合电路部件，组合电路是本发明电路装置的第二组合电路部件并且组合电路是本发明电路装置的第三组合电路部件。电路S的可能输入值的集合用X表示。图6的电路装置对其容错的输入值集合用X₁表示。在此X₁是X的真子集。电路装置如此被确定，使得

对于，适用，其中

并且

对于，适用或，

其中存在非空子集，使得

对于，适用。

此外存在用于实现布尔函数的组合电路和复用器MUX65。布尔函数通过

来确定。在此b是固定值，其可以被确定为要么0要么1。如果，则可任意地确定。技术人员将对于按照任务例如通过CAD工具这样确定，使得用于实现布尔函数的电路尽可能具有小的面积耗费。组合电路的承载信号的输出端被引导到表决器V64的第一输入端中，组合电路的承载信号的输出端连接到该表决器的第二输入端上并且组合电路的承载信号的输出端连接到该表决器的第三输入端上。表决器V64的引导信号的输出端与复用器MUX65的第一数据输入端连接，组合电路的输出端被引导到该复用器的第二数据输入端中并且该复用器的数据输出端引导信号，其中所述信号表示，和的值的多数。复用器MUX65的控制输入端与组合机构的承载控制信号的输出端连接。

下面，在描述图6的电路装置的作用方式的情况下假设b＝1，以便简化描述。完全类似地，在b＝0的情况下描述也是可能的。如果，则并且复用器MUX65连接其相应的1输入端与其输出端，使得适用。此外，适用并且表决器V64确定值，该值被引导到输出端。

现在观察各个电路部分的各个错误。如果现在对于输出值之一，或是有错误的，则该有错误的值通过表决器的多数决定被纠正并且正确的值被输出。如果由电路生成的控制值有错误地等于0，则正确的值被转发给复用器MUX65的输出端并且再次正确地适用。如果，则并且电路的输出被转发到复用器65的输出端，使得适用。如果现在输出值是有错误的，则该有错误的值被引导到电路装置的输出端。这是唯一的情况，其中电路部分之一处的错误作为输出值处的错误起作用。所列出的电路部件的其他各个错误不起作用。

在表决器64中和复用器65中的错误处理不是权利要求书的主题并且因此在这里不予以论述。

如果例如应当关于技术错误集合实现组合电路S的容错，则这样选择集合，使得包含所有输入值，在这些输入值的情况下任意错误都对S₁的输出行为产生作用。

现在作为用于确定布尔函数的具体示例应考虑具有的组合电路S，该组合电路应对于输入值集合是容错的。具有的第一组合电路部件实现布尔函数，第二组合电路部件实现布尔函数并且第三组合电路部件实现布尔函数。

表5在前四列中示出的输入值并且在第五列中示出布尔函数的函数值。在第六列中，用＋标记如下行，对于所述行的输入占用来说本发明的电路装置应当是容错的。这是第一、第三、第八、第十五和第十六行。对于对应于这些行的输入占用0000，0010，0111，1110和1111来说，布尔函数和的值相等并且同样与一致，使得

对于，

适用。现在原则上可以任意地确定布尔函数的仍要确定的函数值。出于简单实现的原因，技术人员用对于确定的函数值优化，其方式是该技术人员例如应用常见的综合工具。为此该技术人员例如将的所有尚未确定的函数值选为“不关心（don’t-care）”，并且对如此给出的部分地定义的布尔函数进行优化，如这常见的那样。

例如假设，被确定为。对于该函数，在表5中第8列录入函数值。现在描述可以如何确定布尔函数。

对于，适用，对于函数也是这样。因此 适用。对于其适用的输入值x，设置。从表5中可以获悉，不等式对于得以满足。因此 和适用。对于的迄今还未确定的值可以再次被任意地确定。技术人员将的所有迄今还未确定的值设置成“不关心”。在具体情况下，的值对于值可以被设置为“不关心”。于是，技术人员例如用常见的CAD工具对这样描述的部分定义的布尔函数进行优化，如这在电路设计中常见的那样。

表5

例如假设，被确定为。该函数的函数值被录入在表5的第9列中。

现在描述如何确定在表5的第10列中示出的函数。在用改写的列中用＋标记的行中，的值等于1。这是第一、第三、第八、第十五和第十六行，这些行被分配给占用0000，0010，0111，1110和1111。在和不相等的行中，的值等于0。这是第五、第十一、第十二、第十三和第十四行，这些行被分配给占用0100，1010，1011，1100和1101。所有还未确定的值可再次任意地选择或者选择为“不关心”。如在电路设计中常见的那样，可以再次例如用CAD工具确定函数，其与在第10列中已经确定的值一致。例如假设，被确定为。该函数的函数值被录入在表5的第10列中。

得出，适用的是

如果，则产生（行1，3，8，15，16）

如果，则产生（行1，2，3，4，7，8，15，16）

如果，则产生（行5，11，12，13，14）

如果，则可以是（例如行9）或者（例如行5）。

对其是的输入值集合在用改写的第7列中通过＋标记。所述输入值形成集合。此外在此适用的是：

并且是的真子集。将相应的布尔函数实施为组合电路对于技术人员不困难。

图7示出用于容错地实现组合电路S的电路装置的另一扩展方案，该组合电路S实现了特别有效的容错。在图7中组合电路S被三次以功能相同的方式实现为 和，从而对于来自可能输入值的集合的所有，适用

对于，。

表示应对其应当实现特别高的容错的输入值子集。三个电路 和通过两个组合电路和补充，使得

对于，

对于，或

适用，其中再次存在非空子集，使得

对于，

适用。

在组合电路和的每一个处施加相同的输入值。对于，组合电路的承载输出信号的输出端被引导到表决器V76的第i个输入端中。组合电路的承载输出信号的输出端被引导到表决器V76的第四输入端中，而组合电路的承载输出信号的输出端与表决器V76的第五输入端连接。具有五个输入端的表决器V76在其输出端处输出值，其中是在表决器V76的五个输入端处最常出现的值。

如果，则在没有错误的情况下在表决器V76的输入端处施加相同的值并且图7中的电路容忍作为和的输出的直至两个有错误的值。如果，则在没有错误的情况下在表决器V76的输入端处施加4个相同的值作为和的输出并且图7中的电路容忍有错误的值。

对于，图7的电路装置具有带有系统五重化的容错系统的容错特性，并且对于具有带有系统三重化的至少一个系统，其中耗费比对于系统五重化小。

第一组合电路部件实现函数，第二组合电路部件实现函数并且第三组合电路部件实现函数。这些电路部件通过两个另外的组合电路部件和补充，这两个另外的组合电路部件同样分别实现与第一电路部件相同的函数。

图8示出用于容错的电路装置的另一实施。电路和与图3的电路和相同。在图8中存在三倍地（dreimal）作为表决器和的表决器。

组合电路的承载信号的输出端同时被分别引导到表决器和的第一输入端中。组合电路的承载信号的输出端同时被分别引导到和的第二输入端中，而电路的承载信号的输出端分别与表决器和的第三输入端连接。表决器和输出多数信号 及。如果表决器是有错误的，则多数信号的多数是正确的。

图9示出用于容错的另一电路装置。图9的电路装置由电路构成，该电路关于输入集合是容错的并且在该电路前面连接电路。电路由电路和以及表决器V94构成，如其也在图3中描述的。

电路将来自输入集合U的输入值u处理成输出值，所述输出值形成电路的输出值集合W。用表示电路的输出端的字宽，该输出端同时与电路和的m位宽的输入端连接，其中适用。电路的原则上可能的输入的集合是，也就是所有k位二进制向量的集合。

如果将电路提供为使得W是X的真子集，则在图9中选择，并且电路S对于来自集合的所有输入值是容错的，其中是W的真子集。

电路的输出端同时与电路和的输入端连接。电路的输出端与具有三个输入端的表决器V94的第一输入端连接。电路的输出端与表决器V94的第二输入端连接并且电路的输出端与表决器V94的第三输入端连接，该表决器V94在其输出端处输出多数信号。

在图10中示出电路，该电路将输入值处理成输出值。电路的输出值的集合是电路的所有可能输入值的集合的真子集。因此可以选择作为的子集，例如作为 ，对于该子集，电路是根据本发明的容错的电路。

电路由AND门102和OR门103构成，输入值被输入到所述门中并且被电路处理成输出值。电路的承载输入值u的第一分量的输入端分别与门AND102和OR103的第一输入端连接，电路的承载输入值u的第二分量的输入端被引导到所述门的分别第二输入端中。AND门102输出输出值的第一分量并且OR门103输出输出值的第二分量。

本发明的在前述说明书、权利要求书和附图中公开的特征可以单独地以及以任意组合的方式对以其不同实施方式实现本发明是重要的。

Claims (10)

1.用于处理字宽n的二进制输入值的电子电路装置，其中n＞1，所述电子电路装置具有：

－第一组合电路部件（31；41；61；71；81；91），其被配置为将二进制输入值x处理成具有字宽a₁的第一二进制输出值并且提供在第一组合电路部件（31；41；61；71；81；91）的输出端处，该输出端用数目为A₁的二进制输出端构成，其中a₁≥1并且A₁＞1，其中适用：，

－第二组合电路部件（32；42；62；74；82；92），其被配置为将二进制输入值x处理成第二二进制输出值，

－第三组合电路部件（33；43；63；75；83；93），其被配置为将二进制输入值x处理成第三二进制输出值，和

－多数表决元件（34；49；64；76；84；94），其用于接收相应的二进制输出值的输入端与第一、第二和第三组合电路部件（31，32，33；41，42，43；61，62，63；71，74，75；81，82，83；91，92，93）的输出端连接，并且该多数表决元件被配置为依据所接收的二进制输出值在其输出端处提供多数信号，

其中第二和第三组合电路部件（32，33；42，43；62，63；74，75；82，83；92，93）被设计为：关于在针对具有字宽a₁的第一二进制输出值在第一组合电路部件（31；41；61；71；81；91）中处理二进制输入值x时的错误，以容错的方式处理二进制输入值集合X的非空真子集的二进制输入值，并且以不容错的方式处理二进制输入值集合X的另一非空子集的二进制输入值，该另一非空子集与非空真子集不同。

2.根据权利要求1的电路装置，其特征在于，第二和第三组合电路部件（32，33；42，43；62，63；74，75；82，83；92，93）此外相应于以下特征地被设计：

－在无错误的情况下，对于非空真子集的所有二进制输入值，第二组合电路部件（32；42；62；74；82；92）的第二二进制输出值和第三组合电路部件（33；43；63；75；83；93）的第三二进制输出值等于第一组合电路部件（31；41；61；71；81；91）的第一二进制输出值，

－对于来自另一非空子集的所有二进制输入值，第二组合电路部件（32；42；62；74；82；92）的第二二进制输出值和第三组合电路部件（33；43；63；75；83；93）的第三二进制输出值是不等的，并且

－对于二进制输入值集合X的所有二进制输入值，对于字宽的第一二进制输出值的每个位置适用：至少第二组合电路部件（32；42；62；74；82；92）的第二二进制输出值或者至少第三组合电路部件（33；43；63；75；83；93）的第三二进制输出值等于第一组合电路部件（31；41；61；71；81；91）的第一二进制输出值。

3.根据权利要求1或2的电路装置，其特征在于，第二组合电路部件被配置为这样处理二进制输入值x，使得第二二进制输出值等于第一二进制输出值。

4.根据权利要求1或2的电路装置，其特征在于另外的组合电路部件（72，73），所述另外的组合电路部件分别被配置为将二进制输入值x处理成第一二进制输出值，并且其输出端分别与多数表决元件（76）的输入端连接。

5.根据权利要求1或2的电路装置，其特征在于另外的多数表决元件（85，86），其用于接收相应的二进制输出值的输入端与所有组合电路部件（81，82，83）的输出端连接，并且所述另外的多数表决元件分别被配置为依据所接收的二进制输出值在其输出端处提供多数信号。

6.根据权利要求1或2的电路装置，其特征在于，所有组合电路部件的相应输入端与前面连接的电路部件的输出端连接，其中前面连接的电路部件被配置为将二进制输入值处理成二进制输出值W，其至少部分地与二进制输入值不同，其中适用：。

7.根据权利要求1或2的电路装置，其特征在于，

－另一组合电路部件（66），其被配置为将二进制输入值x处理成二进制控制信号，以及

－复用元件（65），

其中

－该另一组合电路部件（66）的承载二进制控制信号的输出端与复用元件（65）的控制输入端连接，

－复用元件（65）的第一数据输入端与第一组合电路部件（61）的输出端连接，并且

－复用元件（65）的第二数据输入端与多数表决元件（64）的输出端连接。

8.根据权利要求1或2的电路装置，其特征在于，非空真子集的二进制输入值形成二进制输入值的子集，使得对于在第一组合电路部件（31；41；61；71；81；91）中出现的错误的集合，适用：对于，，其中当错误存在并且输入二进制输入值x时，是第一组合电路部件（31；41；61；71；81；91）的二进制输出值。

9.根据权利要求1或2的电路装置，其特征在于，。

10.根据权利要求1或2的电路装置，其特征在于，对于来自所述另一非空子集的二进制输入值，第二组合电路部件（32；42；62；74；82；92）的二进制输出值是1，并且第三组合电路部件（33；43；63；75；83；93）的二进制输出值是0。