JP6851207B2 - ヒステリシスコンパレータ回路 - Google Patents

Description

本発明は、ヒステリシスコンパレータ回路に関する。

従来、ノイズおよびチャタリング等による誤動作を防止すべく、ヒステリシス特性を有するコンパレータ回路が知られていた。また、このようなヒステリシスコンパレータは、スイッチ素子および抵抗素子等を用いてヒステリシス特性を調節できることが知られていた（例えば、特許文献１参照）。
特許文献１ 特許第４０５８３３４号公報

しかしながら、トランジスタ等の半導体素子で形成したスイッチ素子は、オン抵抗を有するので、製造プロセスおよび環境変動等によって抵抗値が変動することがある。したがって、ヒステリシスコンパレータのヒステリシス特性をこのようなスイッチ素子を用いて調整する場合において、当該スイッチ素子の製造ばらつきおよび環境変動等が生じても、ヒステリシス特性を精度よく調節できることが望ましい。

本発明の第１の態様においては、第１スイッチ素子および第２スイッチ素子を有する差動対の第１スイッチ素子のゲートおよび第２スイッチ素子のゲートにそれぞれ入力する入力信号を比較し、比較結果を出力するヒステリシスコンパレータ回路であって、比較結果に基づいて、差動対が電流源に接続される共通接続点の共通電位と、第１スイッチ素子のゲートとの間の第１電位差を変化させる第１電位差可変部と、比較結果に基づいて、共通接続点の共通電位と、第２スイッチ素子のゲートとの間の第２電位差を変化させる第２電位差可変部と、を備え、第１電位差可変部は、第１スイッチ素子のソースおよび共通接続点の間に接続される第１切換部と、第１スイッチ素子のソースおよび共通接続点の間において、第１切換部とは並列に接続される、直列に接続された第１抵抗素子および第３切換部とを有し、第３切換部は、第１スイッチ素子のソースおよび共通接続点の間を第１抵抗素子を介して接続するか否かを切り換え、第２電位差可変部は、第２スイッチ素子のソースおよび共通接続点の間に接続される第２切換部と、第２スイッチ素子のソースおよび共通接続点の間において、第２切換部とは並列に接続される、直列に接続された第２抵抗素子および第４切換部とを有し、第４切換部は、第２スイッチ素子のソースおよび共通接続点の間を第２抵抗素子を介して接続するか否かを切り換え、第１切換部、第２切換部、第３切換部、および第４切換部は、比較結果に応じてオンまたはオフの電気的な接続状態を切り換え、第１切換部および第４切換部の組と、第２切換部および第３切換部の組とは、互いに異なる電気的な接続状態に切り換えるヒステリシスコンパレータ回路を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

ヒステリシス特性を調節可能なヒステリシスコンパレータ回路１０の構成例を示す。 本実施形態に係るヒステリシスコンパレータ回路２０の構成例を示す。 本実施形態に係るヒステリシスコンパレータ回路２０の第１変形例を示す。 本実施形態に係るヒステリシスコンパレータ回路２０の第２変形例を示す。 本実施形態に係るヒステリシスコンパレータ回路２０の第３変形例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、ヒステリシス特性を調節可能なヒステリシスコンパレータ回路１０の構成例を示す。ヒステリシスコンパレータ回路１０は、差動対に複数の抵抗素子と複数のスイッチ素子を設け、ヒステリシス特性を調節可能とする。ヒステリシスコンパレータ回路１０は、差動対１００と、出力部２００と、電流源３００と、を備える。

差動対１００は、電源電圧Ｖｄｄおよび共通接続点１２の間に設けられ、第１入力信号および第２入力信号の２つの入力信号が入力する。差動対１００は、第１入力１４、第２入力１６、第１スイッチ素子１１０、第２スイッチ素子１２０、ミラー回路１３０、第１電位差可変部１４０、および第２電位差可変部１５０を有する。

第１入力１４は、第１入力信号を入力し、第２入力１６は、第２入力信号を入力する。第１スイッチ素子１１０は、第１入力１４から入力する第１入力信号に応じて電気的な接続を切り換えるスイッチ素子である。第１スイッチ素子１１０は、ＦＥＴ等のＭＯＳトランジスタでよく、一例として、ＮＭＯＳトランジスタである。この場合、第１入力信号は、第１スイッチ素子１１０のゲートに入力する。

第２スイッチ素子１２０は、第２入力１６から入力する第２入力信号に応じて電気的な接続を切り換えるスイッチ素子である。第２スイッチ素子１２０は、ＦＥＴ等のＭＯＳトランジスタでよく、一例として、ＮＭＯＳＦＥＴである。この場合、第２入力信号は、第２スイッチ素子１２０のゲートに入力する。第１スイッチ素子１１０および第２スイッチ素子１２０は、略同一の種類、および略同一の形状のスイッチ素子であることが望ましい。

ミラー回路１３０は、２つの電流路から略同一の電流を出力する。ミラー回路１３０は、第３スイッチ素子１３２および第４スイッチ素子１３４を含む。第３スイッチ素子１３２および第４スイッチ素子１３４は、それぞれ、ＦＥＴ等のＭＯＳトランジスタでよく、一例として、ＰＭＯＳトランジスタである。例えば、第３スイッチ素子１３２および第４スイッチ素子１３４のソースは互いに電源電圧Ｖｄｄに接続され、ゲートは互いに第３スイッチ素子１３２のドレインに接続される。また、第３スイッチ素子１３２および第４スイッチ素子１３４のドレインは、それぞれ略同一の電流を出力する２つの電流路となる。

例えば、第３スイッチ素子１３２のドレインは、第１スイッチ素子１１０のドレインに接続され、当該ドレインに向けて第１電流Ｉ_１を流す。第４スイッチ素子１３４のドレインは、第２スイッチ素子１２０のドレインに接続され、当該ドレインに向けて第２電流Ｉ_２を流す。以上のミラー回路１３０は、第１電流Ｉ_１および第２電流Ｉ_２を略同一の電流値Ｉとなるように機能するカレントミラー回路を構成する。

第１電位差可変部１４０は、第１スイッチ素子１１０のソースおよび共通接続点１２の間に設けられ、第１スイッチ素子１１０のソース電位および共通接続点１２の共通電位の間の電位差を変化させる。第１電位差可変部１４０は、第１抵抗素子１４２および第１切換部１４４を含む。第１抵抗素子１４２は、第１スイッチ素子１１０のソースおよび共通接続点１２の間に設けられる。第１抵抗素子１４２は、抵抗成分を有し、電流が流れることにより電圧降下を生じさせる。第１抵抗素子１４２は、例えば、抵抗値Ｒ_１を有し、第１電流Ｉ_１が流れることにより電圧降下Ｒ_１・Ｉ_１を生じさせる。

第１切換部１４４は、第１スイッチ素子１１０のソースおよび共通接続点１２の間に、第１抵抗素子１４２と並列に設けられる。第１切換部１４４は、入力する第１切換信号に応じて、第１スイッチ素子１１０のソースおよび共通接続点１２の間を電気的に接続するか否かを切り換える。即ち、第１切換部１４４は、第１スイッチ素子１１０のソースおよび共通接続点１２の間に、電圧降下Ｒ_１・Ｉ_１を生じさせるか否かを切り換える。第１切換部１４４は、ＦＥＴ等のＭＯＳトランジスタでよく、例えば、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタ、もしくはその両方である。

即ち、第１電位差可変部１４０は、第１切換信号に応じて、第１スイッチ素子１１０のゲート電位と共通接続点１２の共通電位との間の電位差を切り換えることになる。ここで、第１スイッチ素子１１０のゲート電位と共通接続点１２の共通電位との間の電位差を、第１電位差とする。

第２電位差可変部１５０は、第２スイッチ素子１２０のソースおよび共通接続点１２の間に設けられ、第２スイッチ素子１２０のソース電位および共通接続点１２の共通電位の間の電位差を変化させる。第２電位差可変部１５０は、第２抵抗素子１５２および第２切換部１５４を含む。第２抵抗素子１５２は、第２スイッチ素子１２０のソースおよび共通接続点１２の間に設けられる。第２抵抗素子１５２は、抵抗成分を有し、電流が流れることにより電圧降下を生じさせる。第２抵抗素子１５２は、例えば、抵抗値Ｒ_２を有し、第２電流Ｉ_２が流れることにより電圧降下Ｒ_２・Ｉ_２を生じさせる。

第２切換部１５４は、第２スイッチ素子１２０のソースおよび共通接続点１２の間に、第２抵抗素子１５２と並列に設けられる。第２切換部１５４は、入力する第２切換信号に応じて、第２スイッチ素子１２０のソースおよび共通接続点１２の間を電気的に接続するか否かを切り換える。即ち、第２切換部１５４は、第２スイッチ素子１２０のソースおよび共通接続点１２の間に、電圧降下Ｒ_２・Ｉ_２を生じさせるか否かを切り換える。第２切換部１５４は、ＦＥＴ等のＭＯＳトランジスタでよく、例えば、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタ、もしくはその両方である。第２切換部１５４は、第１切換部１４４と同一の種類、および同一の形状のスイッチ素子であることが望ましい。

即ち、第２電位差可変部１５０は、第２切換信号に応じて、第２スイッチ素子１２０のゲート電位と共通接続点１２の共通電位との間の電位差を切り換えることになる。ここで、第２スイッチ素子１２０のゲート電位と共通接続点１２の共通電位との間の電位差を、第２電位差とする。

なお、第１切換信号および第２切換信号は、互いに論理が反転した制御信号でよい。即ち、第１電位差可変部１４０が第１電位差に電圧降下Ｒ_１・Ｉ_１を生じさせた場合、第２電位差可変部１５０は、第２電位差に電圧降下Ｒ_２・Ｉ_２を生じさせない。また、第１電位差可変部１４０が第１電位差に電圧降下Ｒ_１・Ｉ_１を生じさせない場合、第２電位差可変部１５０は、第２電位差に電圧降下Ｒ_２・Ｉ_２を生じさせる。以上の差動対１００は、第１入力信号、第２入力信号、第１切換信号、および第２切換信号に応じて、第２スイッチ素子１２０のドレインから出力信号Ｖｃを出力する。

出力部２００は、差動対１００の出力信号Ｖｃの論理を反転させた信号を、ヒステリシスコンパレータ回路１０の出力信号Ｖｏとして出力する。出力部２００は第５スイッチ素子２１０と、第１インバータ２２０と、第２インバータ２３０と、を有する。

第５スイッチ素子２１０は、出力信号Ｖｃがハイ電位であることに応じて、ロー電位を出力し、出力信号Ｖｃがロー電位であることに応じて、ハイ電位を出力する。第５スイッチ素子２１０は、ＦＥＴ等のＭＯＳトランジスタでよく、一例として、ＰＭＯＳトランジスタである。第５スイッチ素子２１０は、ソースが電源電圧Ｖｄｄに接続され、ゲートに供給される出力信号Ｖｃに応じて、ドレインからハイ電位およびロー電位のいずれかを出力する。

第１インバータ２２０は、第５スイッチ素子２１０が出力する信号の論理を反転させた信号を出力する。第１インバータ２２０は、出力信号を第２インバータ２３０に供給する。また、第１インバータ２２０は、出力信号を第１切換信号として、第１電位差可変部１４０の第１切換部１４４に供給する。

第２インバータ２３０は、第１インバータ２２０が出力する信号の論理を反転させた信号を出力する。第２インバータ２３０は、出力信号をヒステリシスコンパレータ回路１０の出力信号Ｖｏとして出力する。また、第２インバータ２３０は、出力信号を第２切換信号として、第２電位差可変部１５０の第２切換部１５４に供給する。以上のように、出力部２００は、差動対１００の出力信号Ｖｃに応じた信号を出力信号Ｖｏとして出力しつつ、第１電位差可変部１４０に第１切換信号を、第２電位差可変部１５０に第２切換信号を、それぞれフィードバックする。

電流源３００は、複数の電流路において、予め定められた電流を流す。電流源３００は、定電流源３１０と、第６スイッチ素子３２０と、第７スイッチ素子３３０と、第８スイッチ素子３４０と、を有する。定電流源３１０は、第６スイッチ素子３２０を介して、基準電位Ｖｓｓに向けて、予め定められた電流Ｉ_０を流す。ここで、基準電位Ｖｓｓは、グラウンド電位および０Ｖ等の予め定められた電位でよい。

第６スイッチ素子３２０は、ゲートおよびドレインが定電流源３１０に接続され、ソースが基準電位Ｖｓｓに接続され、ドレインおよびソース間に電流Ｉ_０を流す。また、第７スイッチ素子３３０は、ゲートが第６スイッチ素子３２０のゲートに接続され、ドレインが共通接続点１２に接続され、ソースが基準電位Ｖｓｓに接続される。定電流源３１０、第６スイッチ素子３２０、および第７スイッチ素子３３０は、カレントミラー回路を構成し、第７スイッチ素子３３０は、ドレインおよびソース間に電流Ｉ_０を流す。

なお、第７スイッチ素子３３０が共通接続点１２から基準電位Ｖｓｓに流す電流Ｉ_０は、差動対１００が共通接続点１２へと流す電流である。即ち、ミラー回路１３０によって流れる第１電流Ｉ_１および第２電流Ｉ_２の和が、電流Ｉ_０となる。第６スイッチ素子３２０、および第７スイッチ素子３３０は、ＦＥＴ等のＭＯＳトランジスタでよく、一例として、ＮＭＯＳトランジスタである。

第８スイッチ素子３４０は、ゲートが第６スイッチ素子３２０のゲートに接続され、ドレインが第５スイッチ素子２１０のドレインに接続され、ソースが基準電位Ｖｓｓに接続される。定電流源３１０、第６スイッチ素子３２０、および第８スイッチ素子３４０は、カレントミラー回路を構成し、第８スイッチ素子３４０は、ドレインおよびソース間に電流Ｉ_０を流す。第８スイッチ素子３４０は、ＦＥＴ等のＭＯＳトランジスタでよく、一例として、ＮＭＯＳトランジスタである。第６スイッチ素子３２０、第７スイッチ素子３３０、および第８スイッチ素子３４０は、同一の種類、および同一の形状のスイッチ素子であることが望ましい。

以上のヒステリシスコンパレータ回路１０は、第１入力信号および第２入力信号の比較結果に応じた出力信号Ｖｏを出力する。例えば、初期状態として、第１入力信号Ｖａが第２入力信号Ｖｂよりも十分に大きい場合（Ｖａ＞＞Ｖｂ）、第１スイッチ素子１１０のゲート・ソース間電圧は、第２スイッチ素子１２０のゲート・ソース間電圧よりも大きくなる。ミラー回路１３０は、第１電流Ｉ_１および第２電流Ｉ_２を略同一の電流値となるように動作するので、第３スイッチ素子１３２のゲート・ソース間電圧は、第４スイッチ素子１３４のゲート・ソース間電圧よりも小さくなる。

即ち、第１スイッチ素子１１０のドレインはロー電位となり、第２スイッチ素子１２０のドレインはハイ電位となる。これにより、第５スイッチ素子２１０のゲートにはハイ電位が入力されるので、第５スイッチ素子２１０はロー電位を、第１インバータ２２０はハイ電位を、第２インバータ２３０はロー電位を、それぞれ出力する。即ち、ヒステリシスコンパレータ回路１０は、ロー電位の出力信号Ｖｏを比較結果として出力する。また、第１インバータ２２０はハイ電位の第１切換信号を第１切換部１４４に、第２インバータ２３０はロー電位の第２切換信号を第２切換部１５４に、それぞれ供給する。

これにより、第１切換部１４４は、第１スイッチ素子１１０のソースおよび共通接続点１２の間を電気的に接続する。また、第２切換部１５４は、第１スイッチ素子１１０のソースおよび共通接続点１２の間を電気的に切断し、第２抵抗素子１５２は電圧降下Ｒ_２・Ｉ_２を生じさせる。したがって、理想的には、第１スイッチ素子１１０のソースは、共通接続点１２の共通電位と略等しくなり、第２スイッチ素子１２０のソースは、共通接続点１２の共通電位よりも電圧降下Ｒ_２・Ｉ_２の分だけ電位が上昇する。

ここで、第２入力信号Ｖｂを変えずに、第１入力信号Ｖａを低減させる場合を考える。例えば、第１入力信号Ｖａを第２入力信号Ｖｂと等しくさせても（Ｖａ＝Ｖｂ）、第２スイッチ素子１２０のソースは第１スイッチ素子１１０のソースよりも電圧降下Ｒ_２・Ｉ_２の分だけ電位が高いので、第１スイッチ素子１１０のゲート・ソース間電圧は、第２スイッチ素子１２０のゲート・ソース間電圧よりも大きいままである。即ち、ヒステリシスコンパレータ回路１０の出力信号Ｖｏは、ロー電位のままである。

この場合、第１入力信号Ｖａを第２入力信号Ｖｂから電圧降下Ｒ_２・Ｉ_２の分だけ差し引いた電位よりも低減させることにより（Ｖａ＜Ｖｂ−Ｒ_２・Ｉ_２）、第１スイッチ素子１１０のゲート・ソース間電圧は、第２スイッチ素子１２０のゲート・ソース間電圧よりも低くなる。これにより、第２スイッチ素子１２０のドレインはロー電位となり、第５スイッチ素子２１０はハイ電位を、第１インバータ２２０はロー電位を、第２インバータ２３０はハイ電位を、それぞれ出力する。即ち、ヒステリシスコンパレータ回路１０は、ハイ電位の出力信号Ｖｏを比較結果として出力する。

即ち、ヒステリシスコンパレータ回路１０は、第１入力信号Ｖａが次式で示す電位以下に低減すると、出力信号Ｖｏを基準電位Ｖｓｓと同程度のロー電位から電源電圧Ｖｓｓと同程度のハイ電位に切り換わる。
（数１）
Ｖａ（Ｌ→Ｈ）＝Ｖｂ−Ｒ_２・Ｉ_２

同様に、例えば、初期状態として、第１入力信号Ｖａが第２入力信号Ｖｂよりも十分に小さい場合（Ｖａ＜＜Ｖｂ）、第１スイッチ素子１１０のドレインはハイ電位となり、第２スイッチ素子１２０のドレインはロー電位となる。これにより、第５スイッチ素子２１０はハイ電位を、第１インバータ２２０はロー電位を、第２インバータ２３０はハイ電位を、それぞれ出力する。即ち、ヒステリシスコンパレータ回路１０は、ハイ電位の出力信号Ｖｏを比較結果として出力する。また、第１インバータ２２０はロー電位の第１切換信号を第１切換部１４４に、第２インバータ２３０はハイ電位の第２切換信号を第２切換部１５４に、それぞれ供給する。

したがって、理想的には、第１スイッチ素子１１０のソースは、共通接続点１２の共通電位よりも電圧降下Ｒ_１・Ｉ_１の分だけ電位が上昇し、第２スイッチ素子１２０のソースは、共通接続点１２の共通電位と等しくなる。ここで、第２入力信号Ｖｂを変えずに、第１入力信号Ｖａを増加させる場合を考える。例えば、第１入力信号Ｖａを第２入力信号Ｖｂと等しくさせても（Ｖａ＝Ｖｂ）、第１スイッチ素子１１０のソースは第２スイッチ素子１２０のソースよりも電圧降下Ｒ_１・Ｉ_１の分だけ電位が高いので、第１スイッチ素子１１０のゲート・ソース間電圧は、第２スイッチ素子１２０のゲート・ソース間電圧よりも小さいままである。即ち、ヒステリシスコンパレータ回路１０の出力信号Ｖｏは、ハイ電位のままである。

この場合、第１入力信号Ｖａを第２入力信号Ｖｂから電圧降下Ｒ_１・Ｉ_１の分だけ加えた電位よりも増加させることにより（Ｖａ＞Ｖｂ＋Ｒ_１・Ｉ_１）、第１スイッチ素子１１０のゲート・ソース間電圧は、第２スイッチ素子１２０のゲート・ソース間電圧とよりも高くなる。これにより、第２スイッチ素子１２０のドレインはハイ電位となり、第５スイッチ素子２１０はロー電位を、第１インバータ２２０はハイ電位を、第２インバータ２３０はロー電位を、それぞれ出力する。

即ち、ヒステリシスコンパレータ回路１０は、第１入力信号Ｖａが次式で示す電位以上に増加すると、出力信号Ｖｏを電源電圧Ｖｓｓと同程度のハイ電位から基準電位Ｖｓｓと同程度のロー電位に切り換わる。
（数２）
Ｖａ（Ｈ→Ｌ）＝Ｖｂ＋Ｒ_１・Ｉ_１

以上より、ヒステリシスコンパレータ回路１０は、（数１）および（数２）式の差分となるヒステリシス幅Ｒ_０・Ｉ_０のヒステリシス特性を有することになる。ここで、Ｒ_０＝Ｒ_１＝Ｒ_２、Ｉ_０／２＝Ｉ_１＝Ｉ_２とした。したがって、図１に示すヒステリシスコンパレータ回路１０は、第１抵抗素子１４２および第２抵抗素子１５２の抵抗値Ｒ_０、および差動対１００に流れる電流Ｉ_０によって、ヒステリシス幅を定めることができる。

例えば、Ｉ_０＝２０μＡ、Ｒ_０＝１ｋΩの場合、ヒステリシス幅は２０ｍＶとなり、Ｒ_０＝１０ｋΩとするとヒステリシス幅は２００ｍＶとなる。このように、ヒステリシスコンパレータ回路１０は、電流Ｉ_０および／または抵抗値Ｒ_０を設定することにより、ヒステリシス特性を調節できる。なお、以上のヒステリシスコンパレータ回路１０は、第２入力信号を固定して、第１入力信号を増減させる例を説明したが、これに限定されることはなく、第１入力信号を固定して、第２入力信号を増減させてもよい。ヒステリシスコンパレータ回路１０は、第１入力信号および第２入力信号のいずれか一方を、予め定められた参照電位または基準電位としてよい。

以上のヒステリシスコンパレータ回路１０は、理想的には、ヒステリシス幅が第１抵抗素子１４２および第２抵抗素子１５２の抵抗値Ｒ_０、および差動対１００に流れる電流Ｉ_０によって設定できる。ここで、第１電位差可変部１４０の第１切換部１４４および第２電位差可変部１５０の第２切換部１５４をトランジスタ等の半導体素子で形成する場合、当該半導体素子はオン抵抗を有する。オン抵抗は、流れる電流によって電圧降下を生じさせるので、（数１）および（数２）は、次式のように示される。
（数３）
Ｖａ（Ｌ→Ｈ）＝Ｖｂ−Ｒ_２・Ｉ_２＋Ｒ_ｏｎ１・Ｉ_１
Ｖａ（Ｈ→Ｌ）＝Ｖｂ＋Ｒ_１・Ｉ_１−Ｒ_ｏｎ２・Ｉ_２

ここで、第１切換部１４４のオン抵抗をＲ_ｏｎ１、第２切換部１５４のオン抵抗をＲ_ｏｎ２とした。（数３）式より、ヒステリシス幅は、次式で示される。
（数４）
Ｖａ（Ｈ→Ｌ）−Ｖａ（Ｌ→Ｈ）＝Ｒ_０・Ｉ_０−Ｉ_０・（Ｒ_ｏｎ１＋Ｒ_ｏｎ２）／２

このようなオン抵抗Ｒ_ｏｎ１およびＲ_ｏｎ２は、製造プロセスおよび環境変動等によって抵抗値が変動することがある。即ち、ヒステリシス幅は、製造ばらつきおよび環境変動等に応じて変動し、精度よく調節することが困難となることがあった。そこで、本実施形態に係るヒステリシスコンパレータ回路２０は、このような製造ばらつきおよび環境変動等が生じても、ヒステリシス特性を安定に保ち、精度よく調節することができる。このようなヒステリシスコンパレータ回路２０について、次に説明する。

図２は、本実施形態に係るヒステリシスコンパレータ回路２０の構成例を示す。本実施形態に係るヒステリシスコンパレータ回路２０において、図１に示されたヒステリシスコンパレータ回路１０の動作と略同一のものには同一の符号を付け、説明を省略する。本実施形態に係るヒステリシスコンパレータ回路２０は、第１電位差可変部１４０および第２電位差可変部１５０とそれぞれマッチングする切換部を更に有する。

ヒステリシスコンパレータ回路２０は、図１に示すヒステリシスコンパレータ回路１０と同様に、差動対１００の第１スイッチ素子１１０のゲートおよび第２スイッチ素子１２０のゲートにそれぞれ入力する入力信号を比較し、比較結果を出力する。ヒステリシスコンパレータ回路２０は、第１電位差可変部１４０および第２電位差可変部１５０を備える。

第１電位差可変部１４０は、比較結果に基づいて、差動対１００が電流源３００に接続される共通接続点１２の共通電位と、第１スイッチ素子１１０のゲートとの間の第１電位差を変化させる。第１電位差可変部１４０は、第１電位差を第２電位差とは異なる電位に変化させる。第１電位差可変部１４０は、第１抵抗素子１４２と、第１切換部１４４と、第３切換部１４６と、を有する。

第１切換部１４４は、図１に示すヒステリシスコンパレータ回路１０と同様に、第１スイッチ素子１１０のソースおよび共通接続点１２の間に接続される。また、第１切換部１４４は、第１切換信号に応じて、第１スイッチ素子１１０のソースおよび共通接続点１２の間を電気的に接続するか否かを切り換える。即ち、第１切換部１４４は、第１スイッチ素子１１０のソースおよび共通接続点１２の間に、第１抵抗素子１４２による電圧降下Ｒ_１・Ｉ_１を生じさせるか否かを切り換える。

第１抵抗素子１４２および第３切換部１４６は、第１スイッチ素子１１０のソースおよび共通接続点１２の間において、第１切換部１４４と並列に接続される。即ち、第１抵抗素子１４２および第３切換部１４６は、第１スイッチ素子１１０のソースおよび共通接続点１２の間において直列に接続される。

第３切換部１４６は、第２切換信号に応じて、第１スイッチ素子１１０のソースおよび共通接続点１２の間を、第１抵抗素子１４２を介して電気的に接続するか否かを切り換える。即ち、第１切換部１４４および第３切換部１４６は、一方が接続状態であれば他方が切断状態となるように、互いに異なる電気的な接続状態に切り換えられる。第１切換部１４４および第３切換部１４６は、ＦＥＴ等のＭＯＳトランジスタでよく、例えば、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタ、もしくはその両方である。

第２電位差可変部１５０は、比較結果に基づいて、共通接続点１２の共通電位と、第２スイッチ素子１２０のゲートとの間の第２電位差を変化させる。第２電位差可変部１５０は、第２電位差を第１電位差とは異なる電位に変化させる。第２電位差可変部１５０は、第２抵抗素子１５２と、第２切換部１５４と、第４切換部１５６と、を有する。

第２切換部１５４は、図１に示すヒステリシスコンパレータ回路１０と同様に、第２スイッチ素子１２０のソースおよび共通接続点１２の間に接続される。また、第２切換部１５４は、第２切換信号に応じて、第２スイッチ素子１２０のソースおよび共通接続点１２の間を電気的に接続するか否かを切り換える。即ち、第２切換部１５４は、第２スイッチ素子１２０のソースおよび共通接続点１２の間に、第２抵抗素子１５２による電圧降下Ｒ_２・Ｉ_２を生じさせるか否かを切り換える。

第２抵抗素子１５２および第４切換部１５６は、第２スイッチ素子１２０のソースおよび共通接続点１２の間において、第２切換部１５４と並列に接続される。即ち、第２抵抗素子１５２および第４切換部１５６は、第２スイッチ素子１２０のソースおよび共通接続点１２の間において直列に接続される。

第４切換部１５６は、第１切換信号に応じて、第２スイッチ素子１２０のソースおよび共通接続点１２の間を、第２抵抗素子１５２を介して電気的に接続するか否かを切り換える。即ち、第２切換部１５４および第４切換部１５６は、一方が接続状態であれば他方が切断状態となるように、互いに異なる電気的な接続状態に切り換えられる。第２切換部１５４および第４切換部１５６は、ＦＥＴ等のＭＯＳトランジスタでよく、例えば、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタ、もしくはその両方である。

以上のように、本実施形態に係るヒステリシスコンパレータ回路２０は、第１切換部１４４、第２切換部１５４、第３切換部１４６、および第４切換部１５６が、比較結果に応じてオンまたはオフの電気的な接続状態を切り換える。そして、第１切換部１４４および第４切換部１５６の組は第１切換信号に基づき、第２切換部１５４および第３切換部１４６の組は第２切換信号に基づき、互いに異なる電気的な接続状態に切り換える。例えば、第１切換部１４４および第４切換部１５６が接続状態となった場合、第２切換部１５４および第３切換部１４６は、切断状態となる。

以上のヒステリシスコンパレータ回路２０は、第１入力信号および第２入力信号の比較結果に応じた出力信号Ｖｏを出力しつつ、第１切換部１４４、第２切換部１５４、第３切換部１４６、および第４切換部１５６を切り換える。なお、第１切換部１４４および第２切換部１５４の動作は、図１で説明した動作と同一である。また、第３切換部１４６は、第１抵抗素子１４２に電圧降下を生じさせる場合に接続状態となり、第４切換部１５６は、第２抵抗素子１５２に電圧降下を生じさせる場合に接続状態となる。

即ち、ヒステリシスコンパレータ回路２０の動作は、図１で説明したヒステリシスコンパレータ回路１０の動作に、第３切換部１４６および第４切換部１５６の接続動作が加わることになる。したがって、（数３）式は、第３切換部１４６および第４切換部１５６のオン抵抗の項を含むことになり、次式のように示される。
（数５）
Ｖａ（Ｌ→Ｈ）＝Ｖｂ−（Ｒ_２＋Ｒ_ｏｎ４）・Ｉ_２＋Ｒ_ｏｎ１・Ｉ_１
Ｖａ（Ｈ→Ｌ）＝Ｖｂ＋（Ｒ_１＋Ｒ_ｏｎ３）・Ｉ_１−Ｒ_ｏｎ２・Ｉ_２

ここで、第３切換部１４６のオン抵抗をＲ_ｏｎ３、第４切換部１５６のオン抵抗をＲ_ｏｎ４とした。（数５）式より、ヒステリシス幅は、次式で示される。
（数６）
Ｖａ（Ｈ→Ｌ）−Ｖａ（Ｌ→Ｈ）＝Ｒ_０・Ｉ_０−Ｉ_０・（Ｒ_ｏｎ１＋Ｒ_ｏｎ２）／２
＋Ｉ_０・（Ｒ_ｏｎ３＋Ｒ_ｏｎ４）／２
＝Ｒ_０・Ｉ_０

ここで、Ｒ_０＝Ｒ_１＝Ｒ_２、Ｉ_０／２＝Ｉ_１＝Ｉ_２とした。また、Ｒ_ｏｎ１＝Ｒ_ｏｎ４、Ｒ_ｏｎ２＝Ｒ_ｏｎ３とした。即ち、第１切換部１４４、第２切換部１５４、第３切換部１４６、および第４切換部１５６のうち、少なくとも、第１切換部１４４および第４切換部１５６のオン抵抗は同一の抵抗値で、第２切換部１５４および第３切換部１４６のオン抵抗は同一の抵抗値であることが望ましい。また、第１切換部１４４、第２切換部１５４、第３切換部１４６、および第４切換部１５６は、同一の抵抗値のオン抵抗をそれぞれ有することがより望ましい。

これにより、本実施形態に係るヒステリシスコンパレータ回路２０は、第１抵抗素子１４２および第２抵抗素子１５２の抵抗値Ｒ_０、および差動対１００に流れる電流Ｉ_０によって定めることができる。即ち、ヒステリシスコンパレータ回路２０は、半導体素子の製造ばらつきおよび環境変動等が生じても、ヒステリシス特性を安定に保ち、精度よく調節することができる。

なお、第１切換部１４４、第２切換部１５４、第３切換部１４６、および第４切換部１５６のオン抵抗は、必ずしも、同一の抵抗値でなくてもよい。ヒステリシスコンパレータ回路２０は、第３切換部１４６および第４切換部１５６が設けられるので、図１に示すヒステリシスコンパレータ回路１０と比較して、第１切換部１４４および第２切換部１５４のオン抵抗の影響を低減させることができる。

また、本実施形態のヒステリシスコンパレータ回路２０は、第３切換部１４６および第４切換部１５６を設けることを説明したが、これに限定されることはない。例えば、第３切換部１４６および第４切換部１５６のうちいずれか一方を設けるだけでも、図１に示すヒステリシスコンパレータ回路１０と比較して、ヒステリシス特性を改善することができる。例えば、第４切換部１５６を設けることで、（数５）式のＶａ（Ｌ→Ｈ）の式に示すように、Ｒ_ｏｎ１・Ｉ_１の項の影響を、Ｒ_ｏｎ４・Ｉ_２の項で低減させることができる。同様に、第３切換部１４６を設けることで、（数５）式のＶａ（Ｈ→Ｌ）の式に示すように、Ｒ_ｏｎ２・Ｉ_２の項の影響を、Ｒ_ｏｎ３・Ｉ_１の項で低減させることができる。

以上の本実施形態に係るヒステリシスコンパレータ回路２０は、第１抵抗素子１４２および第２抵抗素子１５２が、予め定められた抵抗値を有する固定抵抗である例を説明したが、これに限定されることはない。第１抵抗素子１４２および第２抵抗素子１５２は、予め定められた抵抗値の抵抗成分を有する素子であればよい。また、第１抵抗素子１４２および第２抵抗素子１５２は、抵抗値が可変の可変抵抗を有してよい。また、第１抵抗素子１４２および第２抵抗素子１５２は、固定抵抗、可変抵抗、集合抵抗、およびアクティブ素子等のうち、いずれか、または、いずれか２以上の組み合わせでもよい。

図３は、本実施形態に係るヒステリシスコンパレータ回路２０の第１変形例を示す。第１変形例に係るヒステリシスコンパレータ回路２０において、図２に示された本実施形態に係るヒステリシスコンパレータ回路２０の動作と略同一のものには同一の符号を付け、説明を省略する。第１変形例のヒステリシスコンパレータ回路２０は、第１抵抗素子１４２および第２抵抗素子１５２がトランジスタをそれぞれ有する例を示す。

第１抵抗素子１４２および第２抵抗素子１５２は、一例として、それぞれＭＯＳＦＥＴである。この場合、第１抵抗素子１４２のドレインは第１スイッチ素子１１０のソースに、第１抵抗素子１４２のソースは第３切換部１４６に接続される。また、第２抵抗素子１５２のドレインは第２スイッチ素子１２０のソースに、第２抵抗素子１５２のソースは第４切換部１５６に接続される。

第１抵抗素子１４２および第２抵抗素子１５２は、それぞれのゲートに予め定められたゲート電位が供給され、それぞれのドレインおよびソース間の抵抗値が予め定められた抵抗値に設定されてよい。この場合、ＭＯＳＦＥＴがリニア領域の動作範囲となるゲート電位が、第１抵抗素子１４２および第２抵抗素子１５２のゲートにそれぞれ供給されることが望ましい。これにより、第１抵抗素子１４２および第２抵抗素子１５２は、ゲートに供給されるゲート電位に応じて、可変抵抗として機能してもよい。

以上の本実施形態に係るヒステリシスコンパレータ回路２０は、第１電位差可変部１４０および第２電位差可変部１５０がそれぞれ１つの抵抗素子を有する例を説明したが、これに限定されることはない。第１電位差可変部１４０および第２電位差可変部１５０は、複数の抵抗性の素子を有してよい。また、第１電位差可変部１４０および第２電位差可変部１５０は、複数の抵抗性の素子を切り換えることにより、ヒステリシス特性を詳細に調節してもよい。

図４は、本実施形態に係るヒステリシスコンパレータ回路２０の第２変形例を示す。第２変形例に係るヒステリシスコンパレータ回路２０において、図２に示された本実施形態に係るヒステリシスコンパレータ回路２０の動作と略同一のものには同一の符号を付け、説明を省略する。第２変形例のヒステリシスコンパレータ回路２０は、第１電位差可変部１４０および第２電位差可変部１５０が複数の抵抗性の素子を有する。

図４は、第１電位差可変部１４０が第１抵抗素子１４２および第３抵抗素子１６２の２つの抵抗素子を有する例を示す。第３抵抗素子１６２は、第１スイッチ素子１１０のソースおよび第１抵抗素子１４２の間に接続される。そして、第１電位差可変部１４０は、複数の抵抗素子の接続を切り換える第１抵抗切換部１６４を有する。第１抵抗切換部１６４は、第１スイッチ素子１１０のソースおよび第１抵抗素子１４２の間において、第３抵抗素子１６２と並列に接続される。

第１抵抗切換部１６４は、第３入力１８から入力する設定信号に応じて、第１スイッチ素子１１０のソースおよび第１抵抗素子１４２の間の電気的な接続を、第３抵抗素子１６２を介して接続するか否かを切り換える。即ち、第１抵抗切換部１６４は、第１スイッチ素子１１０のソースおよび第３切換部１４６の間の抵抗値に、第３抵抗素子１６２の抵抗値を加えるか否かを切り換える。これによって、第１抵抗切換部１６４は、（数５）式のＲ_１の値を調節することができ、Ｖａ（Ｈ→Ｌ）側のヒステリシス幅を可変にすることができる。

また、図４は、第２電位差可変部１５０が第２抵抗素子１５２および第４抵抗素子１６６の２つの抵抗素子を有する例を示す。第４抵抗素子１６６は、第２スイッチ素子１２０のソースおよび第２抵抗素子１５２の間に接続される。そして、第２電位差可変部１５０は、複数の抵抗素子の接続を切り換える第２抵抗切換部１６８を有する。第２抵抗切換部１６８は、第２スイッチ素子１２０のソースおよび第２抵抗素子１５２の間において、第４抵抗素子１６６と並列に接続される。

第２抵抗切換部１６８は、第３入力１８から入力する設定信号に応じて、第２スイッチ素子１２０のソースおよび第２抵抗素子１５２の間の電気的な接続を、第４抵抗素子１６６を介して接続するか否かを切り換える。即ち、第２抵抗切換部１６８は、第２スイッチ素子１２０のソースおよび第４切換部１５６の間の抵抗値に、第４抵抗素子１６６の抵抗値を加えるか否かを切り換える。これによって、第２抵抗切換部１６８は、（数５）式のＲ_２の値を調節することができ、Ｖａ（Ｌ→Ｈ）側のヒステリシス幅を可変にすることができる。

なお、図４は、第１抵抗切換部１６４および第２抵抗切換部１６８が、同一の設定信号に応じて、ヒステリシス幅を可変にする例を説明したが、これに限定されることはない。第１抵抗切換部１６４および第２抵抗切換部１６８は、異なる設定信号をそれぞれのゲートに入力し、異なるタイミング等においてそれぞれ抵抗値を切り換えてもよい。

以上のように、第２変形例のヒステリシスコンパレータ回路２０は、設定信号に応じて、ヒステリシス幅を可変にすることができる。なお、図４は、第１電位差可変部１４０および第２電位差可変部１５０がそれぞれ２つの抵抗素子を有する例を示した。これに代えて、第１電位差可変部１４０および第２電位差可変部１５０は、それぞれ３つ以上の抵抗素子を有し、ヒステリシス幅を３つ以上の異なる幅に可変させてもよい。

以上の本実施形態に係るヒステリシスコンパレータ回路２０は、第３切換部１４６および第４切換部１５６のいずれか一方が接続状態であれば他方が切断状態となるように、電気的な接続状態を切り換える例を説明した。しかしながら、ヒステリシスコンパレータ回路２０は、これに限定されることはない。例えば、ヒステリシスコンパレータ回路２０は、第１切換部１４４が接続状態となった場合に、対応する第４切換部１５６が接続状態になり、また、第２切換部１５４が接続状態となった場合に、対応する第３切換部１４６が接続状態になればよい。このようなヒステリシスコンパレータ回路２０の例を次に説明する。

図５は、本実施形態に係るヒステリシスコンパレータ回路２０の第３変形例を示す。第３変形例に係るヒステリシスコンパレータ回路２０において、図２に示された本実施形態に係るヒステリシスコンパレータ回路２０の動作と略同一のものには同一の符号を付け、説明を省略する。第３変形例のヒステリシスコンパレータ回路２０は、第３切換部１４６および第４切換部１５６が電気的に接続する接続状態を保持する。

即ち、第３切換部１４６および第４切換部１５６は、比較結果に関わらず電気的な接続状態をオン状態のままにする。この場合、第３切換部１４６および第４切換部１５６は、出力部２００からの切換信号に代えて、予め定められたオン電位がゲートにそれぞれ供給される。一方、第１切換部１４４および第２切換部１５４は、比較結果に応じて互いに異なる電気的な接続状態に切り換える。

これにより、第３変形例のヒステリシスコンパレータ回路２０は、第１切換部１４４が接続状態となった場合に、対応する第４切換部１５６も接続状態にさせ、また、第２切換部１５４が接続状態となった場合に、対応する第３切換部１４６も接続状態にさせることができる。したがって、第３変形例のヒステリシスコンパレータ回路２０は、半導体素子の製造ばらつきおよび環境変動等が生じても、ヒステリシス特性を安定に保ち、精度よく調節することができる。なお、第３変形例のヒステリシスコンパレータ回路２０における第３切換部１４６および第４切換部１５６の接続状態は、既に説明した第１変形例および第２変形例のヒステリシスコンパレータ回路２０にも適用することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ ヒステリシスコンパレータ回路、１２ 共通接続点、１４ 第１入力、１６ 第２入力、１８ 第３入力、２０ ヒステリシスコンパレータ回路、１００ 差動対、１１０ 第１スイッチ素子、１２０ 第２スイッチ素子、１３０ ミラー回路、１３２ 第３スイッチ素子、１３４ 第４スイッチ素子、１４０ 第１電位差可変部、１４２ 第１抵抗素子、１４４ 第１切換部、１４６ 第３切換部、１５０ 第２電位差可変部、１５２ 第２抵抗素子、１５４ 第２切換部、１５６ 第４切換部、１６２ 第３抵抗素子、１６４ 第１抵抗切換部、１６６ 第４抵抗素子、１６８ 第２抵抗切換部、２００ 出力部、２１０ 第５スイッチ素子、２２０ 第１インバータ、２３０ 第２インバータ、３００ 電流源、３１０ 定電流源、３２０ 第６スイッチ素子、３３０ 第７スイッチ素子、３４０ 第８スイッチ素子

Claims (10)

1. 第１スイッチ素子および第２スイッチ素子を有する差動対の前記第１スイッチ素子のゲートおよび前記第２スイッチ素子のゲートにそれぞれ入力する入力信号を比較し、比較結果を出力するヒステリシスコンパレータ回路であって、
   前記比較結果に基づいて、前記差動対が電流源に接続される共通接続点の共通電位と、前記第１スイッチ素子のゲートとの間の第１電位差を変化させる第１電位差可変部と、
   前記比較結果に基づいて、前記共通接続点の共通電位と、前記第２スイッチ素子のゲートとの間の第２電位差を変化させる第２電位差可変部と、
   を備え、
   前記第１電位差可変部は、前記第１スイッチ素子のソースおよび前記共通接続点の間に接続される第１切換部と、前記第１スイッチ素子のソースおよび前記共通接続点の間において、前記第１切換部と並列に接続される、直列に接続された第１抵抗素子および第３切換部とを有し、前記第３切換部は、前記第１スイッチ素子のソースおよび前記共通接続点の間を前記第１抵抗素子を介して接続するか否かを切り換え、
   前記第２電位差可変部は、前記第２スイッチ素子のソースおよび前記共通接続点の間に接続される第２切換部と、前記第２スイッチ素子のソースおよび前記共通接続点の間において、前記第２切換部と並列に接続される、直列に接続された第２抵抗素子および第４切換部とを有し、前記第４切換部は、前記第２スイッチ素子のソースおよび前記共通接続点の間を前記第２抵抗素子を介して接続するか否かを切り換え、
   前記第１切換部、前記第２切換部、前記第３切換部、および前記第４切換部は、前記比較結果に応じてオンまたはオフの電気的な接続状態を切り換え、
   前記第１切換部および前記第４切換部の組と、前記第２切換部および前記第３切換部の組とは、互いに異なる電気的な接続状態に切り換える
   ヒステリシスコンパレータ回路。
2. 前記第１電位差可変部は、前記第１電位差を前記第２電位差とは異なる電位に変化させ、
   前記第２電位差可変部は、前記第２電位差を前記第１電位差とは異なる電位に変化させる、請求項１に記載のヒステリシスコンパレータ回路。
3. 前記第１切換部は、前記第４切換部のオン抵抗と同一の抵抗値のオン抵抗を有し、
   前記第２切換部は、前記第３切換部のオン抵抗と同一の抵抗値のオン抵抗を有する、請求項１または２に記載のヒステリシスコンパレータ回路。
4. 前記第１切換部、前記第２切換部、前記第３切換部、および前記第４切換部は、同一の抵抗値のオン抵抗をそれぞれ有する、請求項１から３のいずれか一項に記載のヒステリシスコンパレータ回路。
5. 前記第１抵抗素子および前記第２抵抗素子は、予め定められた抵抗値を有する固定抵抗である、請求項１から４のいずれか一項に記載のヒステリシスコンパレータ回路。
6. 前記第１抵抗素子および前記第２抵抗素子は、トランジスタを有する、請求項１から５のいずれか一項に記載のヒステリシスコンパレータ回路。
7. 前記第１抵抗素子および前記第２抵抗素子は、抵抗値が可変の可変抵抗を有する、請求項１から６のいずれか一項に記載のヒステリシスコンパレータ回路。
8. 前記第１電位差可変部および前記第２電位差可変部は、
   複数の抵抗素子と、
   前記複数の抵抗素子の接続を切り換える抵抗切換部と、
   をそれぞれ有する、請求項１から７のいずれか一項に記載のヒステリシスコンパレータ回路。
9. 前記第１スイッチ素子および前記第２スイッチ素子は、ＭＯＳトランジスタである、請求項１から８のいずれか一項に記載のヒステリシスコンパレータ回路。
10. 前記第１抵抗素子の一端は前記第１スイッチ素子のソースに接続され、前記第１抵抗素子の他端は前記第３切換部の一端に接続され、前記第３切換部の他端は前記共通接続点に接続され、
    前記第２抵抗素子の一端は前記第２スイッチ素子のソースに接続され、前記第２抵抗素子の他端は前記第４切換部の一端に接続され、前記第４切換部の他端は前記共通接続点に接続される
    請求項１から９のいずれか一項に記載のヒステリシスコンパレータ回路。

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