以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、ヒステリシス特性を調節可能なヒステリシスコンパレータ回路10の構成例を示す。ヒステリシスコンパレータ回路10は、差動対に複数の抵抗素子と複数のスイッチ素子を設け、ヒステリシス特性を調節可能とする。ヒステリシスコンパレータ回路10は、差動対100と、出力部200と、電流源300と、を備える。
差動対100は、電源電圧Vddおよび共通接続点12の間に設けられ、第1入力信号および第2入力信号の2つの入力信号が入力する。差動対100は、第1入力14、第2入力16、第1スイッチ素子110、第2スイッチ素子120、ミラー回路130、第1電位差可変部140、および第2電位差可変部150を有する。
第1入力14は、第1入力信号を入力し、第2入力16は、第2入力信号を入力する。第1スイッチ素子110は、第1入力14から入力する第1入力信号に応じて電気的な接続を切り換えるスイッチ素子である。第1スイッチ素子110は、FET等のMOSトランジスタでよく、一例として、NMOSトランジスタである。この場合、第1入力信号は、第1スイッチ素子110のゲートに入力する。
第2スイッチ素子120は、第2入力16から入力する第2入力信号に応じて電気的な接続を切り換えるスイッチ素子である。第2スイッチ素子120は、FET等のMOSトランジスタでよく、一例として、NMOSFETである。この場合、第2入力信号は、第2スイッチ素子120のゲートに入力する。第1スイッチ素子110および第2スイッチ素子120は、略同一の種類、および略同一の形状のスイッチ素子であることが望ましい。
ミラー回路130は、2つの電流路から略同一の電流を出力する。ミラー回路130は、第3スイッチ素子132および第4スイッチ素子134を含む。第3スイッチ素子132および第4スイッチ素子134は、それぞれ、FET等のMOSトランジスタでよく、一例として、PMOSトランジスタである。例えば、第3スイッチ素子132および第4スイッチ素子134のソースは互いに電源電圧Vddに接続され、ゲートは互いに第3スイッチ素子132のドレインに接続される。また、第3スイッチ素子132および第4スイッチ素子134のドレインは、それぞれ略同一の電流を出力する2つの電流路となる。
例えば、第3スイッチ素子132のドレインは、第1スイッチ素子110のドレインに接続され、当該ドレインに向けて第1電流I1を流す。第4スイッチ素子134のドレインは、第2スイッチ素子120のドレインに接続され、当該ドレインに向けて第2電流I2を流す。以上のミラー回路130は、第1電流I1および第2電流I2を略同一の電流値Iとなるように機能するカレントミラー回路を構成する。
第1電位差可変部140は、第1スイッチ素子110のソースおよび共通接続点12の間に設けられ、第1スイッチ素子110のソース電位および共通接続点12の共通電位の間の電位差を変化させる。第1電位差可変部140は、第1抵抗素子142および第1切換部144を含む。第1抵抗素子142は、第1スイッチ素子110のソースおよび共通接続点12の間に設けられる。第1抵抗素子142は、抵抗成分を有し、電流が流れることにより電圧降下を生じさせる。第1抵抗素子142は、例えば、抵抗値R1を有し、第1電流I1が流れることにより電圧降下R1・I1を生じさせる。
第1切換部144は、第1スイッチ素子110のソースおよび共通接続点12の間に、第1抵抗素子142と並列に設けられる。第1切換部144は、入力する第1切換信号に応じて、第1スイッチ素子110のソースおよび共通接続点12の間を電気的に接続するか否かを切り換える。即ち、第1切換部144は、第1スイッチ素子110のソースおよび共通接続点12の間に、電圧降下R1・I1を生じさせるか否かを切り換える。第1切換部144は、FET等のMOSトランジスタでよく、例えば、NMOSトランジスタまたはPMOSトランジスタ、もしくはその両方である。
即ち、第1電位差可変部140は、第1切換信号に応じて、第1スイッチ素子110のゲート電位と共通接続点12の共通電位との間の電位差を切り換えることになる。ここで、第1スイッチ素子110のゲート電位と共通接続点12の共通電位との間の電位差を、第1電位差とする。
第2電位差可変部150は、第2スイッチ素子120のソースおよび共通接続点12の間に設けられ、第2スイッチ素子120のソース電位および共通接続点12の共通電位の間の電位差を変化させる。第2電位差可変部150は、第2抵抗素子152および第2切換部154を含む。第2抵抗素子152は、第2スイッチ素子120のソースおよび共通接続点12の間に設けられる。第2抵抗素子152は、抵抗成分を有し、電流が流れることにより電圧降下を生じさせる。第2抵抗素子152は、例えば、抵抗値R2を有し、第2電流I2が流れることにより電圧降下R2・I2を生じさせる。
第2切換部154は、第2スイッチ素子120のソースおよび共通接続点12の間に、第2抵抗素子152と並列に設けられる。第2切換部154は、入力する第2切換信号に応じて、第2スイッチ素子120のソースおよび共通接続点12の間を電気的に接続するか否かを切り換える。即ち、第2切換部154は、第2スイッチ素子120のソースおよび共通接続点12の間に、電圧降下R2・I2を生じさせるか否かを切り換える。第2切換部154は、FET等のMOSトランジスタでよく、例えば、NMOSトランジスタまたはPMOSトランジスタ、もしくはその両方である。第2切換部154は、第1切換部144と同一の種類、および同一の形状のスイッチ素子であることが望ましい。
即ち、第2電位差可変部150は、第2切換信号に応じて、第2スイッチ素子120のゲート電位と共通接続点12の共通電位との間の電位差を切り換えることになる。ここで、第2スイッチ素子120のゲート電位と共通接続点12の共通電位との間の電位差を、第2電位差とする。
なお、第1切換信号および第2切換信号は、互いに論理が反転した制御信号でよい。即ち、第1電位差可変部140が第1電位差に電圧降下R1・I1を生じさせた場合、第2電位差可変部150は、第2電位差に電圧降下R2・I2を生じさせない。また、第1電位差可変部140が第1電位差に電圧降下R1・I1を生じさせない場合、第2電位差可変部150は、第2電位差に電圧降下R2・I2を生じさせる。以上の差動対100は、第1入力信号、第2入力信号、第1切換信号、および第2切換信号に応じて、第2スイッチ素子120のドレインから出力信号Vcを出力する。
出力部200は、差動対100の出力信号Vcの論理を反転させた信号を、ヒステリシスコンパレータ回路10の出力信号Voとして出力する。出力部200は第5スイッチ素子210と、第1インバータ220と、第2インバータ230と、を有する。
第5スイッチ素子210は、出力信号Vcがハイ電位であることに応じて、ロー電位を出力し、出力信号Vcがロー電位であることに応じて、ハイ電位を出力する。第5スイッチ素子210は、FET等のMOSトランジスタでよく、一例として、PMOSトランジスタである。第5スイッチ素子210は、ソースが電源電圧Vddに接続され、ゲートに供給される出力信号Vcに応じて、ドレインからハイ電位およびロー電位のいずれかを出力する。
第1インバータ220は、第5スイッチ素子210が出力する信号の論理を反転させた信号を出力する。第1インバータ220は、出力信号を第2インバータ230に供給する。また、第1インバータ220は、出力信号を第1切換信号として、第1電位差可変部140の第1切換部144に供給する。
第2インバータ230は、第1インバータ220が出力する信号の論理を反転させた信号を出力する。第2インバータ230は、出力信号をヒステリシスコンパレータ回路10の出力信号Voとして出力する。また、第2インバータ230は、出力信号を第2切換信号として、第2電位差可変部150の第2切換部154に供給する。以上のように、出力部200は、差動対100の出力信号Vcに応じた信号を出力信号Voとして出力しつつ、第1電位差可変部140に第1切換信号を、第2電位差可変部150に第2切換信号を、それぞれフィードバックする。
電流源300は、複数の電流路において、予め定められた電流を流す。電流源300は、定電流源310と、第6スイッチ素子320と、第7スイッチ素子330と、第8スイッチ素子340と、を有する。定電流源310は、第6スイッチ素子320を介して、基準電位Vssに向けて、予め定められた電流I0を流す。ここで、基準電位Vssは、グラウンド電位および0V等の予め定められた電位でよい。
第6スイッチ素子320は、ゲートおよびドレインが定電流源310に接続され、ソースが基準電位Vssに接続され、ドレインおよびソース間に電流I0を流す。また、第7スイッチ素子330は、ゲートが第6スイッチ素子320のゲートに接続され、ドレインが共通接続点12に接続され、ソースが基準電位Vssに接続される。定電流源310、第6スイッチ素子320、および第7スイッチ素子330は、カレントミラー回路を構成し、第7スイッチ素子330は、ドレインおよびソース間に電流I0を流す。
なお、第7スイッチ素子330が共通接続点12から基準電位Vssに流す電流I0は、差動対100が共通接続点12へと流す電流である。即ち、ミラー回路130によって流れる第1電流I1および第2電流I2の和が、電流I0となる。第6スイッチ素子320、および第7スイッチ素子330は、FET等のMOSトランジスタでよく、一例として、NMOSトランジスタである。
第8スイッチ素子340は、ゲートが第6スイッチ素子320のゲートに接続され、ドレインが第5スイッチ素子210のドレインに接続され、ソースが基準電位Vssに接続される。定電流源310、第6スイッチ素子320、および第8スイッチ素子340は、カレントミラー回路を構成し、第8スイッチ素子340は、ドレインおよびソース間に電流I0を流す。第8スイッチ素子340は、FET等のMOSトランジスタでよく、一例として、NMOSトランジスタである。第6スイッチ素子320、第7スイッチ素子330、および第8スイッチ素子340は、同一の種類、および同一の形状のスイッチ素子であることが望ましい。
以上のヒステリシスコンパレータ回路10は、第1入力信号および第2入力信号の比較結果に応じた出力信号Voを出力する。例えば、初期状態として、第1入力信号Vaが第2入力信号Vbよりも十分に大きい場合(Va>>Vb)、第1スイッチ素子110のゲート・ソース間電圧は、第2スイッチ素子120のゲート・ソース間電圧よりも大きくなる。ミラー回路130は、第1電流I1および第2電流I2を略同一の電流値となるように動作するので、第3スイッチ素子132のゲート・ソース間電圧は、第4スイッチ素子134のゲート・ソース間電圧よりも小さくなる。
即ち、第1スイッチ素子110のドレインはロー電位となり、第2スイッチ素子120のドレインはハイ電位となる。これにより、第5スイッチ素子210のゲートにはハイ電位が入力されるので、第5スイッチ素子210はロー電位を、第1インバータ220はハイ電位を、第2インバータ230はロー電位を、それぞれ出力する。即ち、ヒステリシスコンパレータ回路10は、ロー電位の出力信号Voを比較結果として出力する。また、第1インバータ220はハイ電位の第1切換信号を第1切換部144に、第2インバータ230はロー電位の第2切換信号を第2切換部154に、それぞれ供給する。
これにより、第1切換部144は、第1スイッチ素子110のソースおよび共通接続点12の間を電気的に接続する。また、第2切換部154は、第1スイッチ素子110のソースおよび共通接続点12の間を電気的に切断し、第2抵抗素子152は電圧降下R2・I2を生じさせる。したがって、理想的には、第1スイッチ素子110のソースは、共通接続点12の共通電位と略等しくなり、第2スイッチ素子120のソースは、共通接続点12の共通電位よりも電圧降下R2・I2の分だけ電位が上昇する。
ここで、第2入力信号Vbを変えずに、第1入力信号Vaを低減させる場合を考える。例えば、第1入力信号Vaを第2入力信号Vbと等しくさせても(Va=Vb)、第2スイッチ素子120のソースは第1スイッチ素子110のソースよりも電圧降下R2・I2の分だけ電位が高いので、第1スイッチ素子110のゲート・ソース間電圧は、第2スイッチ素子120のゲート・ソース間電圧よりも大きいままである。即ち、ヒステリシスコンパレータ回路10の出力信号Voは、ロー電位のままである。
この場合、第1入力信号Vaを第2入力信号Vbから電圧降下R2・I2の分だけ差し引いた電位よりも低減させることにより(Va<Vb−R2・I2)、第1スイッチ素子110のゲート・ソース間電圧は、第2スイッチ素子120のゲート・ソース間電圧よりも低くなる。これにより、第2スイッチ素子120のドレインはロー電位となり、第5スイッチ素子210はハイ電位を、第1インバータ220はロー電位を、第2インバータ230はハイ電位を、それぞれ出力する。即ち、ヒステリシスコンパレータ回路10は、ハイ電位の出力信号Voを比較結果として出力する。
即ち、ヒステリシスコンパレータ回路10は、第1入力信号Vaが次式で示す電位以下に低減すると、出力信号Voを基準電位Vssと同程度のロー電位から電源電圧Vssと同程度のハイ電位に切り換わる。
(数1)
Va(L→H)=Vb−R2・I2
同様に、例えば、初期状態として、第1入力信号Vaが第2入力信号Vbよりも十分に小さい場合(Va<<Vb)、第1スイッチ素子110のドレインはハイ電位となり、第2スイッチ素子120のドレインはロー電位となる。これにより、第5スイッチ素子210はハイ電位を、第1インバータ220はロー電位を、第2インバータ230はハイ電位を、それぞれ出力する。即ち、ヒステリシスコンパレータ回路10は、ハイ電位の出力信号Voを比較結果として出力する。また、第1インバータ220はロー電位の第1切換信号を第1切換部144に、第2インバータ230はハイ電位の第2切換信号を第2切換部154に、それぞれ供給する。
したがって、理想的には、第1スイッチ素子110のソースは、共通接続点12の共通電位よりも電圧降下R1・I1の分だけ電位が上昇し、第2スイッチ素子120のソースは、共通接続点12の共通電位と等しくなる。ここで、第2入力信号Vbを変えずに、第1入力信号Vaを増加させる場合を考える。例えば、第1入力信号Vaを第2入力信号Vbと等しくさせても(Va=Vb)、第1スイッチ素子110のソースは第2スイッチ素子120のソースよりも電圧降下R1・I1の分だけ電位が高いので、第1スイッチ素子110のゲート・ソース間電圧は、第2スイッチ素子120のゲート・ソース間電圧よりも小さいままである。即ち、ヒステリシスコンパレータ回路10の出力信号Voは、ハイ電位のままである。
この場合、第1入力信号Vaを第2入力信号Vbから電圧降下R1・I1の分だけ加えた電位よりも増加させることにより(Va>Vb+R1・I1)、第1スイッチ素子110のゲート・ソース間電圧は、第2スイッチ素子120のゲート・ソース間電圧とよりも高くなる。これにより、第2スイッチ素子120のドレインはハイ電位となり、第5スイッチ素子210はロー電位を、第1インバータ220はハイ電位を、第2インバータ230はロー電位を、それぞれ出力する。
即ち、ヒステリシスコンパレータ回路10は、第1入力信号Vaが次式で示す電位以上に増加すると、出力信号Voを電源電圧Vssと同程度のハイ電位から基準電位Vssと同程度のロー電位に切り換わる。
(数2)
Va(H→L)=Vb+R1・I1
以上より、ヒステリシスコンパレータ回路10は、(数1)および(数2)式の差分となるヒステリシス幅R0・I0のヒステリシス特性を有することになる。ここで、R0=R1=R2、I0/2=I1=I2とした。したがって、図1に示すヒステリシスコンパレータ回路10は、第1抵抗素子142および第2抵抗素子152の抵抗値R0、および差動対100に流れる電流I0によって、ヒステリシス幅を定めることができる。
例えば、I0=20μA、R0=1kΩの場合、ヒステリシス幅は20mVとなり、R0=10kΩとするとヒステリシス幅は200mVとなる。このように、ヒステリシスコンパレータ回路10は、電流I0および/または抵抗値R0を設定することにより、ヒステリシス特性を調節できる。なお、以上のヒステリシスコンパレータ回路10は、第2入力信号を固定して、第1入力信号を増減させる例を説明したが、これに限定されることはなく、第1入力信号を固定して、第2入力信号を増減させてもよい。ヒステリシスコンパレータ回路10は、第1入力信号および第2入力信号のいずれか一方を、予め定められた参照電位または基準電位としてよい。
以上のヒステリシスコンパレータ回路10は、理想的には、ヒステリシス幅が第1抵抗素子142および第2抵抗素子152の抵抗値R0、および差動対100に流れる電流I0によって設定できる。ここで、第1電位差可変部140の第1切換部144および第2電位差可変部150の第2切換部154をトランジスタ等の半導体素子で形成する場合、当該半導体素子はオン抵抗を有する。オン抵抗は、流れる電流によって電圧降下を生じさせるので、(数1)および(数2)は、次式のように示される。
(数3)
Va(L→H)=Vb−R2・I2+Ron1・I1
Va(H→L)=Vb+R1・I1−Ron2・I2
ここで、第1切換部144のオン抵抗をRon1、第2切換部154のオン抵抗をRon2とした。(数3)式より、ヒステリシス幅は、次式で示される。
(数4)
Va(H→L)−Va(L→H)=R0・I0−I0・(Ron1+Ron2)/2
このようなオン抵抗Ron1およびRon2は、製造プロセスおよび環境変動等によって抵抗値が変動することがある。即ち、ヒステリシス幅は、製造ばらつきおよび環境変動等に応じて変動し、精度よく調節することが困難となることがあった。そこで、本実施形態に係るヒステリシスコンパレータ回路20は、このような製造ばらつきおよび環境変動等が生じても、ヒステリシス特性を安定に保ち、精度よく調節することができる。このようなヒステリシスコンパレータ回路20について、次に説明する。
図2は、本実施形態に係るヒステリシスコンパレータ回路20の構成例を示す。本実施形態に係るヒステリシスコンパレータ回路20において、図1に示されたヒステリシスコンパレータ回路10の動作と略同一のものには同一の符号を付け、説明を省略する。本実施形態に係るヒステリシスコンパレータ回路20は、第1電位差可変部140および第2電位差可変部150とそれぞれマッチングする切換部を更に有する。
ヒステリシスコンパレータ回路20は、図1に示すヒステリシスコンパレータ回路10と同様に、差動対100の第1スイッチ素子110のゲートおよび第2スイッチ素子120のゲートにそれぞれ入力する入力信号を比較し、比較結果を出力する。ヒステリシスコンパレータ回路20は、第1電位差可変部140および第2電位差可変部150を備える。
第1電位差可変部140は、比較結果に基づいて、差動対100が電流源300に接続される共通接続点12の共通電位と、第1スイッチ素子110のゲートとの間の第1電位差を変化させる。第1電位差可変部140は、第1電位差を第2電位差とは異なる電位に変化させる。第1電位差可変部140は、第1抵抗素子142と、第1切換部144と、第3切換部146と、を有する。
第1切換部144は、図1に示すヒステリシスコンパレータ回路10と同様に、第1スイッチ素子110のソースおよび共通接続点12の間に接続される。また、第1切換部144は、第1切換信号に応じて、第1スイッチ素子110のソースおよび共通接続点12の間を電気的に接続するか否かを切り換える。即ち、第1切換部144は、第1スイッチ素子110のソースおよび共通接続点12の間に、第1抵抗素子142による電圧降下R1・I1を生じさせるか否かを切り換える。
第1抵抗素子142および第3切換部146は、第1スイッチ素子110のソースおよび共通接続点12の間において、第1切換部144と並列に接続される。即ち、第1抵抗素子142および第3切換部146は、第1スイッチ素子110のソースおよび共通接続点12の間において直列に接続される。
第3切換部146は、第2切換信号に応じて、第1スイッチ素子110のソースおよび共通接続点12の間を、第1抵抗素子142を介して電気的に接続するか否かを切り換える。即ち、第1切換部144および第3切換部146は、一方が接続状態であれば他方が切断状態となるように、互いに異なる電気的な接続状態に切り換えられる。第1切換部144および第3切換部146は、FET等のMOSトランジスタでよく、例えば、NMOSトランジスタまたはPMOSトランジスタ、もしくはその両方である。
第2電位差可変部150は、比較結果に基づいて、共通接続点12の共通電位と、第2スイッチ素子120のゲートとの間の第2電位差を変化させる。第2電位差可変部150は、第2電位差を第1電位差とは異なる電位に変化させる。第2電位差可変部150は、第2抵抗素子152と、第2切換部154と、第4切換部156と、を有する。
第2切換部154は、図1に示すヒステリシスコンパレータ回路10と同様に、第2スイッチ素子120のソースおよび共通接続点12の間に接続される。また、第2切換部154は、第2切換信号に応じて、第2スイッチ素子120のソースおよび共通接続点12の間を電気的に接続するか否かを切り換える。即ち、第2切換部154は、第2スイッチ素子120のソースおよび共通接続点12の間に、第2抵抗素子152による電圧降下R2・I2を生じさせるか否かを切り換える。
第2抵抗素子152および第4切換部156は、第2スイッチ素子120のソースおよび共通接続点12の間において、第2切換部154と並列に接続される。即ち、第2抵抗素子152および第4切換部156は、第2スイッチ素子120のソースおよび共通接続点12の間において直列に接続される。
第4切換部156は、第1切換信号に応じて、第2スイッチ素子120のソースおよび共通接続点12の間を、第2抵抗素子152を介して電気的に接続するか否かを切り換える。即ち、第2切換部154および第4切換部156は、一方が接続状態であれば他方が切断状態となるように、互いに異なる電気的な接続状態に切り換えられる。第2切換部154および第4切換部156は、FET等のMOSトランジスタでよく、例えば、NMOSトランジスタまたはPMOSトランジスタ、もしくはその両方である。
以上のように、本実施形態に係るヒステリシスコンパレータ回路20は、第1切換部144、第2切換部154、第3切換部146、および第4切換部156が、比較結果に応じてオンまたはオフの電気的な接続状態を切り換える。そして、第1切換部144および第4切換部156の組は第1切換信号に基づき、第2切換部154および第3切換部146の組は第2切換信号に基づき、互いに異なる電気的な接続状態に切り換える。例えば、第1切換部144および第4切換部156が接続状態となった場合、第2切換部154および第3切換部146は、切断状態となる。
以上のヒステリシスコンパレータ回路20は、第1入力信号および第2入力信号の比較結果に応じた出力信号Voを出力しつつ、第1切換部144、第2切換部154、第3切換部146、および第4切換部156を切り換える。なお、第1切換部144および第2切換部154の動作は、図1で説明した動作と同一である。また、第3切換部146は、第1抵抗素子142に電圧降下を生じさせる場合に接続状態となり、第4切換部156は、第2抵抗素子152に電圧降下を生じさせる場合に接続状態となる。
即ち、ヒステリシスコンパレータ回路20の動作は、図1で説明したヒステリシスコンパレータ回路10の動作に、第3切換部146および第4切換部156の接続動作が加わることになる。したがって、(数3)式は、第3切換部146および第4切換部156のオン抵抗の項を含むことになり、次式のように示される。
(数5)
Va(L→H)=Vb−(R2+Ron4)・I2+Ron1・I1
Va(H→L)=Vb+(R1+Ron3)・I1−Ron2・I2
ここで、第3切換部146のオン抵抗をRon3、第4切換部156のオン抵抗をRon4とした。(数5)式より、ヒステリシス幅は、次式で示される。
(数6)
Va(H→L)−Va(L→H)=R0・I0−I0・(Ron1+Ron2)/2
+I0・(Ron3+Ron4)/2
=R0・I0
ここで、R0=R1=R2、I0/2=I1=I2とした。また、Ron1=Ron4、Ron2=Ron3とした。即ち、第1切換部144、第2切換部154、第3切換部146、および第4切換部156のうち、少なくとも、第1切換部144および第4切換部156のオン抵抗は同一の抵抗値で、第2切換部154および第3切換部146のオン抵抗は同一の抵抗値であることが望ましい。また、第1切換部144、第2切換部154、第3切換部146、および第4切換部156は、同一の抵抗値のオン抵抗をそれぞれ有することがより望ましい。
これにより、本実施形態に係るヒステリシスコンパレータ回路20は、第1抵抗素子142および第2抵抗素子152の抵抗値R0、および差動対100に流れる電流I0によって定めることができる。即ち、ヒステリシスコンパレータ回路20は、半導体素子の製造ばらつきおよび環境変動等が生じても、ヒステリシス特性を安定に保ち、精度よく調節することができる。
なお、第1切換部144、第2切換部154、第3切換部146、および第4切換部156のオン抵抗は、必ずしも、同一の抵抗値でなくてもよい。ヒステリシスコンパレータ回路20は、第3切換部146および第4切換部156が設けられるので、図1に示すヒステリシスコンパレータ回路10と比較して、第1切換部144および第2切換部154のオン抵抗の影響を低減させることができる。
また、本実施形態のヒステリシスコンパレータ回路20は、第3切換部146および第4切換部156を設けることを説明したが、これに限定されることはない。例えば、第3切換部146および第4切換部156のうちいずれか一方を設けるだけでも、図1に示すヒステリシスコンパレータ回路10と比較して、ヒステリシス特性を改善することができる。例えば、第4切換部156を設けることで、(数5)式のVa(L→H)の式に示すように、Ron1・I1の項の影響を、Ron4・I2の項で低減させることができる。同様に、第3切換部146を設けることで、(数5)式のVa(H→L)の式に示すように、Ron2・I2の項の影響を、Ron3・I1の項で低減させることができる。
以上の本実施形態に係るヒステリシスコンパレータ回路20は、第1抵抗素子142および第2抵抗素子152が、予め定められた抵抗値を有する固定抵抗である例を説明したが、これに限定されることはない。第1抵抗素子142および第2抵抗素子152は、予め定められた抵抗値の抵抗成分を有する素子であればよい。また、第1抵抗素子142および第2抵抗素子152は、抵抗値が可変の可変抵抗を有してよい。また、第1抵抗素子142および第2抵抗素子152は、固定抵抗、可変抵抗、集合抵抗、およびアクティブ素子等のうち、いずれか、または、いずれか2以上の組み合わせでもよい。
図3は、本実施形態に係るヒステリシスコンパレータ回路20の第1変形例を示す。第1変形例に係るヒステリシスコンパレータ回路20において、図2に示された本実施形態に係るヒステリシスコンパレータ回路20の動作と略同一のものには同一の符号を付け、説明を省略する。第1変形例のヒステリシスコンパレータ回路20は、第1抵抗素子142および第2抵抗素子152がトランジスタをそれぞれ有する例を示す。
第1抵抗素子142および第2抵抗素子152は、一例として、それぞれMOSFETである。この場合、第1抵抗素子142のドレインは第1スイッチ素子110のソースに、第1抵抗素子142のソースは第3切換部146に接続される。また、第2抵抗素子152のドレインは第2スイッチ素子120のソースに、第2抵抗素子152のソースは第4切換部156に接続される。
第1抵抗素子142および第2抵抗素子152は、それぞれのゲートに予め定められたゲート電位が供給され、それぞれのドレインおよびソース間の抵抗値が予め定められた抵抗値に設定されてよい。この場合、MOSFETがリニア領域の動作範囲となるゲート電位が、第1抵抗素子142および第2抵抗素子152のゲートにそれぞれ供給されることが望ましい。これにより、第1抵抗素子142および第2抵抗素子152は、ゲートに供給されるゲート電位に応じて、可変抵抗として機能してもよい。
以上の本実施形態に係るヒステリシスコンパレータ回路20は、第1電位差可変部140および第2電位差可変部150がそれぞれ1つの抵抗素子を有する例を説明したが、これに限定されることはない。第1電位差可変部140および第2電位差可変部150は、複数の抵抗性の素子を有してよい。また、第1電位差可変部140および第2電位差可変部150は、複数の抵抗性の素子を切り換えることにより、ヒステリシス特性を詳細に調節してもよい。
図4は、本実施形態に係るヒステリシスコンパレータ回路20の第2変形例を示す。第2変形例に係るヒステリシスコンパレータ回路20において、図2に示された本実施形態に係るヒステリシスコンパレータ回路20の動作と略同一のものには同一の符号を付け、説明を省略する。第2変形例のヒステリシスコンパレータ回路20は、第1電位差可変部140および第2電位差可変部150が複数の抵抗性の素子を有する。
図4は、第1電位差可変部140が第1抵抗素子142および第3抵抗素子162の2つの抵抗素子を有する例を示す。第3抵抗素子162は、第1スイッチ素子110のソースおよび第1抵抗素子142の間に接続される。そして、第1電位差可変部140は、複数の抵抗素子の接続を切り換える第1抵抗切換部164を有する。第1抵抗切換部164は、第1スイッチ素子110のソースおよび第1抵抗素子142の間において、第3抵抗素子162と並列に接続される。
第1抵抗切換部164は、第3入力18から入力する設定信号に応じて、第1スイッチ素子110のソースおよび第1抵抗素子142の間の電気的な接続を、第3抵抗素子162を介して接続するか否かを切り換える。即ち、第1抵抗切換部164は、第1スイッチ素子110のソースおよび第3切換部146の間の抵抗値に、第3抵抗素子162の抵抗値を加えるか否かを切り換える。これによって、第1抵抗切換部164は、(数5)式のR1の値を調節することができ、Va(H→L)側のヒステリシス幅を可変にすることができる。
また、図4は、第2電位差可変部150が第2抵抗素子152および第4抵抗素子166の2つの抵抗素子を有する例を示す。第4抵抗素子166は、第2スイッチ素子120のソースおよび第2抵抗素子152の間に接続される。そして、第2電位差可変部150は、複数の抵抗素子の接続を切り換える第2抵抗切換部168を有する。第2抵抗切換部168は、第2スイッチ素子120のソースおよび第2抵抗素子152の間において、第4抵抗素子166と並列に接続される。
第2抵抗切換部168は、第3入力18から入力する設定信号に応じて、第2スイッチ素子120のソースおよび第2抵抗素子152の間の電気的な接続を、第4抵抗素子166を介して接続するか否かを切り換える。即ち、第2抵抗切換部168は、第2スイッチ素子120のソースおよび第4切換部156の間の抵抗値に、第4抵抗素子166の抵抗値を加えるか否かを切り換える。これによって、第2抵抗切換部168は、(数5)式のR2の値を調節することができ、Va(L→H)側のヒステリシス幅を可変にすることができる。
なお、図4は、第1抵抗切換部164および第2抵抗切換部168が、同一の設定信号に応じて、ヒステリシス幅を可変にする例を説明したが、これに限定されることはない。第1抵抗切換部164および第2抵抗切換部168は、異なる設定信号をそれぞれのゲートに入力し、異なるタイミング等においてそれぞれ抵抗値を切り換えてもよい。
以上のように、第2変形例のヒステリシスコンパレータ回路20は、設定信号に応じて、ヒステリシス幅を可変にすることができる。なお、図4は、第1電位差可変部140および第2電位差可変部150がそれぞれ2つの抵抗素子を有する例を示した。これに代えて、第1電位差可変部140および第2電位差可変部150は、それぞれ3つ以上の抵抗素子を有し、ヒステリシス幅を3つ以上の異なる幅に可変させてもよい。
以上の本実施形態に係るヒステリシスコンパレータ回路20は、第3切換部146および第4切換部156のいずれか一方が接続状態であれば他方が切断状態となるように、電気的な接続状態を切り換える例を説明した。しかしながら、ヒステリシスコンパレータ回路20は、これに限定されることはない。例えば、ヒステリシスコンパレータ回路20は、第1切換部144が接続状態となった場合に、対応する第4切換部156が接続状態になり、また、第2切換部154が接続状態となった場合に、対応する第3切換部146が接続状態になればよい。このようなヒステリシスコンパレータ回路20の例を次に説明する。
図5は、本実施形態に係るヒステリシスコンパレータ回路20の第3変形例を示す。第3変形例に係るヒステリシスコンパレータ回路20において、図2に示された本実施形態に係るヒステリシスコンパレータ回路20の動作と略同一のものには同一の符号を付け、説明を省略する。第3変形例のヒステリシスコンパレータ回路20は、第3切換部146および第4切換部156が電気的に接続する接続状態を保持する。
即ち、第3切換部146および第4切換部156は、比較結果に関わらず電気的な接続状態をオン状態のままにする。この場合、第3切換部146および第4切換部156は、出力部200からの切換信号に代えて、予め定められたオン電位がゲートにそれぞれ供給される。一方、第1切換部144および第2切換部154は、比較結果に応じて互いに異なる電気的な接続状態に切り換える。
これにより、第3変形例のヒステリシスコンパレータ回路20は、第1切換部144が接続状態となった場合に、対応する第4切換部156も接続状態にさせ、また、第2切換部154が接続状態となった場合に、対応する第3切換部146も接続状態にさせることができる。したがって、第3変形例のヒステリシスコンパレータ回路20は、半導体素子の製造ばらつきおよび環境変動等が生じても、ヒステリシス特性を安定に保ち、精度よく調節することができる。なお、第3変形例のヒステリシスコンパレータ回路20における第3切換部146および第4切換部156の接続状態は、既に説明した第1変形例および第2変形例のヒステリシスコンパレータ回路20にも適用することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。