WO2007069652A1 - デジタルフィルタ - Google Patents

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WO2007069652A1
WO2007069652A1 PCT/JP2006/324858 JP2006324858W WO2007069652A1 WO 2007069652 A1 WO2007069652 A1 WO 2007069652A1 JP 2006324858 W JP2006324858 W JP 2006324858W WO 2007069652 A1 WO2007069652 A1 WO 2007069652A1
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signal
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Katsuaki Abe
Kentaro Miyano
Akihiko Matsuoka
Tomoya Urushihara
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Matsushita Electric Industrial Co., Ltd.
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    • H03H17/0664—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is lower than the input sampling frequency, i.e. decimation
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    • H03H2220/00—Indexing scheme relating to structures of digital filters
    • H03H2220/02—Modular, e.g. cells connected in cascade

Definitions

  • the present invention relates to a digital filter, and more particularly to a digital filter that supports digital filter processing for a plurality of communication systems in communication signal processing applications.
  • the standard A compatible wireless communication processing unit 4001a that performs wireless communication processing corresponding to the wireless communication standard A and the standard B compatible wireless communication processing unit 4001b that performs wireless communication processing compatible with the wireless communication standard B are switched together.
  • the switching control unit 4002 selects and switches communication systems that perform wireless communication according to the status of communication links in each wireless communication standard and the demands of users and application power, and selects the selected wireless communication processing system and upper layer. Connects data input / output with the processing unit 4003.
  • FIG. 2 is a diagram illustrating a configuration example of a multimode wireless communication terminal using software defined radio processing technology.
  • the digital signal processing unit 4005 is a signal processing unit that can change its signal processing content by changing the software description such as a program, and the signal processing content is changed according to the control from the switching control unit 4006. Switch between digital signal processing compatible with A and digital signal processing compatible with wireless communication standard B to perform digital signal processing V, supply data after reception processing to upper layer processing unit 4007 and upper layer processing unit After the transmission data supplied from 4007 is subjected to digital transmission signal processing, the transmission data is output to an analog signal processing unit corresponding to a desired wireless communication standard. In this way, by changing the software description such as the program corresponding to the wireless communication standard that you want to use as necessary and cutting the communication function, you can use one wireless communication terminal to communicate with multiple wireless communication standards. Is possible.
  • Patent Document 4 and Patent Document 5 are already disclosed as configurations in which the tap coefficient and the operation mode can be flexibly changed in the digital filter.
  • a plurality of components such as an adder, a multiplier, a delay device, and a register are formed in a predetermined arrangement, and a data bus line group that switches connection between input and output terminals of each component.
  • Patent Document 5 discloses a configuration and an operation example in which the tap coefficient of the filter can be arbitrarily changed and the processing type of the filter can be switched between a serial type and a parallel type as necessary.
  • Patent Document 1 Japanese Patent Laid-Open No. 10-174169 (Pages 3-4, Fig. 1)
  • Patent Document 2 Japanese Patent Laid-Open No. 2002-190769 (Page 6, Figure 4)
  • Patent Document 3 Japanese Patent Laid-Open No. 2004-153661 (Page 6, Fig. 4)
  • Patent Document 4 Japanese Unexamined Patent Publication No. Sho 63-252009 (Pages 2-4, Fig. 1)
  • Patent Document 5 Japanese Patent No. 2520451 (Pages 2-5, Figure 1)
  • wireless communication processing units 4001 In the configuration of the conventional multi-mode wireless communication terminal as shown in FIG. 1, it is necessary to provide corresponding wireless communication processing units 4001 according to the number of wireless communication standards to be supported, and the number increases. As the number increases, the circuit scale in the wireless communication terminal increases. Focusing attention to the processing contents of each wireless communication processing unit, most wireless communication processing units include processing units such as channel coding processing, digital modulation / demodulation processing, and filter processing for channel selection. Although detailed specifications differ due to differences in wireless communication standards, there are many parts that perform similar processing. It is not efficient in terms of circuit scale to provide these processing units individually for the number of wireless communication standards that should be supported.
  • the communication processing content in the digital signal processing unit 4005 is written in a program for the wireless communication standard to be supported each time. It takes time to change functions.
  • the digital signal processor 4005 is composed of devices that are executed by software processing such as FPGA (Field Programmable Gate Array) and DSP (Digital Signal Processor)
  • FPGA Field Programmable Gate Array
  • DSP Digital Signal Processor
  • the amount of data for function setting is enormous. Therefore, it takes time to change the function. For this reason, when trying to switch the wireless communication standard that dynamically corresponds to the multi-mode wireless communication terminal, time is wasted for switching the function.
  • the configuration of the digital filter is enormous in order to connect individual components in order to realize an arbitrary filter shape. Since a data bus line group and a connection switching circuit are required, there is a problem that the circuit scale becomes large to configure for a wireless communication terminal.
  • the configuration disclosed in Patent Document 5 is superior in terms of circuit scale as compared with the configuration disclosed in Patent Document 4 by limiting the redundancy of connection between components, but the digital filter In terms of the degree of freedom of change, the control is limited to changing the tap coefficient and switching the processing type between the serial type and the parallel type, and the computing resource corresponding to the operation clock frequency and the number of computing taps of the corresponding filter processing is limited.
  • the configuration and processing control method from the viewpoint of effective utilization are not disclosed.
  • the configuration and control method of the input / output interface for simultaneously communicating with a plurality of wireless communication standard communication links have been disclosed.
  • An object of the present invention is to provide a digital filter for wireless communication processing capable of dynamically changing characteristics and simultaneously processing a plurality of systems.
  • the digital filter of the present invention changes a product-sum operation function according to a function change control signal, performs a product-sum operation process for a plurality of taps according to the function change, and outputs a cumulative operation result.
  • an output interface unit for selectively adding the accumulated operation result output of each of the operation unit groups according to the function change control signal and outputting the accumulated operation result output as a feedback output.
  • a plurality of signal input terminals, and a desired input signal is supplied to the plurality of computing units simultaneously or sequentially according to the function change control signal, and the feedback output according to the function change control signal.
  • An input interface unit that supplies a predetermined output to the cumulative operation input stage of the plurality of arithmetic unit groups, and an arithmetic resource configured by the plurality of arithmetic unit groups, Based on the calculation resource usage status and the filter setting candidate list that sets the calculation resource required for the new filter process, the calculation resource that can be allocated to the new filter process is determined and the resource allocation is determined.
  • a resource allocation control unit for outputting information, and the function change control for performing function settings for each of the plurality of computing unit groups, the input interface unit, and the output interface unit based on the resource allocation determination information
  • Each function is set by the function setting control unit that outputs a signal and the function change control signal.
  • a filter processing control unit that outputs an operation control signal for performing a desired filtering process on each of the plurality of arithmetic units, the input interface unit, and the output interface unit.
  • the digital filter of the present invention includes a plurality of integrator groups in which a plurality of integrators are connected in cascade, a plurality of decimation processing units, and a plurality of difference units in which a plurality of differentiators are connected in cascade. Supplying a plurality of integrator group outputs to the plurality of decimation processing units, and outputting a plurality of integrator group outputs as a first feedback output; and the plurality of integrator groups.
  • a second interface unit that switches between the output of the thinning processing unit and the second feedback output according to the function change control signal and supplies the second difference unit to the plurality of differentiators, and a plurality of signal input terminals, and the function
  • An input interface unit that switches an input signal according to a change control signal and supplies the input signal to the plurality of integrator groups; a plurality of signal output terminals; the plurality of difference unit groups; and the plurality of signal output terminals; Contact between An output interface unit that switches the relationship according to the function change control signal, an arithmetic resource configured by the plurality of integrator groups, the plurality of thinning-out processing units, and the plurality of differentiator groups.
  • the calculation resource that can be allocated to the new filter process is determined and the resource is allocated.
  • a resource allocation control unit that outputs decision information, the plurality of integrator groups, the plurality of thinning-out processing units, the plurality of differentiator groups, the second interface unit, and the input based on the resource allocation determination information
  • a function setting control unit for outputting the function change control signal for performing function setting for each of the interface unit and the output interface unit;
  • a filter processing control unit that outputs an operation control signal for performing desired filter processing on each of the units.
  • the digital filter of the present invention includes an operation resource configured by a plurality of operation units that output a cumulative operation result based on a product-sum operation process for one or more taps, and each of the operation resources.
  • Function change system for setting the function of the accumulated calculation results by the calculator group An output interface unit that selectively adds according to the control signal and a plurality of signal inputs, and a plurality of arithmetic unit groups that simultaneously or sequentially send a desired input signal according to the function change control signal.
  • the calculation resource to be allocated to the new filter process is determined based on the input interface unit supplied to the network, the use status of the calculation resource, and the filter setting candidate list in which the calculation resource required for the new filter process is set.
  • a resource allocation control unit that outputs resource allocation determination information, and a function setting control unit that outputs the function change control signal to the input interface unit and the output interface unit based on the resource allocation determination information And the computation resource, the input interface unit, and the against the force Intafue one scan section employs a configuration that includes a filter processing controlling unit for outputting an operation control signal for performing desired filtering.
  • the digital filter according to the present invention includes a plurality of integrator groups in which a plurality of integrators are connected in cascade, a plurality of thinning-out processing units, and a plurality of difference units in which a plurality of difference units are connected in cascade.
  • a second interface unit for supplying an output of the thinning-out processing unit force to the plurality of differentiators, and a plurality of signal inputs, and an input signal switched in accordance with the function change control signal as the plurality of integrators.
  • a configuration including a filter processing control unit that outputs a control signal is adopted.
  • the calculation resource to be used and the setting content are determined based on the necessary filter characteristic setting candidates and the calculation resource availability. Since the function of each part is changed based on the decision and the predetermined operation control is performed, a plurality of operation taps, operation clocks, and connection relations of limited product-sum operation resources can be flexibly changed. It is possible to handle different FIR filter processes, and it is possible to perform multiple filter processes simultaneously in parallel, and it is possible to reduce the circuit scale rather than configuring filters individually for multiple different operation modes It becomes.
  • FIG. 1 is a diagram showing a configuration example of a conventional multimode wireless communication apparatus.
  • FIG. 2 is a diagram showing a configuration example of a conventional multi-mode wireless communication device
  • FIG. 3 is a diagram showing a configuration of a multimode FIR filter processing section according to Embodiment 1 of the present invention.
  • FIG. 4 shows a configuration of a control section that controls the multimode FIR filter processing section according to Embodiment 1. Illustration
  • FIG. 5 is a diagram showing a configuration of a product-sum calculator according to the first embodiment.
  • FIG. 6 is a diagram showing a configuration of an input interface unit according to the first embodiment.
  • FIG. 7 is a diagram showing a configuration of an output interface unit according to the first embodiment.
  • FIG. 8 is a diagram showing an example of a function setting table for setting functions of the multimode FIR filter processing unit according to the first embodiment.
  • FIG. 9 is a diagram showing a part of an operation example of the demultiplexer in the input interface section according to the first embodiment.
  • FIG. 10 is a diagram illustrating an example of a function setting table when setting the function of the multimode FIR filter processing unit according to the first embodiment to a serial connection type filter.
  • FIG. 11 is a diagram showing a part of an operation example as a series-connected filter in the multimode FIR filter processing unit according to the first embodiment.
  • FIG. 12 is a diagram showing an operation example following FIG. 11 according to the first embodiment.
  • FIG. 13 Series connection type in multimode FIR filter processing section according to Embodiment 1 The figure which shows a part of operation example as a filter
  • FIG. 14 is a diagram showing an operation example following FIG. 13 according to the first embodiment.
  • FIG. 15 is a diagram showing an example of a function setting table when setting the function of the multimode FIR filter processing unit according to the first embodiment to a polyphase thinning filter
  • FIG. 16 is a diagram showing a part of an operation example as a polyphase thinning filter in the multimode FIR filter processing section according to the first embodiment.
  • FIG. 18 is a diagram showing a part of an operation example as a polyphase thinning filter in the multimode FIR filter processing unit according to the first embodiment.
  • FIG. 20 is a diagram showing a part of an operation example as a polyphase thinning filter in the multimode FIR filter processing section according to the first embodiment.
  • FIG. 22 is a diagram showing an example of a function setting table when setting the function of the multimode FIR filter processing unit according to the first embodiment to a polyphase type time division multiplexing thinning filter.
  • 1 is a diagram illustrating a part of an operation example as a polyphase type time division multiplexing thinning filter in a multimode FIR filter processing unit according to 1.
  • FIG. 25 is a diagram showing a part of an operation example as a polyphase type time division multiplexing thinning filter in the multimode FIR filter processing section according to the first embodiment.
  • ⁇ 27 A diagram showing an example of a filter setting candidate list according to the wireless communication standard according to the first embodiment
  • FIG. 28 shows a configuration of a resource allocation control unit according to the first embodiment.
  • FIG. 29 is a flowchart showing the processing procedure of the resource allocation determining unit in FIG. 28 according to the first embodiment.
  • FIG. 30 is a diagram showing an example of another function setting table for setting functions of the multimode FIR filter processing unit according to the first embodiment.
  • FIG. 31 shows a configuration of a multimode CIC filter processing section according to Embodiment 2 of the present invention.
  • FIG. 32 shows a configuration of the integrator according to the second embodiment.
  • FIG. 33 shows another configuration of the integrator according to the second embodiment.
  • FIG. 34 is a diagram showing a configuration of a differentiator according to the second embodiment.
  • FIG. 35 is a diagram showing a configuration of an input interface unit according to the second embodiment.
  • FIG. 36 is a diagram showing a configuration of an output interface unit according to the second embodiment.
  • FIG. 37 is a diagram showing a configuration of an interface unit according to the second embodiment.
  • FIG. 38 is a diagram showing a configuration of an interface unit according to the second embodiment.
  • FIG. 39 is a diagram showing an example of a list of configuration units and setting values to be written and read out in the function setting register of the control unit according to the second embodiment
  • FIG. 40 is a diagram illustrating an example of a list indicating settings of each unit in the multimode CIC filter processing unit according to the second embodiment.
  • FIG. 41 is a diagram showing an example of frequency response characteristics of a CIC filter configured by a multimode CIC filter processing unit according to the second embodiment.
  • FIG. 42 shows a configuration of a multimode reception filter processing section according to Embodiment 3 of the present invention.
  • a plurality of arithmetic unit core groups in which a plurality of sum-of-product arithmetic cores capable of performing a product-sum operation for a plurality of taps are connected in series are arranged, and the input / output connection relation of the arithmetic unit core groups is switched.
  • FIG. 3 is a diagram showing a configuration of a multimode FIR (Finite Impulse Response) filter processing unit 10 used in the description of the present embodiment.
  • Multimode FIR F The filter processing unit 10 has two signal input terminals 1101 and 1102 to which signals of independent communication systems are supplied. Also, it has two signal output terminals 1103 and 1104, and the output signals after the filter processing for the signal input terminals 1101 and 1102 are output.
  • the multimode FIR filter processing unit 10 includes a product-sum operation unit core 100 and eight operation unit core groups 1010 to L017 configured by connecting four product-sum operation unit cores 100 in series.
  • the input interface section 102, the output interface section 103, and an input / output connection line 1106 are included.
  • the input / output connection line 1106 connects an input / output connection terminal 1107 provided in the input interface unit 102 and a feedback output terminal 1105 provided in the output interface unit 103.
  • the product-sum operation unit core 100 performs a product-sum operation corresponding to a plurality of tap operations in the filter processing, and tap coefficients and delays according to control signals input from the control unit 11 described later. This switches the number of taps and signal connections associated with the product-sum operation for multiple taps, and outputs the resulting product-sum operation output.
  • the sum-of-products arithmetic core 100 has a signal input terminal and a cumulative calculation input terminal as inputs, and has a signal output terminal and a cumulative calculation output terminal as outputs.
  • a tap coefficient, the number of delay taps, and a signal connection switching control line are connected. The specific configuration of the product-sum operation unit core 100 will be described later with reference to FIG.
  • Each of the arithmetic unit core groups 1010 to 1017 includes four product-sum operation unit cores 100 connected in series. Specifically, a signal output terminal and a signal between the preceding and following product-sum operation unit cores The input terminal is connected, and the cumulative calculation output terminal and cumulative calculation input terminal are connected.
  • the individual product-sum operation unit cores 100 included in the operation unit core groups 1010 to 1017 configured in this way are configured to perform common signal processing and connection operations except for the tap coefficient value setting. Has been.
  • (i, j), V, and number are assigned according to the arrangement position of a plurality of multiply-accumulate arithmetic unit cores 100.
  • This is the i-th arithmetic unit.
  • This is the jth product-sum calculator core in the core group.
  • eight sets of arithmetic unit core groups 1010 to 1017 configured by connecting four product-sum arithmetic unit cores 100 in series are arranged.
  • the input interface unit 102 uses inputs from the two signal input terminals 1101 and 1102 and the input / output connection line 1106, and switches the path according to a control signal input from the control unit 11 described later. Multiplet processing is performed, and predetermined signals are supplied to the individual arithmetic unit core groups 1010 to 1017. The specific configuration will be described later with reference to FIG.
  • the output interface unit 103 receives a signal supplied from the cumulative calculation output of each of the computing unit core groups 1010 to 1017 according to a control signal input from the control unit 11 to be described later. After performing addition processing and path selection, output from the two signal output terminals 1103 and 1104, and branch and output the signal output from the individual arithmetic unit core groups 1010 to 1017 to the input / output connection line 1106 Is. The specific configuration will be described later with reference to FIG.
  • the input / output connection line 1106 connects a plurality of signals between the output interface unit 103 and the input interface unit 102, and more specifically, a plurality of arithmetic unit core groups 1010 to 1017. This is a connection line for feeding back each cumulative operation output from the input interface unit 102.
  • FIG. 4 is a block diagram showing a configuration of the control unit 11 that performs function setting and operation control for each component in the multimode FIR filter processing unit 10 of FIG.
  • the control unit 11 includes a multi-mode operation control unit 104, a resource allocation control unit 105, a function setting register 106, a function setting control unit 107, and a filter processing control unit 108.
  • the multi-mode operation control unit 104 is for the multi-mode FIR filter processing unit 10 to selectively control the communication mode in the multi-mode wireless communication device included in the constituent elements. Based on the above, it is determined which communication mode or communication method corresponds to the wireless communication standard, and the corresponding communication mode control signal is output to the resource allocation control unit 105. In the first embodiment, the criteria for selecting the communication mode by the multi-mode operation control unit 104 are not limited! /.
  • the resource allocation control unit 105 is a product-sum operation resource necessary for realizing a desired filter specification.
  • Multi-mode FIR filter processing unit 10 determines the allocation of product-sum operation resources based on the availability of product-sum operation resources 10 and outputs the determined resource allocation and associated function change information to function setting register 106 To do. Details of the operation will be described later.
  • the function setting register 106 is a register that holds resource allocation and function change information that accompanies the resource allocation.
  • a register corresponding to each setting unit in the multimode FIR filter processing unit 10 is prepared, and resource allocation control is performed.
  • the function change information input from the unit 105 is written to a predetermined register location, and is read by the function setting control unit 107 or the filter processing control unit 108 as necessary.
  • the function setting control unit 107 reads the function change information held in the function setting register 106 as necessary, and the individual product-sum calculator core 100, the input interface unit in the multimode FIR filter processing unit 10. 102, controls the tap coefficient, connection switching selector, demultiplexer, etc. in the output interface unit 103.
  • the details of the function change control signal and the connection relationship are not shown in FIG. 3, but will be described later with reference to FIG.
  • the filter processing control unit 108 performs control for the filter processing operation in the multimode FIR filter processing unit 10, and in the arithmetic unit core groups 1010 to 1017, the input interface unit 102, and the output interface unit 103. Control lines are connected to individual operating parts. Details of the control lines will be described later.
  • FIG. 5 is a diagram showing the configuration of the product-sum operation unit core 100 shown in FIG. 3. With this configuration, product-sum operation processing in the transposed FIR filter is performed.
  • the sum-of-products calculator core 100 has a signal input terminal 1201 and a cumulative calculation input terminal 1202 as inputs, and a signal output terminal 1203 and a cumulative calculation power terminal 1204 that directly output signals input to the signal input terminal 1201 as outputs.
  • Have The multiply-accumulate arithmetic unit core 100 includes a multiplier 1001, an adder 1002, a delay register group 1003, a tap coefficient memory 1004, a selector 1005, a selector 1006, and a latch circuit 1007. .
  • Multiplier 1001 multiplies the signal input from signal input terminal 1201 by the tap coefficient input from tap coefficient memory 1004, and outputs the multiplication result to adder 1002. Is.
  • the Karo arithmetic unit 1002 performs addition of the multiplication result of the multiplier 1001 and the output of the selector 1005, and outputs the addition result to the delay register group 1003.
  • the delay register group 1003 is a series of seven delay registers that output an input signal with a delay of one clock cycle.
  • the tap coefficient memory 1004 stores tap coefficients for a plurality of taps used for the product-sum operation at the time of filter processing.
  • eight tap coefficients W to
  • the selector 1005 selectively outputs two systems of inputs.
  • the selector 1 006 selectively outputs four systems of inputs.
  • the latch circuit 1007 latches and outputs the signal input from the selector 1006 at a predetermined clock frequency, and is configured by, for example, a D flip-flop.
  • the clock frequency to be latched is the same frequency as the signal input.
  • the tap coefficient change writing in the tap coefficient memory 1004 and the input selection of the delay register signal in the selector 1006 are controlled based on the function change control signal input from the function setting control unit 107.
  • the selection of the tap coefficient in the tap coefficient memory 1004, the cumulative calculation input in the selector 1005, and the input signal from the delay register group 1003 through the selector 1006 is an operation input from the filter processing control unit 108. Control is performed based on the control signal.
  • the operation control signal input from the filter processing control unit 108 to the product-sum calculator core 100 is the same for the four product-sum calculator cores 100 included in the same calculator core group. Operation control signals are input, and each performs the same processing operation.
  • the processing operation of each unit in the multiply-accumulate arithmetic core 100 is an overclock according to the overclocking operation ratio set by the function setting control unit 107 with respect to the clock rate input to the signal input terminal 1201. Operates at frequency.
  • FIG. 6 is a diagram showing a configuration of the input interface unit 102 shown in FIG.
  • the input interface unit 102 has two independent signal input terminals 1101 and 1102 as inputs and an input / output connection line 1106 connected to the input / output connection terminal 1107. Feedback input from each output signal of the individual arithmetic unit core groups 1010 to 1017 input from the ace unit 103, and signal input terminals and cumulative arithmetic input terminals to the individual arithmetic unit core groups 1010 to 1017 Output terminal.
  • the input interface unit 102 includes selectors 10210 to 10217, 10220 to 10227, and demano-replexers 1023 and 1024.
  • a function change control connection line is connected to each component independently from the function setting control unit 107.
  • the selectors 10210 to 10217 and 10220 to 10227 select one of a plurality of input signal forces according to the function change control signal that is also input independently for each of the function setting control units 107, and each outputs to the output stage. This is output to the connected arithmetic unit core groups 1010 to 1017.
  • the selectors 10210 to 10217 are three-input selectors, of which the first input terminal is connected to the signal input terminal 1101 and the second input terminal is connected to the signal input terminal 1102.
  • the third input terminals of the selectors 10210 to 10213 are connected to the first output terminal 10231, the second output terminal 10232, the third output terminal 10233, and the fourth output terminal 10234 of the demultiplexer 1023, respectively.
  • the third input terminals of the selectors 10214 to 10217 are connected to the first output terminal 10241, the second output terminal 10242, the third output terminal 10243, and the fourth output terminal 10244 of the demultiplexer 1024, respectively. .
  • the selectors 10220 and 10227 are 2-input selectors, the selectors 10221 to 10226 are 3-input selectors, and output signals are output according to the function change control signals input independently from the function setting control unit 107. Selected.
  • the outputs of the selectors 10220 to 10227 are connected to the cumulative calculation input terminals of the calculator core groups 1010 to 1017 in FIG. Data corresponding to a constant “0” is input to the first input terminals of the selectors 10220 to 10227.
  • the other input terminals of the selectors 10220 to 10227 are connected to the upper and lower computing unit core groups of the computing unit core group 1010 to 1017 in FIG.
  • the cumulative calculation output terminal is connected to the output interface unit 103 and the input / output connection line 1106. That is, for example, the cumulative computing power terminal of the computing unit core group 1010 is connected to the second input terminal of the selector 10221, and the cumulative computing output terminal of the computing unit core group 1011 is connected to the second input terminal of the selector 10220 and the selector 10222. Connected to the second input terminal.
  • FIG. 7 is a diagram showing a configuration of the output interface unit 103 shown in FIG.
  • the output interface unit 103 receives the cumulative calculation output of each arithmetic unit core group 1010 to 1017 in FIG. 3 and has two signal output terminals 1103 and 1104 and a feedback output terminal 1105 to the input interface unit 102.
  • the output interface unit 103 includes a plurality of selectors for path selection, a plurality of adders, and a plurality of delay registers. Specifically, the power calculator 10310 to 10319, selectors 10320 to 10327, 10330 to 10333, 1 0340, 10341, 10350, and 10351, and delay registers 10360 and 10361 are included. Although not shown in FIG. 7, the function setting control unit 107 and the like are independently connected to function change control connection lines for each component.
  • the Karo arithmetic 1031 to 10319 adds two digital input values and outputs the addition result.
  • the Karo arithmetic units 1031 to 10315 receive the outputs of selectors 10320 and 10321, 1032 2 and 10323, 10324 and 10325, 10326 and 10327, 10330 and 10331, 10332 and 10333, respectively.
  • the calorie calculators 10316 and 10317 use the outputs of the adder 10314 and the selector 10340, and the calorie calculator 10315 and the selector 10341, respectively, as human power.
  • the calorie calculators 10318 and 10319 receive the outputs of the calorie calculator 10316 and the selector 10350, and the calorie calculator 10317 and the selector 10351, respectively.
  • the selectors 10320 to 10327, 10330 to 10333, 10340, 10341, 10350, and 10351 are 2-input selectors, and output signals according to the function change control signals input independently from the function setting control unit 107. Is selected. A value corresponding to the constant “0” is input to one input of the selectors except the selectors 10340 and 10341.
  • the other inputs of the selectors 10320 to 10327 are connected to the cumulative calculation output terminals of the calculator core groups 1010 to 1017, respectively.
  • the other inputs of the selectors 10330 to 10333 are connected to the output power of the adders 103 10, 10311, 10312, and 10313, respectively.
  • the other inputs of the selectors 10350 and 10351 are connected to the outputs of the delay registers 10360 and 10361, respectively.
  • the selectors 10340 and 10341 are connected to the output powers ⁇ of the calorie calculators 10312 and 10315 and 10311 and 10314, respectively.
  • the delay registers 10360 and 10361 delay the addition result by one cycle in order to accumulatively add a plurality of finalizer operation values in the calorie arithmetic units 10318 and 10319, respectively. Output to 50 and 10351.
  • FIG. 8 is an example of a function setting table 600 exemplifying configuration units and setting values to be written and read by the function setting register 106.
  • the selectors 1 0210 to 10217 and 1022 to 0227 are capable of setting values of 0, 1, and 2, and the upper force is selected in order among the three systems of inputs shown in FIG.
  • the inputs are selected from the upper side to the lower side or the left side to the right side of the signal input in the drawing according to the ascending order of the set values.
  • the overclock ratio in the arithmetic unit core groups 1010 to 1017 represents the ratio of the processing clock rate in the arithmetic unit core to the clock frequency of the signal input to each arithmetic unit core group. Set to 4x or 8x.
  • the output operation of the input signal changes according to the two setting values of the operation mode and the number of branches.
  • the operation mode is to set each operation of the demultiplexers 1023 and 1024.
  • the setting value “0” outputs the same signal input to the number of branches, and the setting value “1” sequentially inputs. Switch the output for the number of branches to output.
  • FIG. 9 is a diagram showing an example of the relationship between each set value and input / output in the demultiplexer 1023.
  • 9A shows an example of an input signal input to the demultiplexer 1023 via the signal input terminal 1101
  • FIG. 9B shows a case where “mode: 0, number of branches: 4” is set as the setting value.
  • Fig. 9C shows an example of the output signal
  • Fig. 9C shows an example of the output signal when "Mode: 1, Number of branches: 2" is set as the set value
  • Fig. 9D shows "Mode: 1, It is a figure which shows an example of an output signal at the time of setting "the number of branches: 4".
  • each function setting register shown in FIG. 8 is assigned a predetermined address, and the power that can be written to and read from the predetermined register by address specification. Is omitted because it is not the main point of the present invention.
  • multi-mode FIR filter processing unit 10 having the configuration shown in Figs.
  • two operating clocks are supplied to each processing unit.
  • the clock to be used is also selected.
  • the multi-mode FIR filter processing unit 10 configured as described above, first, what kind of filter processing operation is realized will be described. According to the configuration shown in the first embodiment, by switching function settings and performing predetermined filter processing control, such as a serial connection type filter, a polyphase type thinning filter, a polyphase type multiplexing thinning filter, etc. It is possible to cope with filter processing. Examples of function settings and filter processing control when filter processing is performed in each form are shown below.
  • FIG. 10 is a diagram for setting the function of each unit in the function setting register 106 when the serial connection type filter function is realized in the configuration of the multimode FIR filter processing unit 10 in the first embodiment.
  • 5 is a diagram showing an example of a function setting table 800.
  • the selectors 10210 to 10217 select the input from the signal input terminal 1101, and the selectors 10221 to 10227 perform the cumulative operation of the upper operator core group power in FIG. Select the input to take the output as input.
  • the same signal is input to the signal inputs of all the product-sum operation cores 100, and the inputs of the accumulation operation cores 100 are connected in series.
  • the selector 10220 selects 0 as the initial input value to the cumulative calculation core 100. In this case, the setting to the demultiplexers 1023 and 1024 has no effect.
  • Each product-sum operation unit core 100 operates with an overclock ratio of 4, that is, product-tap operation processing for 4 taps per signal input is performed.
  • the operation results for 4 delay taps are accumulated per 100 product-sum operation cores, and are stored in the delay register group 1003 once for each 4 product-sum operation.
  • the accumulated operation result is output to the product-sum operation unit core 100 in the subsequent stage.
  • the tap coefficient memory 1004 in each product-sum operation unit core 100 a part of tap coefficients for 128 taps is written in the areas for 4 taps from addresses 0 to 3, respectively.
  • FIGS. 11 to 14 are diagrams showing the operation contents in the process of signal processing in each part of the input interface unit 102 and the arithmetic unit core group 1010 of the multimode FIR filter processing unit 10. In these drawings, a series of operation contents are divided into FIGS. 11 to 14.
  • the product-sum operation core 100 the product-sum operation cores (0, 0) and (0, 1) constituting the operation unit core group 1010 in FIG.
  • the operation content when the signal series Sn is sequentially input is shown.
  • a in the figure shows an example of the signal sequence Sn input to the signal input terminal 1101
  • B in the figure shows each product-sum operation unit core (0, 0) from the filter processing control unit 108.
  • C is the control signal input to the selector 1005 in each product-sum calculator core (0, 0) (0, 1)
  • the other input to the adder 1002 is selected according to a control signal (Cont_Acc) 10051 input to the selector 1005, and the preceding stage is one clock out of the 4 times overclock processing.
  • a signal having a cumulative calculation output power in the sum-of-products calculator core 100 is input, and the output 10032 from the delay register group 1003 is feed-knocked via the selector 1006 at other timings.
  • the contents of the delay register group 1003 are latched once every four clocks and supplied to the cumulative calculation input of the product-sum calculation unit core 100 in the subsequent stage.
  • the entire system As a result, 128-tap product-sum operation processing is performed, and finally the sum of product-sum operation results is output from the accumulated operation output of the computing unit core group 1017.
  • the output signal of the arithmetic unit core group 1017 is route-selected according to the settings of the individual selectors 10320 to 10327, 10330 to 10333, 10340, 10341, 10350, and 1035 1 in FIG. Finally, it is routed to the signal output terminal 1103 and output.
  • the multimode FIR filter processing unit 10 performs FIR filter processing for 128 taps in a serial connection type.
  • the power of performing the product-sum operation for 4 taps for each product-sum operation core is not necessarily limited to this.
  • the overclock frequency in each product-sum operation core can be operated. For frequency, the overclock ratio is set to 8 times, and a product-sum operation for 8 taps is performed for each product-sum operation core, and 16 product-sums for operation unit core groups 1010 to 1013 A configuration that performs the same 128-tap FIR filter processing using only computation resources!
  • the arithmetic unit core group 1010 ⁇ : L013 is used to perform the product-sum operation for 8 taps per 100 product-sum arithmetic cores with a polyphase type decimation rate of 1Z4. 128 tap FIR An example of setting and operation when a filter is configured and output to the signal output terminal 1103 will be described.
  • FIG. 15 is a diagram illustrating a polymorphic FIR filter configuration according to the first embodiment.
  • FIG. 6 is a diagram showing an example of a function setting table 900 for setting functions of each unit when realizing a noise type thinning filter function.
  • the signal input to the signal input terminal 1101 in the input interface unit 102 is sequentially output for each sample in the demultiplexer 1023 10231, 10232, 10233,
  • the operation of the demultiplexer 1023 and the path selection of the selectors 10210 to 10213 are set so that the output is switched to 10234 and supplied to the arithmetic unit core groups 1010 to 1013 via the selectors 10210 to 10213.
  • the selectors 1022 to 10223 are supplied with a constant “0” for the cumulative calculation inputs of the respective arithmetic unit core groups 1010 to 1013. Is set.
  • the computing resource and function setting units in the lower half of the computing unit core groups 1014 to 1017, the input interface unit 102, and the output interface unit 103 that is, the selectors 10214 to 10217, 10224 to 10227, and
  • function settings corresponding to this filter processing are separately performed. This dynamic function setting operation will be described later.
  • each of the four outputs 1023 1 to 10234 in the demultiplexer 1023 of the input interface unit 102 is a signal input at a rate of 1Z4.
  • the product-sum operation process is performed with an on / off clock ratio of 8 times the signal input from the input interface unit 102. In other words, the product-sum operation process is performed at an overclock ratio of 4 times the rate of the signal input to the original signal input terminal 1101.
  • the selector 1006 in the product-sum operation unit core 100 when the input 10033 is selected, the operation results for 8 delay taps are accumulated per one product-sum operation unit core 100, and 8 product-sum operations are performed.
  • the cumulative operation result held in the delay register group 1003 is output to the subsequent product-sum calculator core 100 once for each operation.
  • the tap coefficient memory 1004 in each product-sum arithmetic unit core 100 a part of the tap coefficients for 128 taps is written in the area for 8 taps from addresses 0 to 7, respectively.
  • the function setting control unit 107 sets the functions of the input interface unit 102, the arithmetic unit core group 10 10 to: L013 and the output interface unit 103, and the control processing performed by the filter processing control unit 108. This will be described below.
  • FIGS. 16 to 21 show polyphase type 1Z4 decimation 128-tap FIR filter signal processing in each of the input interface unit 102, the arithmetic unit core group 1010 to 1013, and the output interface unit 103 of the multimode FIR filter unit 10. It is a figure showing the contents of the operation in the process of performing. In these figures, the series of operations is divided into FIGS. 16 to 21.
  • the product-sum operation unit core 100, the product-sum operation unit cores (0, 3), (1, 3), (2, 3 ), (3, 3) show the operation contents when the signal sequence Sn is sequentially input from the signal input terminal 1101. 16 to 21, A in the figure shows an example of the signal series Sn input to the signal input terminal 1101, and B in the figure shows four systems of outputs 10231 to 10234 in the demultiplexer 1023 of the input interface unit 102.
  • C is a diagram showing an example of input / output signals processed by each part in the product-sum calculator core (0, 3).
  • D is each part in the product-sum calculator core (1, 3). Diagram showing an example of input / output signals to be processed.
  • E is a diagram showing an example of input / output signals processed by each unit in the product-sum calculator core (2, 3).
  • F is a product-sum operation.
  • FIG. 7 is a diagram showing an example of input / output signals processed by each unit in the device core (3, 3), and G in the drawing is a diagram showing an example of a signal output from the signal output terminal 1103 of the output interface unit 103.
  • the signal sequence Sn shown in FIG. 16 and FIG. 17A is sequentially input to the signal input terminal 1101 of the input interface unit 102, and the four output signals 10231 shown in FIG. , 10232, 10233, 10234 are switched and output.
  • the other input to adder 1002 is selected in accordance with a control signal (Cont_Acc) 10051 input to selector 1005, and the previous sum-of-product calculator is one clock out of the 8 times overclock processing.
  • the signal of the accumulated calculation output power in the core 100 is input, and the output 10033 from the delay register 1003 is fed back via the selector 1006 at other timings.
  • the output 10033 of the delay register 1003 via the selector 1006 is latched once every eight clocks and supplied to the cumulative operation input of the product-sum operation unit core 100 at the subsequent stage.
  • each product-sum operation unit core 100 and operation unit core group 10101-13 By performing the operation as described above in each product-sum operation unit core 100 and operation unit core group 10101-13, 8 taps are provided for each product-sum operation unit core 100, and each operation unit core group 1010-1013.
  • the product-sum operation for 32 taps and 128 taps for the entire system is performed, and the overall product-sum operation result is finally output from the accumulated operation output of the operator core group 1013.
  • the individual selectors 10320 to 10323, 10330, 10331, 10340, 10350 in FIG. 7 are selected according to the setting of the machine setting tape knob 900 shown in FIG.
  • the accumulated calculation outputs of the core groups 1010 to 10113 are calorifically synthesized by the adders 10310, 10311, 10314, 10316, and 10318, and finally the signal shown in FIG. 21G is output from the signal output terminal 1103.
  • the multimode FIR filter processing unit 10 performs a 128-tap FIR filter process with a polyphase type and a decimation rate of 1Z4.
  • the product-sum operation for 8 taps is performed for each product-sum operation core.
  • the present invention is not limited to this, and the overclock frequency in each product-sum operation core is not limited to the device. If the frequency is inoperable, set the overclock ratio to 4 times and configure the product-sum operation for 4 taps for each product-sum operation unit core.
  • Arithmetic unit core group 1010 to: L017 Perform the same 128-tap FIR filter processing using 32 product-sum operation resources It is good also as a structure.
  • the polyphase type has a decimation rate of 1Z4, and the product-sum operation of 8 types per product-sum arithmetic core.
  • a 64-tap FIR filter is configured and output to the signal output terminal 1103.
  • the normal signal input is sequentially branched into 4 systems to perform filtering with 1Z4 calculation amount per system.
  • An example of operation when performing time-multiplexed polyphase FIR filter processing for 4 systems in 2 systems in total is shown.
  • FIG. 22 is a function setting table 1000 for setting the functions of the respective parts when realizing the polyphase type time-division multiplex interleaving filter function in the multimode FIR filter configuration according to the first embodiment. It is the figure which showed an example.
  • the signal input to the signal input terminal 1101 is sequentially switched 10231, 10232 for each sample in the demultiplexer 1023.
  • the operation of the demultiplexer 1023 and the path selection power of the selectors 10210, 10211, 10220, and 10221 are set so that they are output and supplied to the arithmetic unit core groups 1010 and 1011 via the selectors 10210 and 1021, respectively.
  • the selectors 10220 and 10221 are configured so that a constant “0” is supplied to the cumulative calculation inputs of the calculator core groups 1010 and 1011. Is set.
  • the setting of the function setting unit of the selector core demultiplexer which is not on the signal path in the arithmetic unit core groups 1012 to 1017 and the input interface unit 102 and the output interface unit 103 affects the operation.
  • a function setting corresponding to this filtering process is separately performed.
  • the demultiplexer 1023 sequentially receives two input signals from the signal input terminal 1101. The signals are output from the outputs 10231 and 10232 at the rate of 1Z2 of the original signal input, and these outputs are sent via the selectors 10210, 10211, 10220, and 10221. It is supplied to the arithmetic unit core groups 1010 and 1011.
  • the signal input from the input interface unit 102 is 8 Multiply-and-accumulate processing is performed with a double overlock ratio.
  • the product-sum operation process is performed at an overclock ratio of 4 times the rate of the signal input to the original signal input terminal 1101.
  • the tap coefficient memory 1004 in each product-sum calculator core 100 a part of tap coefficients for 64 taps is written in an area for 8 taps from addresses 0 to 7, respectively.
  • the tap coefficient w written at the kth address in the product-sum calculator (i, j) is the tap coefficient of the 64-tap FIR filter c (m) (0, 1, , 63 ⁇ , it is expressed by the following equation (3).
  • Equation (3) represents the maximum integer that does not exceed the value in the mouth, and (k mod 4) represents the remainder when k is divided by 4.
  • FIGS. 23 to 26 show the operation contents of each part of the multi-mode FIR filter unit 10 in the process of performing the 64-tap FIR filter signal processing with the polyphase type, the decimation rate 1Z4, and the time division processing.
  • FIG. 1 shows an example of input / output signals processed by each unit in the product-sum operation unit core (1, 7).
  • D represents from the adders 10316 and 10318 of the output interface unit 103. It is a figure which shows an example of the signal output.
  • the signal sequence Sn shown in FIG. 23 and FIG. 24A is sequentially input to the signal input terminal 1101 of the input interface unit 102, and the output signals 10231 and 10232 shown in FIG. Sequentially switched and output.
  • Read address (Ad d) 10041 of tap coefficient memory 1004 of each product-sum operation unit core (0, 7), (1, 7) has a rate of 8 times the signal input to the signal input terminal 1201
  • a tap coefficient for 4 taps for example, w in Fig. B
  • the multiplier 1001 sequentially performs integration processing with the signal series Sn, and the adder 1002 performs cumulative addition.
  • the other input to the adder 1002 is selected according to the control signal (Cont_Ac c) 10051 input to the selector 1005, and the previous sum-of-products calculator core is one clock out of the 8 times overclock processing.
  • the signal from the cumulative operation output at is input, and the output 10033 from the delay register 1003 is fed back through the selector 1006 at other timings.
  • the output 10033 of the delay register 1003 via the selector 1006 is latched once every four clocks and supplied to the cumulative operation input of the subsequent product-sum operation unit core.
  • 8 taps are provided for each product-sum operation unit core 100
  • 32 taps are provided for each operation unit core group 1010 and 1011.
  • the product-sum operation process for 64 taps is performed, and finally the entire product-sum operation result is output from the accumulated operation output of the computing unit core group 1011.
  • the individual selectors 10320 to 10323 in FIG. 330, 10331, 10340 force S
  • the route is selected according to the machine setting tape knob 1000 setting shown in Fig. 22, and the accumulated calculation outputs of the calculator core groups 1010 to 1011 are added and synthesized by the adder 103110, and further added by the adder 10318.
  • the cumulative addition processing of the product-sum operation results for the two systems that have been divided and performed the product-sum operation processing is performed, and finally the output signal shown in FIG. 26D is output from the signal output terminal 1103.
  • multi-mode FIR filter processing unit 10 performs polytap-type FIR filter processing with a decimation rate of 1Z4 by time-sharing processing using two systems of computing units, thereby enabling 64-tap FIR filter processing. Done.
  • the multimode FIR filter processing unit 10 capable of performing filter processing of a plurality of types of different processing types by changing the function as described above! An example of operation when resource allocation control is performed when the required specifications are specified is described below.
  • the multimode operation control unit 104 selects a communication mode in the multimode wireless communication apparatus based on a predetermined determination condition, and receives a communication mode control signal corresponding to the selected communication mode. Then, the communication mode control signal is output to the resource allocation control unit 105, and the resource allocation control unit 105 reads information on a predetermined filter specification required for the communication standard to be supported based on the communication mode control signal. It is.
  • Fig. 27 shows an example of wireless communication standards supported by the multi-mode wireless communication device, and the required specifications for the filter processing required when performing communication processing corresponding to the respective standards.
  • a list 2000 associated with an example of setting contents is shown.
  • the maximum product-sum operation processing frequency of the multi-mode FIR filter processing unit is 80 MHz.
  • UMTS Universal Mobile Telecom munications System
  • a 47-tap filter is required, and both input and output signals are input and output at a rate of 15.36 MHz, with a thinning rate of 1Z1 and a serial filter. Show that can be configured.
  • FIG. 28 is a diagram showing the configuration, processing, and control flow of the resource allocation control unit 105.
  • the filter setting candidate storage unit 1051 information on filter setting examples corresponding to communication standards is stored in the list 2000 as shown in FIG. 27, and the selected communication mode is stored. Then, the candidate list of the setting example of the filter processing corresponding to that is read out and output to the resource allocation determination unit 1052.
  • the resource usage status storage unit 1053 stores the usage status of the computing unit core group in the multimode FIR filter processing unit 10.
  • the resource usage status storage unit 1053 updates the computing resource usage status in the multimode FIR filter processing unit 10 based on the resource allocation result determined by the resource allocation determination unit 1052, and determines the resource allocation decision. Provided to Part 1052. Note that the resource usage status storage unit 1053 updates the computing resource that has been used to a free state based on the filter processing completion information supplied from the filter processing control unit 108 via the function setting register 106. Is also done.
  • FIG. 29 is a flowchart when the resource allocation determination unit 1052 selects a filter setting capable of resource allocation from candidates, and the procedure will be described below.
  • the resource allocation determination unit 1052 has a filter setting candidate capability corresponding to the selected communication mode.
  • the data is read from the S filter setting candidate storage unit 1051 (step S12).
  • the setting candidates having a large number of required computing unit core groups are read in order.
  • the resource allocation determination unit 1052 performs an operation required for the read setting candidate.
  • the number of computing device core groups, that is, the required resource amount power, the resource usage status power supplied from the resource usage status storage unit 1053 is compared with the number of unused computing core groups obtained, that is, the number of free resources (step S 13). If the resource allocation determination unit 1052 determines that the required resource amount is equal to the free resource amount and is small, the resource allocation determination unit 1052 proceeds to (Step S13: YES), (Step S14), and the above filter setting candidate The resource allocation determination information is output to the function change control unit 1055 and the resource usage status storage unit 1053.
  • step S13 If the resource allocation determination unit 1052 determines that the required resource is larger than the free resource in the resource comparison (step S13: NO), the process moves to (step S15). Then, it is determined whether or not there is a remaining filter setting candidate in the filter setting candidate storage unit 1051, and if there is a remaining candidate (step S15: YES), the process proceeds to (step S12).
  • step SI6 uses the resource usage supplied from the resource usage status storage unit 1053. Wait until the situation changes. If there is a change in the resource usage status (step S16: YES), the process proceeds to (step SI2).
  • function control information for changing the function settings of each section in multimode FIR filter processing section 10 is provided in function change control section 1055. Is output.
  • each setting register in the function setting register 106 constituting the function setting table 600 as shown in FIG. 8 has a value necessary for realizing the filter setting selected by the function change control unit 1055.
  • the setting contents of the operation control contents in the filter processing control unit 108 are also written in the function setting register 106.
  • FIR filter processing has already been performed in the communication mode compatible with IEEE802.11a in the multimode FIR filter processing unit 10, and in addition to this, UMTS has been newly added.
  • An example of operation when FIR filter processing is performed in the corresponding communication mode is described below.
  • FIR filter processing for IEEE802.11a requires four operator core groups.
  • it corresponds to IEEE802.11a
  • the received signal is input from the signal input terminal 1102 in FIG. 3, supplied to the arithmetic unit core groups 1014 to 1017 via the input interface unit 102, subjected to predetermined product-sum operation processing, and output interface unit 103 It is assumed that the signal is output from the signal output terminal 1104 via
  • each product-sum arithmetic core is set to process with an operating clock of 30.72MHz (hereinafter referred to as candidate A), and using 3 arithmetic cores, 61.44MHz
  • candidate A an operating clock of 30.72MHz
  • candidate B There are two types of settings to be processed with the operation clock.
  • the resource allocation determination unit 1052 starts with the operation mode candidate read processing of (step S12).
  • the setting information of candidate A with a large number of required computing element core groups is read.
  • the resource allocation determination unit 1052 uses the four computing unit core groups (1013 to 1017) currently in use for the filter processing corresponding to IEEE802.11a as the resource usage status from the resource usage status storage unit 1053, that is, If the number is S4 of the computing unit core group, information is input.
  • Step S13 since the required resource amount exceeds the free resource amount in the resource amount comparison process in (Step S13) (Step S13: NO), the process proceeds to (Step SI5), and the remaining fields. Since there is a filter setting candidate (candidate B) (step S15: YES), the process proceeds to (step S12) again. In (Step S12), the filter setting information of candidate B is read again from the filter setting candidate storage unit 1051 via the resource allocation determination unit 1052. In this case, the number of required arithmetic unit core groups is 3, and the condition below the number of free resources is satisfied in (Step S13) (Step S13: YES), the process proceeds to (Step S14).
  • Candidate B filter settings are selected and output to function change control section 1055 as resource allocation decision information.
  • the function change control unit 1055 reads the setting information from the function setting table 2100 as shown in FIG. 30 stored in the setting parameter storage unit 1054, and the function setting register 106 Is written to.
  • the resource allocation determining unit 1052 moves to (Step S16) in the flow chart shown in FIG. 29, and the resource usage status storage unit 1053 detects whether or not the resource usage status has changed. If there is a change in the resource usage status (step S16: YES), the process proceeds to (step 12) again to determine resource allocation.
  • the computation resource to be used and its setting based on the required filter characteristic setting candidates and the availability of computation resources in accordance with the change of the communication mode in the multimode wireless communication device The contents were determined, the function of each part was changed based on the determination, and the prescribed operation control was performed. For this reason, it is possible to handle multiple different FIR filter processes by flexibly changing the number of operation taps, operation clocks, and connection relationships of limited product-sum operation resources, and simultaneously performing multiple filter processes in parallel. Can be done. As a result, the circuit scale can be reduced as compared with the case where filters are individually configured for a plurality of different operation modes.
  • the maximum number of product-sum operation processes that can be processed per product-sum operation unit core is 8, and each operation unit core group has the same number.
  • Four product-sum operation cores are connected in series, and eight operation core groups are provided.
  • the number of signal input terminals is two, and the number of branches by demultiplexer per signal input terminal is four.
  • the present invention is not limited to the number of these configurations, and can be designed and modified in a scalable manner according to the required specifications for the filter processing performance required in the multimode wireless communication apparatus.
  • each product-sum calculator core 100 the force of the configuration in which the signal input terminal 1201 and the signal output terminal 1203 are provided in each product-sum calculator core 100 is not necessarily limited to this configuration. The same in the multimode FIR filter processing unit 10 If a common signal input is supplied to each product-sum calculator core for each product-sum calculator core included in the operator core group, signal output at each product-sum calculator core is not required. Needless to say, there is.
  • the filter specifications required according to each wireless communication standard shown in FIG. 27 are merely examples, and depending on the system design including other design specifications in the wireless communication device, Needless to say, these specification values may be changed.
  • a specification required for the multimode FIR filter processing unit and a candidate list of setting examples corresponding to the specification may be stored in advance in the filter setting candidate storage unit 1051 in the multimode operation control unit 104.
  • the processing frequency in each product-sum calculator core is not limited to the frequency illustrated in Fig. 27 (the assumption is 80MHz in the case of the first embodiment). If it is between, it is good also as a structure processed using a faster frequency. In this case, since the processing between the signal input and the product-sum operation core is asynchronous, a FIFO (First-In First-0 ut) commonly used before the signal input or after the signal output is used. It is also possible to provide a buffer and adjust the timing and amount of data!
  • FIFO First-In First-0 ut
  • a plurality of integrators, subtractors and decimation processing units which are components of a CIC (Cascaded Integrator Comb) filter, are arranged, and an interface for switching the input / output connection relationship between each component is provided.
  • CIC Chip-Integrated Circuit
  • the resources of each component are dynamically changed according to the required filter characteristics, and multiple filters can be operated simultaneously. A configuration and an example of operation in the case of performing will be described.
  • FIG. 31 is a block diagram showing a configuration of multimode CIC filter processing unit 20 used in the description of the second embodiment.
  • the multi-mode CIC filter processing unit 20 has two signal input terminals 2101 and 2102 to which independent communication system signals are input. In addition, it has two signal output terminals 2103 and 2104. An output signal after filtering is output.
  • the multi-mode CIC filter processing unit 20 includes four integrator groups configured by cascading a plurality of integrators 201, and subtractor groups configured by cascading a plurality of difference units 202. 4 systems, and 4 systems with a thinning processing unit 203.
  • connection between the four integrator groups and the thinning-out processing unit 203 is configured via the interface unit 206, and the connection between the difference unit group and the thinning-out processing unit 203 is configured through the interface unit 207.
  • the connection between the signal input terminals 2101 and 2102 and the four systems of integrator groups is via the input interface unit 204, and the connection between the signal output terminals 2103 and 2104 and the four systems of difference units is the output interface unit 205.
  • the configuration is via
  • the integrator 201 outputs the result of integration processing by accumulatively adding input signals, and is configured as shown in FIG. 32, for example.
  • an adder 201 1 outputs the addition result of two input signals, and a delay tap 2012 holds and delays the input signal for one clock cycle and outputs it.
  • the adder 2011 receives the input terminal 2013 of the integrator 201 and the output of the delay tap 2012 as inputs, and the output of the delay tap 2012 is output from the output terminal 2014 of the integrator 201.
  • the differentiator 202 outputs a result obtained by subtracting a signal obtained by delaying the input signal by a predetermined time from the input signal, and is configured as shown in FIG. 34, for example.
  • the delay tap 2021 holds and delays the input signal input to the signal input terminal 2023 of the subtractor 202 for a predetermined clock cycle, and the subtractor 2022 outputs the input signal.
  • the output signal of the delay tap 2021 is subtracted, and the output of the subtractor 202 is output from the output terminal 2024 as the subtraction result.
  • the time length delayed by the delay tap 2021 is supplied from the function setting control unit 107 described later.
  • the decimation processing unit 203 performs decimation processing with respect to the input signal at a predetermined ratio and outputs only a part of the signals.
  • the predetermined decimation ratio is obtained from the function setting control unit 107 described later. Set by the supplied value.
  • (i, j), V, and number are assigned according to the positions of a plurality of integrators 201 and differentiators 202. Depending on (i) t, a number will be added.
  • i indicates the arrangement of the i-th processing system.
  • J indicates that it is the j-th cascade.
  • the input interface unit 204 receives inputs of two signal input terminals 2101 and 2102 (Input # O.Input # 1) and feedback connection from the interface unit 206 and the output interface unit 205, and will be described later.
  • the connection between the four integrator groups is switched according to the function change control signal input from the function setting control unit 107. A specific configuration example will be described later with reference to FIG.
  • the output interface unit 205 outputs signals output from the four differentiator groups to the input interface unit 204 as feedback outputs, and also provides function change control supplied from a function setting control unit 107 described later. Depending on the signal, the output signal power of the four differentiating device groups is also to select a predetermined output signal and output it from the signal output terminals 2103 and 2104. A specific configuration example will be described later with reference to FIG.
  • the interface unit 206 outputs the signals output from the four integrator groups as feedback outputs to the input interface unit 204, and outputs each output signal to the four-system decimation processing unit 203. To do. A specific configuration example will be described later with reference to FIG.
  • the interface unit 206 functions as a first interface unit.
  • the interface unit 207 is supplied from the function setting control unit 107 (described later) with the signal output from the four-system thinning-out processing unit 203 and the four-system feedback output output from the output interface unit 205 as inputs. In response to the function change control signal, the signal to be connected to the subsequent four differential units is selected and connected. A specific configuration example will be described later with reference to FIG.
  • the interface unit 207 functions as a second interface unit.
  • FIG. 35 is a diagram illustrating a configuration example of the input interface unit 204.
  • the selectors 2041 to 2044 select one of a plurality of input signals according to the function change control signal supplied independently from the function setting control unit 107 and transfer it to the integrator group of each system. Output.
  • the signal input terminal 2101 is one input
  • the selector 2044 the signal input terminal 2102 is one input.
  • each of the selectors 2041 to 2044 is connected to an adjacent processing system via a feedback input terminal 2045.
  • the output of the integrator 201 and the output of the differentiator 202 are connected so as to be input.
  • FIG. 36 is a diagram showing a configuration example of the output interface unit 205.
  • the selectors 2051 and 2052 select one of the input signal forces to which a plurality of differentiator group forces are input according to the function change control signal supplied independently from the function setting control unit 107.
  • the signals are output to signal output terminals 2103 and 2104, respectively.
  • the output interface unit 205 has a feedback output terminal 2053 and outputs input signals from a plurality of differentiator groups from the feedback output terminal 2053 to the input interface unit 204 and the interface unit 207.
  • FIG. 37 is a diagram illustrating a configuration example of the interface unit 206. As illustrated in FIG. In FIG. 37, the signals output from the four integrator groups are output to the thinning processing unit 203 of each system, and are branched as feedback output terminals 2071 to be output to the input interface unit 204.
  • FIG. 38 is a diagram showing a configuration example of the interface unit 207.
  • selectors 2071 to 2074 select one of the input signals input from the plurality of thinning-out processing units 203 according to the function change control signals supplied independently from the function setting control unit 107, and This is output to the differentiator group of each system.
  • the selectors 2071 and 2074 the outputs of the four thinning processing units 203 are input, and the outputs of the differentiator groups in the adjacent systems are connected via the feedback input terminal 2075.
  • the selectors 2072 and 2073 the output of the interleaving processing unit 203 located at each stage in the figure is input, and the output of the difference unit 202 of the adjacent system is input via the feedback input terminal 2075. Is done.
  • the control unit 11 shown in FIG. 4 is the same as in the case of the multimode FIR filter processing unit 10 in the first embodiment. It is assumed that the function setting and operation control of each component are performed by the above, but in each component, the function setting and operation control corresponding to the multimode CIC filter processing unit 20 are changed. For example, in the resource allocation control unit 105, based on the communication mode control signal, the request information regarding the CIC filter calculation resource necessary for realizing a desired filter specification, and the multimode CIC filter processing unit 20 The allocation of each computing resource is determined based on the availability of computing resources, and the determined resource allocation and the function change information associated therewith are output.
  • a register corresponding to each setting unit in multimode CIC filter processing unit 20 is prepared, and the function output from resource allocation control unit 105 is provided.
  • the change information is written to a predetermined register location, read out as necessary, and output to the function setting control unit 107.
  • the function setting control unit 107 reads out the function change information held in the function setting register 106 as necessary, and the integrator 201, the difference unit 202, and the thinning-out process in the multimode CIC filter processing unit 20
  • the unit 203 and the interface units 204, 205, 206, and 207 are set to perform function change control.
  • the filter processing control unit 108 is configured to perform control for the filter processing operation in the multimode CIC filter processing unit 20.
  • FIG. 39 is a list 3000 of the configuration units and setting values to be written and read out in the function setting register 106 of the control unit 11 according to the second embodiment.
  • the setting register of each selector 2071 to 2074 in the interface unit 207 shown in FIG. 38 is provided, and the setting value is selected in the order of the upper force in the figure in ascending order from 0. To do.
  • Each subtractor group divided into four systems has a configuration in which the number of delay clocks is variable, and the number of delay clocks is set to an integer value Mx.
  • the function setting control unit 107 the set values written in the function setting register 106 are read based on the list 3000 illustrated in FIG. 39, and function control and operation control are performed.
  • FIG. 41 is a diagram showing frequency response characteristics of each CIC filter setting. Here, it is assumed that both sampling frequencies are the same. It can be confirmed that different filter characteristics are realized using different resources.
  • the communication mode is selected in the multi-mode CIC filter processing unit 20 capable of performing filter processing having a plurality of different frequency response characteristics by changing the function as described above, and the required specifications for filter processing are selected.
  • the control contents for performing the resource allocation control of the integrator group and the differentiator group are specified based on the contents described with reference to FIGS. 27 to 29 in the first embodiment. Mode Can be applied for CIC filter processing unit.
  • the computation resource to be used and its setting based on the required filter characteristic setting candidates and the computation resource availability according to the change of the communication mode in the multi-mode wireless communication device The contents are determined, the function of each part is changed based on the decision, and the specified operation control is performed, so the number of operation taps, operation clocks, and connection relationships of limited product-sum operation resources can be flexibly changed.
  • This makes it possible to handle a plurality of different CIC filter processes, and allows a plurality of CIC filter processes to be performed simultaneously and in parallel, rather than configuring filters individually for a plurality of different operation modes. It is possible to reduce simplification.
  • the present invention is not limited to the thinning-out CIC filter processing for down-converting the sampling rate by thinning-out.
  • the arrangement of the integrator and the difference unit is replaced, and an interpolation processing unit is provided instead of the thinning-out processing unit. Therefore, it is obvious to those skilled in the art that the present invention can also be applied to the interpolation processing CIC filter processing used for transmission signal processing and the like.
  • the multi-mode FIR filter processing unit described in the first embodiment and the multi-mode CIC filter processing unit described in the second embodiment are mounted together to make functions and performance more flexible.
  • the configuration and operation when a changeable multimode reception filter processing unit is configured will be described.
  • FIG. 42 is a diagram showing the configuration of the multimode reception filter processing unit 30 used in the description of the third embodiment.
  • the multimode reception filter processing unit 30 has two signal input terminals 1101 and 1102, each of which receives an independent communication system signal, and two signal output terminals. 1103 and 1104, and output signals after filtering the signal input terminals 1011 and 1012 are output.
  • the multimode reception filter processing unit 30 includes the multimode FIR filter processing unit 10 described in the first embodiment and the multimode CIC filter processing unit 20 described in the second embodiment.
  • a plurality of signal inputs, a plurality of signal outputs, a multimode FIR filter processing unit 10 and a multimode CIC filter processing unit 20 are connected by an input interface unit 31, an output interface unit 32, and a selector 33.
  • the input interface unit 31 uses a multimode CIC filter processing unit 20 to connect each of the plurality of signal input terminals 1101 and 1102 based on a function change control signal input from the function setting control unit 107 in the control unit 11. Or connect to one of the selectors 33.
  • the output interface unit 32 receives the output of the multi-mode CIC filter processing unit 20 and the output of the multi-mode FIR filter processing unit 10 as input, and the function change input from the function change control unit 107 in the control unit 11 Based on the control signal, the signal output terminals 1103 and 1104 are selected.
  • the selector 33 is based on the function change control signal input from the function setting control unit 107 in the control unit 11 out of the output from the multimode CIC filter processing unit 20 and the output from the input interface unit 31.
  • the signal to be output to the multimode FIR filter processing unit 10 is selected.
  • the control unit 11 has basically the same configuration as that described in Fig. 4 of the first embodiment, but the resource allocation control unit 105 has a desired format based on the communication mode control signal. Based on the FIR filter calculation resource and CIC filter calculation resource request information required to realize the filter specifications, and the availability of calculation resources in the multimode FIR filter processing unit 10 and multimode CIC filter processing unit 20, It is configured to determine the allocation of each computing resource and output the determined resource allocation and accompanying function change information.
  • a register corresponding to each setting unit in both the multimode FIR filter processing unit 10 and the multimode CIC filter processing unit 20 is prepared.
  • the function change information output from the resource allocation control unit 105 is written to a predetermined register location, and is read and output as necessary.
  • the function setting control unit 107 reads the function change information held in the function setting register 106 as necessary, and inputs the individual product-sum operation unit core 100 in the multimode FIR filter processing unit 10.
  • the filter processing control unit 108 performs control for the filter processing operation in both the multimode FIR filter processing unit 10 and the multimode CIC filter processing unit 20.
  • the computation resource to be used and its setting based on the required filter characteristic setting candidates and the availability of computation resources in accordance with the change of the communication mode in the multi-mode wireless communication device The contents are determined, the function of each part is changed based on the decision, and the specified operation control is performed, so the number of operation taps, operation clocks, and connection relationships of limited product-sum operation resources can be flexibly changed.
  • This makes it possible to handle multiple different filter processes and perform multiple filter processes simultaneously in parallel.
  • the circuit scale can be reduced as compared with the case where a filter is individually configured for each of a plurality of different operation modes.
  • the present invention is not limited to this, for example, multimode FIR filter processing. If individual signal lines and components in the unit 10 and multi-mode CIC filter processing unit 20 are prepared for each vector element, the input can be applied to vector data such as orthogonal IQ signals. However, the tap coefficient memory 1004 in the product-sum operation unit core 100 of the multimode FIR filter processing unit 10 may be configured to be shared between the I signal and the Q signal.
  • the multimode FIR filter processing unit 10 performs time-division filter processing of each vector element by inserting time-division multiplexing alternately into a single signal input. It is also possible to do this. However, in this case, the number of samples that can be processed in each product-sum calculator core 100 is reduced by the increase in the number of vector elements. For example, when two vector elements I and Q are supported by time division multiplexing, the number of tap operations that can be calculated per product-sum calculator core 100 shown in FIG.
  • multimode CIC filter processing unit 20 by changing the configuration of integrator 201 to the configuration shown in Fig. 33, vector data is alternately inserted by time division multiplexing and input, and time division division is performed. Filtering can be performed.
  • the configuration of integrator 208 in FIG. 33 is different from the configuration of integrator 201 shown in FIG. 32 in that a delay tap 2031 is further provided in the system that feeds back the output of delay tap 2012, and the delay is delayed. This is the point that a selector 2082 for selecting one of the feedback through the tap 2031 and the feedback through the tap 2031 is provided.
  • time division is performed outside the input / output of the multimode FIR filter processing unit 10, the multimode CIC filter processing unit 20, the multimode reception filter processing unit 30, etc. Multiple signal inputs / outputs can be performed, and each signal input / output terminal is individually provided for each vector element.
  • the face part may be configured to be time-division multiplexed.
  • the power disclosed in the embodiment in the case of configuring the reception filter processing unit by combining the multi-mode FIR filter processing unit and the multi-mode CIC filter processing unit is not necessarily limited to the reception filter process, and can be applied to, for example, the transmission filter process. Modifications therefor are obvious to those skilled in the art.
  • the digital filter according to the present invention has the effect of dynamically allocating calculation resources for product-sum calculation, and simultaneously performing filter processing for a plurality of wireless communication standards.
  • the so-called multi-mode wireless communication apparatus is suitable for application to a plurality of different wireless communication standards and performing simultaneous and parallel communication.
  • the present invention is not necessarily limited to the wireless communication field, but can also be applied to applications where a single communication device performs simultaneous parallel communication corresponding to a plurality of communication standards in the wired communication field. is there.

Landscapes

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Abstract

　特性を動的に変更可能で、かつ複数系統の同時処理が可能な無線通信処理向けのデジタルフィルタ。このデジタルフィルタにおいて、機能変更が可能な演算器コア群(1010)～(1017)を配置し、これらの間を入力インタフェース部(102)と出力インタフェース部(103)により相互に接続する。通信モードの変更に伴い、必要とするフィルタ特性の設定候補と演算リソースの空き状況に基づいて、使用する演算リソースの数とその設定内容を決定し、決定に基づいて各部の機能変更を行い所定の動作制御を行うようにすることにより、限られた積和演算リソースの演算タップ数、動作クロックや接続関係を柔軟に変更することにより複数の異なるＦＩＲフィルタ処理を同時並列的に実行することを可能とし、かつ複数のフィルタ処理を同時並列的に行うことが可能とする。

Description

明 細 書
デジタルフィルタ
技術分野
[0001] 本発明はデジタルフィルタに関し、特に、通信信号処理用途において複数の通信 系統に対するデジタルフィルタ処理に対応するデジタルフィルタに関する。
背景技術
[0002] 近年の無線通信需要の急増に伴い、複数の異なる無線通信規格が乱立し、様々 なサービス形態に応じて複数の無線通信システムが混在する状況となって 、る。この ような状況の中、一台の端末局や基地局で複数の無線通信規格に対応可能とする、 いわゆるマルチモード化機能を付加することにより、シームレスな接続環境の提供や 製品開発効率の向上への要求が高まっている。
[0003] 一台の無線通信端末で複数の無線通信規格に対応するための構成例としては、 例えば対応すべき無線通信規格の各々に対応した無線通信処理部を個別に設け、 必要に応じて所望の処理系統へ切り替え制御する構成が開示されている（例えば、 特許文献 1、 2)。一方、別の構成として、ソフトウェア等の機能記述を切り替えることに より無線通信処理機能を変更する、いわゆるソフトウェア無線処理技術を用いた構成 につ ヽても既に開示されて 、る（例えば、特許文献 3)。
[0004] 以下、図 1および図 2を用いて従来のマルチモード無線通信端末の構成例につい て説明する。図 1において、無線通信規格 Aに対応した無線通信処理を行う規格 A 対応無線通信処理部 4001 aと無線通信規格 Bに対応した無線通信処理を行う規格 B対応無線通信処理部 4001bとが共に切替制御部 4002に接続されて 、る。切替制 御部 4002は、各々の無線通信規格における通信リンクの状況やユーザやアプリケ ーシヨン力 の要求に応じて無線通信を行う通信系統の選択切替を行い、選択され た無線通信処理系統と上位レイヤ処理部 4003との間のデータ入出力を接続する。 このようにして、必要に応じて使用したい無線通信処理系統を選択切り替えして通信 することにより、一台の無線通信端末により複数の無線通信規格に対応した通信が 可能となる。 [0005] 図 2は、ソフトウェア無線処理技術を用いたマルチモード無線通信端末の構成例を 示した図である。図 2において、無線通信規格 Aに対応した無線通信処理のうちアナ ログ信号処理およびアナログ信号とデジタル信号の変換を行う処理部を有する規格 A対応アナログ信号処理部 4004aと、無線通信規格 Bに対応した無線通信処理のう ちアナログ信号処理およびアナログ信号とデジタル信号の変換を行う処理部を有す る規格 B対応アナログ信号処理部 4004bとが共にデジタル信号処理部 4005に接続 されている。デジタル信号処理部 4005は、プログラム等のソフトウェア記述を変更す ることによりその信号処理内容を変更可能な信号処理部であり、切替制御部 4006か らの制御に応じて信号処理内容を無線通信規格 Aに対応したデジタル信号処理と 無線通信規格 Bに対応したデジタル信号処理とに切り替えてデジタル信号処理を行 V、、受信処理後のデータを上位レイヤ処理部 4007へ供給するとともに上位レイヤ処 理部 4007から供給される送信データをデジタル送信信号処理した後、送信データ を所望の無線通信規格に対応したアナログ信号処理部の方へ出力する。このように して、必要に応じて使用したい無線通信規格に対応したプログラム等のソフトウェア 記述を変更し通信機能を切りけることにより、一台の無線通信端末により複数の無線 通信規格に対応した通信が可能となる。
[0006] 一方、無線通信処理を行うにあたって所望帯域信号の選択のために必須な機能の 一つであるフィルタ処理部、特にデジタルフィルタ処理部に着目すると、前記のような マルチモード機能を実現するためには、対応すべき無線通信規格によって異なる要 求仕様に応じ、柔軟に周波数応答特性等の特性を変更可能な機能が要求される。こ のように、デジタルフィルタにお 、てタップ係数や動作モードを柔軟に変更可能な構 成としては、例えば、特許文献 4、特許文献 5などが既に開示されている。特許文献 4 では、複数の加算器、乗算器、遅延器、レジスタ等の構成要素が所定の配置に形成 され、各々の構成要素の入出力端子間の接続切り替えを行うデータバスライン群とそ れらの相互間の接続切り替えを行う切り替え回路により構成され、任意のデジタルフ ィルタを設定可能な構成および動作例が開示されている。また、特許文献 5では、フ ィルタのタップ係数を任意に変更可能とすると共に、フィルタの処理型を必要に応じ て直列型と並列型で切り替え可能とする構成および動作例が開示されている。 特許文献 1 :特開平 10— 174169号公報 (第 3〜4頁、図 1)
特許文献 2 :特開 2002— 190769号公報 (第 6頁、図 4)
特許文献 3 :特開 2004— 153661号公報 (第 6頁、図 4)
特許文献 4：特開昭 63 - 252009号公報 (第 2〜4頁、図 1)
特許文献 5 :特許第 2520451号公報 (第 2〜5頁、図 1)
発明の開示
発明が解決しょうとする課題
[0007] し力しながら、前記各々の従来の技術では、以下に示すような課題を有する。
[0008] 図 1で示したような従来のマルチモード無線通信端末の構成では、対応すべき無 線通信規格の数に応じて対応する無線通信処理部 4001を設ける必要があり、その 数が増えれば増えるほど無線通信端末における回路規模が増大することになる。とこ ろ力 それぞれの無線通信処理部の処理内容に着目すると、ほとんどの無線通信処 理部には通信路符号化処理、デジタル変復調処理やチャネル選択のためのフィルタ 処理などの処理部が存在し、無線通信規格の違いにより詳細な仕様は異なるものの 、類似した処理を行う部分が多い。これらの処理部を対応すべき無線通信規格の数 の分だけ個別に設けるのは回路規模の面力 効率が良くない。
[0009] また、図 2で示したようなソフトウェア無線処理技術を用いたマルチモード無線通信 端末の構成では、デジタル信号処理部 4005における通信処理内容を都度対応す べき無線通信規格用のプログラムに書き替える必要があり、機能変更に時間を要す る。特に、デジタル信号処理部 4005が FPGA (Field Programmable Gate Array)や DSP (Digital Signal Processor )のようにソフトウェア処理により実行されるデバイスに より構成される場合には、機能設定のためのデータ量が膨大になるため、特に機能 変更に時間を要する。このため、マルチモード無線通信端末において動的に対応す る無線通信規格を切り替えようとする場合には、機能切り替えのための時間的浪費を 生じてしまう。ましてや、複数の無線通信規格の通信リンクに対して同時に通信を行う ことは難しい。
[0010] さらに、デジタルフィルタの構成にぉ 、て、特許文献 4で開示されて ヽる構成では、 任意のフィルタ形状を実現するために個々の構成要素間を接続するための膨大な データバスライン群と接続切り替え回路が必要となるため、無線通信端末用に構成 するには回路規模が大きくなつてしまう、という課題があった。
[0011] また、特許文献 5で開示される構成では、構成要素間接続の冗長度を制限すること により特許文献 4で開示される構成に比べて回路規模の面では優れているものの、 デジタルフィルタの変更自由度という観点では、タップ係数の変更や処理型を直列 型と並列型で切り替える程度の制御に留まっており、対応するフィルタ処理の動作ク ロック周波数や演算タップ数に応じた演算リソースの有効活用という観点での構成や 処理制御方法については開示されていない。ましてや、複数の無線通信規格の通信 リンクに対して同時に通信を行うための入出力インタフェースの構成や制御方法につ V、ては一切開示されて 、な 、。
[0012] 本発明の目的は、特性を動的に変更可能で、かつ複数系統の同時処理が可能な 無線通信処理向けのデジタルフィルタを提供することである。
課題を解決するための手段
[0013] 本発明のデジタルフィルタは、機能変更制御信号に応じて積和演算機能を変更し 、その機能変更に応じた複数タップ分の積和演算処理を行って累積演算結果を出 力する複数の演算器群と、前記各演算器群力 の累積演算結果出力を機能変更制 御信号に応じて選択的に加算処理するとともに、前記累積演算結果出力をフィード バック出力として出力する出力インタフェース部と、複数の信号入力端子を有し、前 記機能変更制御信号に応じて所望の入力信号を同時又は順次に前記複数の演算 器群に供給するとともに、前記機能変更制御信号に応じて前記フィードバック出力の うち所定の出力を前記複数の演算器群の累積演算入力段に供給する入力インタフ エース部と、前記複数の演算器群により構成される演算リソースに対して、現在の演 算リソース使用状況と、新たなフィルタ処理に要求される演算リソースを設定したフィ ルタ設定候補リストとに基づいて、新たなフィルタ処理に割り当て可能な前記演算リソ ースを決定してリソース割当決定情報を出力するリソース割当制御部と、前記リソース 割当決定情報に基づいて、前記複数の演算器群と前記入力インタフェース部と前記 出力インタフェース部の各部に対して機能設定を行うための前記機能変更制御信号 を出力する機能設定制御部と、前記機能変更制御信号により各々機能が設定され た前記複数の演算器群と前記入力インタフェース部と前記出力インタフェース部の 各々に対して所望のフィルタ処理をおこなうための動作制御信号を出力するフィルタ 処理制御部と、を具備する構成を採る。
[0014] また、本発明のデジタルフィルタは、複数の積分器が縦続接続された複数の積分 器群と、複数の間引き処理部と、複数の差分器が縦続接続された複数の差分器群と 、前記複数の積分器群の出力を前記複数の間引き処理部に供給するとともに、前記 複数の積分器群の出力を第 1のフィードバック出力として出力する第 1のインタフエ一 ス部と、前記複数の間引き処理部力もの出力と第 2のフィードバック出力とを機能変 更制御信号に応じて切り替えて前記複数の差分器に供給する第 2のインタフェース 部と、複数の信号入力端子を有し、前記機能変更制御信号に応じて入力信号を切り 替えて前記複数の積分器群に供給する入力インタフェース部と、複数の信号出力端 子を有し、前記複数の差分器群と前記複数の信号出力端子との間の接続関係を前 記機能変更制御信号に応じて切り替える出力インタフェース部と、前記複数の積分 器群と前記複数の間引き処理部と前記複数の差分器群により構成される演算リソー スに対して、現在の演算リソース使用状況と、新たなフィルタ処理に要求される演算リ ソースを設定したフィルタ設定候補リストとに基づ 、て、新たなフィルタ処理に割り当 て可能な前記演算リソースを決定してリソース割当決定情報を出力するリソース割当 制御部と、前記リソース割当決定情報に基づいて、前記複数の積分器群と前記複数 の間引き処理部と前記複数の差分器群と前記第 2のインタフェース部と前記入力イン タフエース部と前記出力インタフェース部の各々に対して機能設定を行うための前記 機能変更制御信号を出力する機能設定制御部と、前記機能変更制御信号により各 々機能が設定された前記複数の積分器群と前記複数の間引き処理部と前記複数の 差分器群と前記第 2のインタフェース部と前記入力インタフェース部と前記出力インタ フェース部の各々に対して所望のフィルタ処理をおこなうための動作制御信号を出 力するフィルタ処理制御部と、を具備する構成を採る。
[0015] また、本発明のデジタルフィルタは、 1以上のタップ数分の積和演算処理に基づく 累積演算結果を出力する複数の演算器群により構成される演算リソースと、前記演 算リソースの各演算器群による累積演算結果を、機能設定を行うための機能変更制 御信号に応じて、選択的に加算処理する出力インタフェース部と、複数の信号入力 を有し、前記機能変更制御信号に応じて、所望の入力信号を同時または順次に前 記複数の演算器群に供給する入力インタフェース部と、前記演算リソースの使用状 況と、新たなフィルタ処理に要求される演算リソースを設定したフィルタ設定候補リスト とに基づいて、新たなフィルタ処理に割り当てる前記演算リソースを決定するリソース 割当決定情報を出力するリソース割当制御部と、前記リソース割当決定情報に基づ いて、前記入力インタフェース部と前記出力インタフェース部とに対して、前記機能 変更制御信号を出力する機能設定制御部と、前記機能変更制御信号により、機能 が設定された前記演算リソースと前記入力インタフェース部と前記出力インタフエ一 ス部とに対して、所望のフィルタ処理をおこなうための動作制御信号を出力するフィ ルタ処理制御部とを具備する構成を採る。
また、本発明のデジタルフィルタは、複数の積分器が縦続接続された複数の積分 器群と、複数の間引き処理部と、複数の差分器が縦続接続された複数の差分器群と 、により構成される演算リソースと、前記複数の積分器群の出力を前記複数の間引き 処理部に供給する第 1のインタフェース部と、機能設定を行うための機能変更制御信 号に応じて切り替えた、前記複数の間引き処理部力 の出力を前記複数の差分器に 供給する第 2のインタフェース部と、複数の信号入力を有し、前記機能変更制御信号 に応じて切り替えた入力信号を、前記複数の積分器群に供給する入力インタフエ一 ス部と、前記機能変更制御信号に応じて、前記複数の差分器群の出力信号を選択 して出力する出力インタフェース部と、前記演算リソース使用状況と、新たなフィルタ 処理に要求される演算リソースを設定したフィルタ設定候補リストとに基づいて、新た なフィルタ処理に割り当てる前記演算リソースを決定するリソース割当決定情報を出 力するリソース割当制御部と、前記リソース割当決定情報に基づいて、前記複数の積 分器群と前記複数の間引き処理部と前記複数の差分器群と前記入力インタフェース 部と前記出力インタフェース部とに対して、前記機能変更制御信号を出力する機能 設定制御部と、前記機能変更制御信号により、機能が設定された前記複数の積分器 群と前記複数の間引き処理部と前記複数の差分器群と前記入力インタフェース部と 前記出力インタフェース部とに対して、所望のフィルタ処理をおこなうための動作制 御信号を出力するフィルタ処理制御部とを具備する構成を採る。
発明の効果
[0017] 本発明によれば、無線通信装置における通信モードの変更に伴い、必要とするフィ ルタ特性の設定候補と演算リソースの空き状況に基づいて、使用する演算リソースと その設定内容を決定し、決定に基づいて各部の機能変更を行い、かつ所定の動作 制御を行うようにしたので、限られた積和演算リソースの演算タップ数や動作クロック や接続関係を柔軟に変更することにより複数の異なる FIRフィルタ処理に対応可能と し、かつ複数のフィルタ処理を同時並列的に行うことが可能となり、複数の異なる動 作モード毎に個別にフィルタを構成するよりも回路規模を低減することが可能となる。 図面の簡単な説明
[0018] [図 1]従来のマルチモード無線通信装置の構成例を示す図
[図 2]従来のマルチモード無線通信装置の構成例を示す図
[図 3]本発明の実施の形態 1に係るマルチモード FIRフィルタ処理部の構成を示す図 [図 4]本実施の形態 1に係るマルチモード FIRフィルタ処理部を制御する制御部の構 成を示す図
[図 5]本実施の形態 1に係る積和演算器の構成を示す図
[図 6]本実施の形態 1に係る入力インタフェース部の構成を示す図
[図 7]本実施の形態 1に係る出力インタフェース部の構成を示す図
[図 8]本実施の形態 1に係るマルチモード FIRフィルタ処理部の機能を設定する機能 設定テーブルの一例を示す図
[図 9]本実施の形態 1に係る入力インタフェース部におけるデマルチプレクサの動作 例の一部を示す図
[図 10]本実施の形態 1に係るマルチモード FIRフィルタ処理部の機能を直列接続型 フィルタに設定する際の機能設定テーブルの一例を示す図
[図 11]本実施の形態 1に係るマルチモード FIRフィルタ処理部における直列接続型 フィルタとしての動作例の一部を示す図
[図 12]本実施の形態 1に係る図 11に続く動作例を示す図
[図 13]本実施の形態 1に係るマルチモード FIRフィルタ処理部における直列接続型 フィルタとしての動作例の一部を示す図
[図 14]本実施の形態 1に係る図 13に続く動作例を示す図
[図 15]本実施の形態 1に係るマルチモード FIRフィルタ処理部の機能をポリフェーズ 型間引きフィルタに設定する際の機能設定テーブルの一例を示す図
[図 16]本実施の形態 1に係るマルチモード FIRフィルタ処理部におけるポリフェーズ 型間引きフィルタとしての動作例の一部を示す図
圆 17]本実施の形態 1に係る図 16に続く動作例を示す図
[図 18]本実施の形態 1に係るマルチモード FIRフィルタ処理部におけるポリフェーズ 型間引きフィルタとしての動作例の一部を示す図
圆 19]本実施の形態 1に係る図 18に続く動作例を示す図
[図 20]本実施の形態 1に係るマルチモード FIRフィルタ処理部におけるポリフェーズ 型間引きフィルタとしての動作例の一部を示す図
圆 21]本実施の形態 1に係る図 20に続く動作例を示す図
[図 22]本実施の形態 1に係るマルチモード FIRフィルタ処理部の機能をポリフェーズ 型時分割多重化間引きフィルタに設定する際の機能設定テーブルの一例を示す図 [図 23]本実施の形態 1に係るマルチモード FIRフィルタ処理部におけるポリフェーズ 型時分割多重化間引きフィルタとしての動作例の一部を示す図
圆 24]本実施の形態 1に係る図 23に続く動作例を示す図
[図 25]本実施の形態 1に係るマルチモード FIRフィルタ処理部におけるポリフェーズ 型時分割多重化間引きフィルタとしての動作例の一部を示す図
圆 26]本実施の形態 1に係る図 25に続く動作例を示す図
圆 27]本実施の形態 1に係る無線通信規格に応じたフィルタ設定候補リストの一例を 示す図
[図 28]本実施の形態 1に係るリソース割り当て制御部の構成を示す図
[図 29]本実施の形態 1に係る図 28のリソース割当決定部の処理手順を示すフローチ ヤート
[図 30]本実施の形態 1に係るマルチモード FIRフィルタ処理部の機能を設定する他 の機能設定テーブルの一例を示す図 [図 31]本発明の実施の形態 2に係るマルチモード CICフィルタ処理部の構成を示す 図
[図 32]本実施の形態 2に係る積分器の構成を示す図
[図 33]本実施の形態 2に係る積分器の他の構成を示す図
[図 34]本実施の形態 2に係る差分器の構成を示す図
[図 35]本実施の形態 2に係る入力インタフェース部の構成を示す図
[図 36]本実施の形態 2に係る出力インタフェース部の構成を示す図
[図 37]本実施の形態 2に係るインタフェース部の構成を示す図
[図 38]本実施の形態 2に係るインタフェース部の構成を示す図
[図 39]本実施の形態 2に係る制御部の機能設定レジスタにおいて機能設定書き込み および読み出しされる各構成部と設定値のリストの一例を示す図
[図 40]本実施の形態 2に係るマルチモード CICフィルタ処理部における各部の設定 を示すリストの一例を示す図
[図 41]本実施の形態 2に係るマルチモード CICフィルタ処理部により構成した CICフ ィルタの周波数応答特性の一例を示す図
[図 42]本発明の実施の形態 3に係るマルチモード受信フィルタ処理部の構成を示す 図
発明を実施するための最良の形態
[0019] 以下、本発明の実施の形態について図面を参照して詳細に説明する。
[0020] (実施の形態 1)
本実施の形態 1では、複数タップ分の積和演算を実行可能な積和演算器コアを複 数直列接続した演算器コア群を複数配置し、前記演算器コア群の入出力接続関係 を切り替えるインタフェースを設け、これら個々の積和演算器コアにおける動作機能 設定と入出力インタフェースの接続設定を切り替えることにより、通信処理に要求され るフィルタ特性に応じて前記積和演算器コアの演算リソースを動的に変更し、複数の フィルタ処理の同時動作を行う場合の構成および動作例を説明する。
[0021] 図 3は、本実施の形態の説明に用いるマルチモード FIR (Finite Impulse Response: 有限インパルス応答）フィルタ処理部 10の構成を示す図である。マルチモード FIRフ ィルタ処理部 10は、 2系統の信号入力端子 1101、 1102を有し、それぞれ独立した 通信系統の信号が供給される。また、 2系統の信号出力端子 1103、 1104を有し、 信号入力端子 1101、 1102に対するフィルタ処理後の出力信号が出力される。また 、マルチモード FIRフィルタ処理部 10は、積和演算器コア 100と、この積和演算器コ ァ 100を 4個直列に接続して構成される 8個の演算器コア群 1010〜： L017と、入カイ ンタフェース部 102と、出力インタフェース部 103と、入出力間接続線 1106と、から 構成される。
[0022] 入出力間接続線 1106は、入力インタフェース部 102に設けられた入出力間接続 端子 1107と、出力インタフェース部 103に設けられたフィードバック出力端子 1105 とを接続している。
[0023] 積和演算器コア 100は、フィルタ処理における複数のタップ演算に相当する積和演 算を実行し、かつ後述する制御部 11から入力される制御信号に応じてそのタップ係 数、遅延タップ数、ならびに複数タップ分の積和演算に伴う信号接続の切り替えを行 い、得られた積和演算出力を出力するものである。積和演算器コア 100は、入力とし て信号入力端子、累積演算入力端子を有し、出力として信号出力端子、累積演算出 力端子を有する。また、図示していないが、タップ係数、遅延タップ数、ならびに信号 接続切り替え用の制御線が接続される。なお、積和演算器コア 100の具体的な構成 につ 、ては図 5を用いて後述する。
[0024] 演算器コア群 1010〜1017は、それぞれ積和演算器コア 100を 4個直列に接続し たものであり、具体的には、前後する積和演算器コア間の信号出力端子と信号入力 端子が接続され、かつ累積演算出力端子と累積演算入力端子が接続されている。こ のように構成された演算器コア群 1010〜1017に含まれる個々の積和演算器コア 1 00は、タップ係数の値設定を除 、ては共通の信号処理および接続動作を行うように 構成されている。
[0025] なお、図 3では、複数配置された積和演算器コア 100の配置位置に応じて (i, j)と V、う番号を付して 、るが、これは i番目の演算器コア群における j番目の積和演算器コ ァであることをを表している。本実施の形態 1では、積和演算器コア 100を 4個直列接 続して構成された演算器コア群 1010〜1017を 8組配置する。 [0026] 入力インタフェース部 102は、 2系統の信号入力端子 1101、 1102と入出力間接続 線 1106からの入力を用い、後述する制御部 11から入力される制御信号に応じて経 路切り替えゃデマルチプレタス処理等を行!、、個々の演算器コァ群 1010から 1017 へ所定の信号を供給するものである。具体的な構成については図 6を用いて後述す る。
[0027] 出力インタフェース部 103は、個々の演算器コア群 1010〜1017の累積演算出力 から供給された信号に対して、後述する制御部 11から入力される制御信号に応じて 所定の信号間の加算処理や経路選択を行った上で 2系統の信号出力端子 1103、 1 104から出力し、かつ前記個々の演算器コア群 1010〜1017からの信号出力を入 出力間接続線 1106へ分岐出力するものである。具体的な構成については図 7を用 いて後述する。
[0028] 入出力間接続線 1106は、出力インタフェース部 103から入力インタフェース部 10 2との間で複数の信号を接続するものであり、さらに具体的には、複数の演算器コア 群 1010〜1017から出力される各累積演算出力を入力インタフ ース部 102へフィ ードバックする為の接続線である。
[0029] 図 4は、図 3のマルチモード FIRフィルタ処理部 10における各構成要素に対して機 能設定および動作制御を行う制御部 11の構成を示すブロック図である。制御部 11 は、マルチモード動作制御部 104と、リソース割当制御部 105と、機能設定レジスタ 1 06と、機能設定制御部 107と、フィルタ処理制御部 108と、から構成される。
[0030] マルチモード動作制御部 104は、マルチモード FIRフィルタ処理部 10が構成要素 に含まれるマルチモード無線通信装置における通信モードを選択制御するものであ り、具体的には、種々の判断条件に基づいてどの無線通信規格もしくは無線通信方 式に対応した通信モードで通信処理を行うかを判断し、対応する通信モード制御信 号をリソース割当制御部 105に出力するものである。なお、本実施の形態 1では、こ のマルチモード動作制御部 104がどのような判断基準で通信モードの選択を行うか につ 、て限定するものではな！/、。
[0031] リソース割当制御部 105は、マルチモード動作制御部 104から入力される通信モー ド制御信号に基づ 、て、所望のフィルタ仕様を実現するために必要な積和演算リソ ースと、マルチモード FIRフィルタ処理部 10における積和演算リソースの空き状況に 基づき積和演算リソースの割り当てを決定し、決定されたリソース割り当てとそれに伴 う機能変更情報を機能設定レジスタ 106に出力するものである。その動作の詳細に ついては後述する。
[0032] 機能設定レジスタ 106は、リソース割り当てとそれに伴う機能変更情報を保持するレ ジスタであり、マルチモード FIRフィルタ処理部 10における各設定部に対応したレジ スタが用意されており、リソース割当制御部 105から入力される機能変更情報が所定 のレジスタ位置に書き込まれると共に、必要に応じて機能設定制御部 107又はフィル タ処理制御部 108により読み出される。
[0033] 機能設定制御部 107は、機能設定レジスタ 106に保持されている機能変更情報を 必要に応じて読み出し、マルチモード FIRフィルタ処理部 10における個々の積和演 算器コア 100、入力インタフェース部 102、出力インタフェース部 103におけるタップ 係数、接続切り替え用セレクタ、デマルチプレクサ等の制御を行うものである。具体的 な機能変更制御信号の内容と接続関係については図 3には図示していないが、別 途図 8を用いて後述する。
[0034] フィルタ処理制御部 108は、マルチモード FIRフィルタ処理部 10におけるフィルタ 処理動作のための制御を行うものであり、演算器コア群 1010〜1017、入力インタフ エース部 102、出力インタフェース部 103における個々の動作部に対して制御線が 接続されて 、る。具体的な制御線の内容につ!、ては後述する。
[0035] 図 5は、図 3において示した積和演算器コア 100の構成を示す図であり、この構成 により転置型 FIRフィルタにおける積和演算処理が行われる。積和演算器コア 100は 、入力として信号入力端子 1201と累積演算入力端子 1202を有し、出力として信号 入力端子 1201に入力される信号をそのまま出力する信号出力端子 1203と累積演 算出力端子 1204を有する。また、積和演算器コア 100は、乗算器 1001と、加算器 1 002と、遅延レジスタ群 1003と、タップ係数メモリ 1004と、セレクタ 1005と、セレクタ 1006と、ラッチ回路 1007と、から構成される。
[0036] 乗算器 1001は、信号入力端子 1201から入力される信号と、タップ係数メモリ 100 4から入力されるタップ係数との乗算を行い、その乗算結果を加算器 1002に出力す るものである。
[0037] カロ算器 1002は、乗算器 1001による乗算結果とセレクタ 1005の出力との加算を行 い、その加算結果を遅延レジスタ群 1003に出力するものである。
[0038] 遅延レジスタ群 1003は、入力信号を 1クロックサイクル単位で遅延して出力する遅 延レジスタが 7個直列に接続されたものである。
[0039] タップ係数メモリ 1004は、フィルタ処理時の積和演算に用いる複数タップ分のタツ プ係数を記憶しておくものであり、本実施の形態 1では 8通りのタップ係数 (W 〜
i, j, 0 w )を記憶するものである。
[0040] セレクタ 1005は、 2系統の入力を択一的に選択して出力するものである。セレクタ 1 006は、 4系統の入力を択一的に選択して出力するものである。
[0041] ラッチ回路 1007は、セレクタ 1006から入力される信号を所定のクロック周波数でラ ツチし出力するものであり、例えば、 Dフリップフロップにより構成される。ここで、ラッ チするクロック周波数は信号入力と同様の周波数とする。
[0042] タップ係数メモリ 1004におけるタップ係数の変更書き込みと、セレクタ 1006におけ る遅延レジスタ信号の入力選択の制御は、機能設定制御部 107から入力される機能 変更制御信号に基づいて制御される。また、タップ係数メモリ 1004におけるタップ係 数の読み出しと、セレクタ 1005における累積演算入力と、遅延レジスタ群 1003から セレクタ 1006を介した入力信号との選択切り替えは、フィルタ処理制御部 108から 入力される動作制御信号に基づいて制御される。ここで、フィルタ処理制御部 108か ら積和演算器コア 100に入力される動作制御信号は、同じ演算器コア群内に含まれ る 4個の積和演算器コア 100に対しては同様の動作制御信号が入力され、各々が同 様の処理動作を行う。
[0043] なお、積和演算器コア 100における各部の処理動作は、信号入力端子 1201に入 力されるクロックレートに対し、機能設定制御部 107で設定されるオーバクロック動作 比に応じたオーバクロック周波数で動作する。
[0044] 図 6は、図 3において示した入力インタフェース部 102の構成を示す図である。入力 インタフェース部 102は、入力として 2系統の独立した信号入力端子 1101、 1102と 、入出力間接続端子 1107に接続される入出力間接続線 1106を介して出力インタフ エース部 103から入力される個々の演算器コア群 1010〜1017の各出力信号からの フィードバック入力とを有し、また個々の演算器コア群 1010〜1017への信号入力端 子と累積演算入力端子への出力端子を有する。また、入力インタフェース部 102は、 セレクタ 10210〜10217、 10220〜10227と、デマノレチプレクサ 1023、 1024と、 カゝら構成される。なお、図 6には図示していないが、各構成要素に対しては機能設定 制御部 107から独立に機能変更制御用の接続線が接続されている。
[0045] セレクタ 10210〜10217、 10220〜10227は、機能設定制御部 107力もそれぞ れ独立に入力される機能変更制御信号に応じて複数の入力信号力 一つを選択し て、それぞれ出力段に接続された演算器コア群 1010〜1017に出力するものである 。セレクタ 10210〜10217は、 3入力のセレクタであり、そのうち第 1の入力端子は信 号入力端子 1101に接続され、第 2の入力端子は信号入力端子 1102に接続される 。セレクタ 10210〜10213の第 3の入力端子は、それぞれデマルチプレクサ 1023の 第 1の出力端子 10231、第 2の出力端子 10232、第 3の出力端子 10233、第 4の出 力端子 10234に接続される。また、セレクタ 10214〜10217の第 3の入力端子は、 それぞれデマルチプレクサ 1024の第 1の出力端子 10241、第 2の出力端子 10242 、第 3の出力端子 10243、第 4の出力端子 10244に接続される。
[0046] セレクタ 10220と 10227は 2入力のセレクタであり、セレクタ 10221〜10226は 3入 力のセレクタであり、機能設定制御部 107からそれぞれ独立に入力される機能変更 制御信号に応じて出力信号が選択される。セレクタ 10220〜10227の各出力は、そ れぞれ図 3における演算器コア群 1010〜1017の累積演算入力端子に接続される。 セレクタ 10220〜10227の第 1の入力端子には定数「0」に相当するデータが入力さ れる。また、セレクタ 10220〜10227の別の入力端子には、図 3における演算器コア 群 1010〜1017のうち、自セレクタが出力に接続されている演算器コア群の上段と 下段の演算器コア群の累積演算出力端子が出力インタフェース部 103と入出力間 接続線 1106を介して接続される。すなわち、例えば、演算器コア群 1010の累積演 算出力端子はセレクタ 10221の第 2の入力端子へ接続され、演算器コア群 1011の 累積演算出力端子はセレクタ 10220の第 2の入力端子とセレクタ 10222の第 2の入 力端子へ接続される。 [0047] 図 7は、図 3において示した出力インタフェース部 103の構成を示す図である。出力 インタフェース部 103は、図 3における各演算器コア群 1010〜1017の累積演算出 力を入力とし、また 2系統の信号出力端子 1103、 1104と入力インタフェース部 102 へのフィードバック出力端子 1105を有する。また、出力インタフェース部 103は、経 路選択用の複数のセレクタと、複数の加算器と、複数の遅延レジスタを有する。具体 的には、カロ算器 10310〜10319と、セレクタ 10320〜10327、 10330〜10333、 1 0340、 10341、 10350、 10351と、遅延レジスタ 10360、 10361と、力ら構成され る。なお、図 7には図示していないが、各構成要素に対しては機能設定制御部 107 カゝらそれぞれに独立に機能変更制御用の接続線が接続されている。
[0048] カロ算器 10310〜10319は、 2系統のデジタル入力値を加算し加算結果を出力す るものである。カロ算器 10310〜10315は、それぞれセレクタ 10320と 10321、 1032 2と 10323、 10324と 10325、 10326と 10327、 10330と 10331、 10332と 10333 の出力を入力とする。カロ算器 10316、 10317は、それぞれ加算器 10314とセレクタ 10340、カロ算器 10315とセレクタ 10341の出力を人力とする。カロ算器 10318、 103 19は、それぞれカロ算器 10316とセレクタ 10350、カロ算器 10317とセレクタ 10351の 出力を入力とする。
[0049] セレクタ 10320〜10327、 10330〜10333、 10340、 10341、 10350、 10351 は、 2入力のセレクタであり、機能設定制御部 107からそれぞれ独立に入力される機 能変更制御信号に応じて出力信号が選択される。セレクタ 10340と 10341を除くセ レクタの一方の入力には、定数「0」に相当する値が入力される。セレクタ 10320〜1 0327の他方の入力には、それぞれ演算器コア群 1010〜1017の累積演算出力端 子が接続される。セレクタ 10330〜10333の他方の入力には、それぞれ加算器 103 10、 10311、 10312、 10313の出力力接続される。セレクタ 10350、 10351の他方 の入力には、それぞれ遅延レジスタ 10360、 10361の出力が接続される。セレクタ 1 0340と 10341は、それぞれカロ算器 10312と 10315、 10311と 10314の出力力 ^接 続される。
[0050] 遅延レジスタ 10360、 10361は、カロ算器 10318と 10319において複数のフイノレタ 演算値を累積加算するために加算結果を 1サイクル遅延させ、それぞれセレクタ 103 50と 10351へ出力するものである。
[0051] 図 8は、機能設定レジスタ 106において機能設定書き込みおよび読み出しされる構 成部と設定値を例示した機能設定テーブル 600の一例である。例えば、図 6に示し た人力インタフェース咅 における各セレクタ 10210〜10217、 10220〜10227 とデマルチプレクサ 1023、 1024に対する設定レジスタが設けられている。セレクタ 1 0210〜10217、 10220〜10227は、 0、 1、 2の値の設定力可能で、それぞれ図 6 に示した 3系統の入力のうち上側力も順に選択されるものとする。
[0052] 演算器コア群 1010〜1017や出力インタフェース部 103におけるセレクタについて も、設定値の昇順に応じて図面における信号入力の上側から下側もしくは左側から 右側の順で入力が選択される。
[0053] 演算器コア群 1010〜1017におけるオーバクロック比は、各演算器コア群に対する 信号入力のクロック周波数に対する演算器コア内での処理クロックレートの比を表し ており、 1倍、 2倍、 4倍、 8倍に設定される。デマルチプレクサ 1023、 1024では、動 作モード、分岐数の 2種類の設定値に応じて入力信号の出力動作が変わる。動作モ ードは、デマルチプレクサ 1023、 1024の各動作を設定するものであり、設定値「0」 は同じ信号入力を分岐数分の出力に出力し、設定値「1」は、入力を順次分岐数分 の出力を切り替えて出力する。
[0054] 図 9は、デマルチプレクサ 1023における各設定値と入出力の関係の一例を示した 図である。同図において、図 9Aは信号入力端子 1101を介してデマルチプレクサ 10 23に入力される入力信号の一例を示す図、図 9Bは設定値として「モード: 0、分岐数 :4」を設定した場合の出力信号の一例を示す図、図 9Cは設定値として「モード： 1、 分岐数: 2」を設定した場合の出力信号の一例を示す図、図 9Dは設定値として「モー ド： 1、分岐数: 4」を設定した場合の出力信号の一例を示す図である。
[0055] なお、図 8に示した各機能設定レジスタには所定のアドレスが割り当てられ、ァドレ ス指定により所定のレジスタへの書き込みおよび読み出しができるものとする力 どの アドレスにどのレジスタを割り当てるかについては本発明の主眼とするところではない ため割愛する。
[0056] また、図 3から図 7に示した構成によるマルチモード FIRフィルタ処理部 10において 、信号入力端子 1101に対するフィルタ処理と信号入力端子 1102に対するフィルタ 処理の処理クロック周波数を独立に設定可能とするため、各処理部に対してそれぞ れ 2系統の動作クロックを供給し、機能設定時に使用するクロックも選択する構成とす る。
[0057] 以上のように構成されたマルチモード FIRフィルタ処理部 10において、まずどのよう な種類のフィルタ処理動作を実現するかにっ ヽて説明する。本実施の形態 1で示し た構成によれば、機能設定の切り替えと所定のフィルタ処理制御を行うことにより、直 列接続型フィルタ、ポリフェーズ型間引きフィルタ、ポリフェーズ型多重化間引きフィ ルタ等のフィルタ処理に対応することが可能である。以下、それぞれの形態でフィル タ処理を行う場合における機能設定とフィルタ処理制御の例を示す。
[0058] (1)直列接続型フィルタ
ここでは、信号入力端子 1101に対して、演算器コア群 1010〜1017を用いて 128 タップ FIRフィルタを構成し、信号出力端子 1103へ出力する場合の設定と動作の例 について説明する。
[0059] 図 10は、本実施の形態 1におけるマルチモード FIRフィルタ処理部 10の構成にお いて、直列接続型フィルタ機能を実現する場合に、機能設定レジスタ 106に各部の 機能を設定する為の機能設定テーブル 800の一例を示した図である。
[0060] 図 6の入力インタフェース部 102において、セレクタ 10210〜10217は信号入力端 子 1101からの入力を選択し、セレクタ 10221〜10227では、図 3において一つ上段 の演算器コア群力もの累積演算出力を入力とするように入力を選択する。これにより 、全ての積和演算器コア 100の信号入力には同一の信号が入力され、累積演算コア 100の入力は直列に接続されたことになる。なお、セレクタ 10220では累積演算コア 100への入力初期値として 0が選択される。また、この場合、デマルチプレクサ 1023 と 1024への設定は影響を及ぼさない。
[0061] 各々の積和演算器コア 100では、オーバクロック比が 4の状態で動作する、すなわ ち、一信号入力あたり 4タップ分の積和演算処理が行われ、セレクタ 1006において 入力 10032が選択されることにより、一つの積和演算器コア 100あたり 4遅延タップ 分の演算結果が蓄積され、 4積和演算毎に一度、遅延レジスタ群 1003に保持された 累積演算結果が後段の積和演算器コア 100へ出力される。各々の積和演算器コア 1 00におけるタップ係数メモリ 1004には、アドレス 0〜3までの 4タップ分のエリアにそ れぞれ 128タップ分のタップ係数の一部が書き込まれる。具体的には、積和演算器 (i ,j)における k番目のアドレスに書き込まれるタップ係数 w は、 128タップ FIRフィル タのタップ係数を c (m) {m=0, 1, · · · · , 127}とすると、以下に示す式（1)で表され る。
[0062] w =c (127- (iX 16+j X 4-k) ) (1)
i， j. k
機能設定制御部 107から前記のように各部の設定を行った上で、フィルタ処理制 御部 108が行う制御内容について以下に説明する。
[0063] 図 11〜図 14は、マルチモード FIRフィルタ処理部 10の入力インタフェース部 102 及び演算器コア群 1010の各部における信号処理の過程での動作内容を示した図 である。これらの図では、一連の動作内容を図 11〜図 14に分割して示している。
[0064] これらの図では、積和演算器コア 100として、図 3の演算器コア群 1010を構成する 積和演算器コア（0, 0)及び (0, 1)において、信号入力端子 1101から信号系列 Sn が順次入力された場合の動作内容を示している。図 11〜図 14において、図中 Aは 信号入力端子 1101に入力される信号系列 Snの一例を示す図、図中 Bはフィルタ処 理制御部 108から各積和演算器コア (0, 0) (0, 1)に入力される読み出しアドレス 10 041の一例を示す図、図中 Cは各積和演算器コア（0, 0) (0, 1)内のセレクタ 1005 に入力される制御信号の一例を示す図、図中 Dは積和演算器コア (0, 0)内の処理 動作例を示す図、図中 Eは積和演算器コア（0, 1)内の処理動作例を示す図である。
[0065] フィルタ処理制御部 108から、各積和演算器コア（0, 0)、 (0, 1)内のタップ係数メ モリ 1004に入力される読み出しアドレス (Add ) 10041 ( (b)の 0, 1, 2, 3)は、信号 入力の 4倍のレートで順次アドレスが更新され、一サンプル分の信号入力に対して 4 タップ分のタップ係数 (w )が読み出され、乗算器 1001におい
0， 0， 0、 0， 0， 1、0， 0， 2、 0， 0， 3
て信号系列 Snと順次積算処理が行われ、その各積算結果がさらに加算器 1002に おいて累積加算される。
[0066] 加算器 1002へのもう一方の入力は、セレクタ 1005に入力される制御信号（Cont_A cc) 10051に応じて選択され、 4倍オーバクロック処理のうち 1クロック分だけ前段の 積和演算器コア 100における累積演算出力力もの信号が入力され、それ以外のタイ ミングでは遅延レジスタ群 1003からの出力 10032がセレクタ 1006を介してフィード ノ ックされる。
[0067] ラッチ回路 1007では、 4クロックに一度遅延レジスタ群 1003の内容がラッチされ、 後段の積和演算器コア 100の累積演算入力へ供給される。以上のような動作を各積 和演算器コア 100および演算器コア群 1010〜1017において行うことにより、積和演 算器コア毎に 4タップ分、演算器コア群毎に 16タップ分、系全体としては 128タップ 分の積和演算処理が行われ、最終的に演算器コア群 1017の累積演算出力から全 体の積和演算結果が出力される。
[0068] 出力インタフェース部 103では、演算器コア群 1017の出力信号が図 7における個 々のセレクタ 10320〜10327、 10330〜10333、 10340、 10341、 10350、 1035 1の設定に応じて経路選択され、最終的に信号出力端子 1103へ経路選択されて出 力される。
[0069] 以上のような構成により、マルチモード FIRフィルタ処理部 10により直列接続型で 1 28タップ分の FIRフィルタ処理が行われる。なお、上記の例では各積和演算器コア 当たり 4タップ分の積和演算を行うこととした力 必ずしもこれに限定されるものではな ぐ各積和演算器コアにおけるオーバクロック周波数が動作可能な周波数であれば、 オーバクロック比を 8倍に設定し、積和演算器コア毎に 8タップ分の積和演算を行う構 成とし、演算器コア群 1010〜1013までの 16個分の積和演算リソースのみを用いて 同様の 128タップ FIRフィルタ処理を行う構成としてもよ!/、。
[0070] (2)ポリフェーズ型間引きフィルタ
ここでは、信号入力端子 1101に対して、演算器コア群 1010〜： L013を用いてポリ フェーズ型でデシメーシヨン率 1Z4で、積和演算器コア 100当たり 8タップ分の積和 演算を行う 128タップ FIRフィルタを構成し、信号出力端子 1103へ出力する場合の 設定と動作の例について説明する。
[0071] 図 15は、本実施の形態 1におけるマルチモード FIRフィルタ構成において、ポリフ
ーズ型間引きフィルタ機能を実現する場合の各部の機能を設定する為の機能設定 テーブル 900の一例を示した図である。 [0072] この機能設定テーブル 900の設定内容に基づいて、入力インタフェース部 102に おいて、信号入力端子 1101に入力された信号は、デマルチプレクサ 1023において 1サンプル毎に順次出力 10231、 10232、 10233、 10234へ切り替えて出力され、 セレクタ 10210〜10213を介して演算器コア群 1010〜1013に供給されるよう、デ マルチプレクサ 1023の動作とセレクタ 10210〜10213の経路選択が設定される。
[0073] また、機能設定テーブル 900の設定内容に基づいて、セレクタ 10220〜10223に おいては、各演算器コア群 1010〜1013の累積演算入力に対して定数「0」が供給 されるように設定される。なお、このフィルタ処理に対する機能設定では、演算器コア 群 1014〜1017、入力インタフェース部 102、出力インタフェース部 103の下半分の 演算リソース及び機能設定部、すなわち、セレクタ 10214〜10217、 10224~102 27及びセレクタ 10324〜10327等に対する設定には影響を与えず、別の入力系統 の信号に対する別のフィルタ処理が行われる場合には、このフィルタ処理に対応した 機能設定が別途行われる。このような動的な機能設定の動作にっ 、ては後述する。
[0074] ポリフェーズ型間引きフィルタにおいて、 1Z4の間引きフィルタ処理が行われる場 合、入力インタフェース部 102のデマルチプレクサ 1023における 4系統の出力 1023 1〜10234の各々力もは信号入力の 1Z4のレートで信号が出力され、これらの出力 がセレクタ 10210〜10213を介して演算器コア群 1010〜1013に供給される。
[0075] そして、各演算器コア群 1010〜1013の積和演算器コア 100 (図 3の（0, 0) (1, 0)
(2, 0) (3, 0) )では、入力インタフェース部 102からの信号入力に対して 8倍のォー ノ ックロック比で積和演算処理が行われる。すなわち、もとの信号入力端子 1101に 入力される信号のレートに対しては 4倍のオーバクロック比で積和演算処理が行われ ることになる。
[0076] また、積和演算器コア 100内のセレクタ 1006では、入力 10033が選択されることに より、一つの積和演算器コア 100あたり 8遅延タップ分の演算結果が蓄積され、 8積 和演算毎に一度、遅延レジスタ群 1003に保持された累積演算結果が後段の積和演 算器コア 100へ出力される。各々の積和演算器コア 100におけるタップ係数メモリ 10 04には、アドレス 0〜7までの 8タップ分のエリアにそれぞれ 128タップ分のタップ係 数の一部が書き込まれる。具体的には、積和演算器コア (i, j)における k番目のアド レスに書き込まれるタップ係数 w は、 128タップ FIRフィルタのタップ係数を c (m) { m=0, 1, · · · · , 127}とすると、以下に示す式（2)で表される。
[0077] w =c (99- (i+j X 32-k X 4) ) (2)
i， j. k
機能設定制御部 107から上記のように入力インタフェース部 102、演算器コア群 10 10〜： L013及び出力インタフェース部 103の各部の機能設定を行った上で、フィルタ 処理制御部 108が行う制御内容について以下に説明する。
[0078] 図 16〜図 21は、マルチモード FIRフィルタ部 10の入力インタフェース部 102、演算 器コア群 1010〜1013及び出力インタフェース部 103の各部において、ポリフェーズ 型 1Z4デシメーシヨン 128タップ FIRフィルタ信号処理を行う過程での動作内容を示 した図である。これらの図では、一連の動作内容を図 16〜図 21に分割して示してい る。
[0079] これらの図では、積和演算器コア 100として、図 3の演算器コア群 1010〜1013を 構成する積和演算器コア (0, 3)、 (1, 3)、 (2, 3)、 (3, 3)において、信号入力端子 1101から信号系列 Snが順次入力された場合の動作内容を示している。図 16〜図 21において、図中 Aは信号入力端子 1101に入力される信号系列 Snの一例を示す 図、図中 Bは入力インタフェース部 102のデマルチプレクサ 1023における 4系統の 出力 10231〜10234を示す図、図中 Cは積和演算器コア（0, 3)内の各部で処理さ れる入出力信号の一例を示す図、図中 Dは積和演算器コア（1, 3)内の各部で処理 される入出力信号の一例を示す図、図中 Eは積和演算器コア（2, 3)内の各部で処 理される入出力信号の一例を示す図、図中 Fは積和演算器コア（3, 3)内の各部で 処理される入出力信号の一例を示す図、図中 Gは出力インタフェース部 103の信号 出力端子 1103から出力される信号の一例を示す図である。
[0080] 入力インタフェース部 102の信号入力端子 1101には、上記図 16、図 17Aに示す 信号系列 Snが順次入力され、デマルチプレクサ 1023において 1サンプル毎に同図 Bに示す 4系統の出力信号 10231、 10232、 10233、 10234カ 匿次切り替えられて 出力される。
[0081] 各積和演算器コア（0, 3)、（1, 3)、（2, 3)、 (3, 3)内のタップ係数メモリ 1004の 読み出しアドレス (Add ) 10041には、信号入力端子 1201の 8倍のレートでフィルタ 処理制御部 108から順次アドレス (例えば、同図 Cの 0, 1, 2, 3, 4, 5, 6, 7)が供給 されることにより、一サンプル分の信号入力に対して 8タップ分のタップ係数 (例えば、 同図 Cの w )が読み出され、乗算器 1001
0， 7, 0、 0， 7, 1、 0， 7, 2、 0， 7, 3、 0， 7, 4、 0， 7, 5、 0， 7, 6、 0， 7, 7
において信号系列 Snと順次積算処理が行われ、その各積算結果がさらに加算器 1 002において累積加算される。
[0082] 加算器 1002へのもう一方の入力は、セレクタ 1005に入力される制御信号（Cont_A cc) 10051に応じて選択され、 8倍オーバクロック処理のうち 1クロック分だけ前段の 積和演算器コア 100における累積演算出力力もの信号が入力され、それ以外のタイ ミングでは遅延レジスタ 1003からの出力 10033がセレクタ 1006を介してフィードバ ックされる。ラッチ回路 1007では、 8クロックに一度セレクタ 1006を介した遅延レジス タ 1003の出力 10033がラッチされ、後段の積和演算器コア 100の累積演算入力へ 供給される。
[0083] 以上のような動作を各積和演算器コア 100及び演算器コア群 1010〜1013におい て行うことにより、積和演算器コア 100毎に 8タップ分、演算器コア群 1010〜1013毎 に 32タップ分、系全体としては 128タップ分の積和演算処理が行われ、最終的に演 算器コア群 1013の累積演算出力から全体の積和演算結果が出力される。
[0084] 出力インタフェース部 103では、図 7における個々のセレクタ 10320〜10323、 10 330、 10331、 10340、 10350力 S図 15に示した機會設定テープノレ 900の設定に応 じて経路選択され、演算器コア群 1010〜1013の累積演算出力が加算器 10310、 10311、 10314、 10316、 10318によりカロ算合成され、最終的に信号出力端子 11 03から、図 21Gに示す信号が出力される。
[0085] 以上のような構成により、マルチモード FIRフィルタ処理部 10によりポリフェーズ型 でデシメーシヨン率 1Z4の 128タップ FIRフィルタ処理が行われる。なお、上記の例 では各積和演算器コア当たり 8タップ分の積和演算を行うこととしたが、必ずしもこれ に限定されるものではなぐ各積和演算器コアにおけるオーバクロック周波数がデバ イス上で動作不可能な周波数であれば、オーバクロック比を 4倍に設定した上で、積 和演算器コア毎に 4タップ分の積和演算を行う構成とし、演算器コア群 1010〜： L017 までの 32個分の積和演算リソースを用いて同様の 128タップ FIRフィルタ処理を行う 構成としてもよい。
[0086] (3)ポリフェーズ型時分割多重化間引きフィルタ
ここでは、信号入力端子 1101に入力される信号に対して、演算器コア群 1010、 1 011を用いてポリフェーズ型でデシメーシヨン率 1Z4で、積和演算器コア当たり 8タツ プ分の積和演算を行う 64タップ FIRフィルタを構成し、信号出力端子 1103へ出力す る場合の設定と動作の例について説明する。デシメーシヨン率 1Z4のポリフェーズ型 FIRフィルタでは、通常信号入力を 4系統に順次分岐して 1系統あたり 1Z4の演算 量のフィルタ処理を行うが、ここでは 1系統で 2系統分の積和演算処理を時間多重し 、計 2系統で 4系等分のポリフェーズ型 FIRフィルタ処理を行う場合の動作例を示す。
[0087] 図 22は、本実施の形態 1におけるマルチモード FIRフィルタ構成においてポリフエ ーズ型時分割多重化間弓 Iきフィルタ機能を実現する場合の各部の機能を設定する 為の機能設定テーブル 1000の一例を示した図である。
[0088] この機能設定テーブル 1000の設定内容に基づいて、入力インタフェース部 102に おいて、信号入力端子 1101に入力された信号はデマルチプレクサ 1023において 1 サンプル毎に順次出力 10231、 10232〖こ切り替えて出力され、セレクタ 10210、 10 211を介して演算器コア群 1010、 1011へ供給されるよう、デマルチプレクサ 1023 の動作とセレクタ 10210、 10211、 10220、 10221の経路選択力 ^設定される。
[0089] また、機能設定テーブル 1000の設定内容に基づいて、セレクタ 10220、 10221に おいては、各演算器コア群 1010、 1011の累積演算入力に対して定数「0」が供給さ れるように設定される。なお、このフィルタ処理に対する機能設定では、演算器コア群 1012〜1017、及び入力インタフェース部 102と出力インタフェース部 103で信号経 路上にないセレクタゃデマルチプレクサの機能設定部の設定は動作に影響を与え ず、別の入力系統の信号に対する別のフィルタ処理が行われる場合には、このフィ ルタ処理に対応した機能設定が別途行われる。
[0090] ポリフェーズ型で 1Z4の間引きフィルタ処理が行われ、かつ経路の系統毎に 2時分 割多重処理される場合、デマルチプレクサ 1023では、信号入力端子 1101からの入 力信号が順次 2系統の出力 10231、 10232から元の信号入力の 1Z2のレートで信 号が出力され、これらの出力がセレクタ 10210、 10211、 10220、 10221を介して 演算器コア群 1010、 1011に供給される。
[0091] そして、各演算器コア群 1010、 1011の各積和演算器コア 100 (図 3の（0, 0) (1, 0) )では、入力インタフェース部 102からの信号入力に対して 8倍のオーバックロック 比で積和演算処理が行われる。すなわち、元の信号入力端子 1101に入力された信 号のレートに対しては 4倍のオーバクロック比で積和演算処理が行われることになる。
[0092] また、積和演算器コア 100のセレクタ 1006では入力 10033が選択されることにより 、一つの積和演算器コア 100当たり 8遅延タップ分の演算結果が得られ、 8積和演算 毎に一度、遅延レジスタ 1003に保持された累積演算結果が後段の積和演算器コア 100へ出力される。ここで、積和演算される 8タップ分のデータのうち、前半 4タップ分 と後半 4タップ分では信号入力が異なり、それぞれポリフェーズ型処理における別の 系統の信号が時分割で供給され、それぞれの系統における積和演算結果力 タップ 分ずつ交互に蓄積される。各々の積和演算器コア 100におけるタップ係数メモリ 100 4には、アドレス 0〜7までの 8タップ分のエリアにそれぞれ 64タップ分のタップ係数の 一部が書き込まれる。具体的には、積和演算器 (i, j)における k番目のアドレスに書 き込まれるタップ係数 w は、 64タップ FIRフィルタのタップ係数を c (m) {0, 1, · · · · , 63}とすると、以下に示す式（3)で表される。
[0093] w = c (49 - (i+ j X 16 - ( [k/4] X 4 + (kmod4) ) ) )
i， j. k
… · · (3)
ここで、式（3)における []は口内における値を超えない最大の整数を表し、 (k mod 4) は kを 4で除した時の剰余を表す。
[0094] 機能設定制御部 107から上記のように入力インタフェース部 102、演算器コア群 10
10、 1011及び出力インタフェース部 103の各部の機能の設定を行った上で、フィル タ処理制御部 108が行う制御内容について以下で説明する。
[0095] 図 23〜図 26は、マルチモード FIRフィルタ部 10の各部において、ポリフェーズ型 でデシメーシヨン率 1Z4で、かつ時分割処理により 64タップ FIRフィルタ信号処理を 行う過程での動作内容を示した図である。これらの図では、一連の動作内容を図 23
〜図 26に分割して示している。
[0096] これらの図では、積和演算器コア 100として、図 3の演算器コア群 1010、 1011を 構成する積和演算器コア (0, 7)、 (1, 7)において、信号入力端子 1101から信号系 列 Snが順次入力された場合の動作内容を示している。図 23〜図 26において、図中 Aは入力インタフェース部 102における処理される信号の一例を示す図、図中 Bは積 和演算器コア（0, 7)内の各部で処理される入出力信号の一例を示す図、図中 ま 積和演算器コア（1, 7)内の各部で処理される入出力信号の一例を示す図、図中 D は出力インタフェース部 103の加算器 10316、 10318から出力される信号の一例を 示す図である。
[0097] 入力インタフェース部 102の信号入力端子 1101には、上記図 23、図 24Aに示す 信号系列 Snが順次入力され、デマルチプレクサ 1023において 1サンプル毎に同図 Aに示す出力信号 10231、 10232が順次切り替えられて出力される。
[0098] 各積和演算器コア（0, 7)、 (1, 7)のタップ係数メモリ 1004の読み出しアドレス (Ad d ) 10041には、信号入力端子 1201に入力される信号の 8倍のレートでフィルタ処 理制御部 108から順次アドレスが供給されることにより、一サンプル分の信号入力に 対して 4タップ分のタップ係数 (例えば、同図 Bの w )が読み出さ
0， 7, 0、0， 7, 1、0， 7, 2. 0, 7, 3
れ、乗算器 1001において信号系列 Snと順次積算処理が行われ、さらに加算器 10 02にお 、て累積加算される。
[0099] 加算器 1002へのもう一方の入力はセレクタ 1005に入力される制御信号（Cont_Ac c) 10051に応じて選択され、 8倍オーバクロック処理のうち 1クロック分だけ前段の積 和演算器コアにおける累積演算出力からの信号が入力され、それ以外のタイミング では遅延レジスタ 1003からの出力 10033がセレクタ 1006を介してフィードバックさ れる。
[0100] ラッチ回路 1007では、 4クロック毎に一度セレクタ 1006を介した遅延レジスタ 1003 の出力 10033がラッチされ、後段の積和演算器コアの累積演算入力へ供給される。 以上のような動作を各積和演算器コア 100及び演算器コア群 1010、 1011において 行うことにより、積和演算器コア 100毎に 8タップ分、演算器コア群 1010、 1011毎に 32タップ分、系全体としては 64タップ分の積和演算処理が行われ、最終的に演算器 コア群 1011の累積演算出力から全体の積和演算結果が出力される。
[0101] 出力インタフェース部 103では、図 7における個々のセレクタ 10320〜10323、 10 330、 10331、 10340力 S図 22に示した機會設定テープノレ 1000設定に応じて経路 選択され、演算器コア群 1010〜1011の累積演算出力が加算器 103110より加算 合成され、さらに加算器 10318により時分割的に積和演算処理されていた 2系統分 の積和演算結果の累積加算処理が行われ、最終的に信号出力端子 1103から図 26 Dに示す出力信号が出力される。
[0102] 以上のような構成により、マルチモード FIRフィルタ処理部 10によりポリフェーズ型 でデシメーシヨン率 1Z4の FIRフィルタ処理を 2系統の演算器群により時分割処理す ることにより 64タップ FIRフィルタ処理が行われる。
[0103] 次に、上記のようにして機能変更により複数の種類の異なる処理型のフィルタ処理 が可能なマルチモード FIRフィルタ処理部 10にお!/、て、通信モードが選択されフィル タ処理の要求仕様が指定された場合に、リソース割り当て制御を行う場合の動作例 について以下に説明する。
[0104] マルチモード動作制御部 104は、マルチモード無線通信装置における通信モード の選択が所定の判断条件に基づ 、て行われ、選択された通信モードに対応した通 信モード制御信号が入力されると、その通信モード制御信号をリソース割当制御部 1 05に出力し、リソース割当制御部 105では通信モード制御信号に基づいて、対応す べき通信規格に要求される所定のフィルタ仕様に関する情報が読み出される。
[0105] 図 27は、マルチモード無線通信装置が対応する無線通信規格の一例と、それぞ れの規格に対応した通信処理を行う場合に要求されるフィルタ処理の要求仕様と、 それぞれに対応した設定内容の一例と対応付けたリスト 2000を示している。なお、こ の例では、マルチモード FIRフィルタ処理部の最大積和演算処理周波数が 80MHz である場合を前提とした例を示している。例えば、 UMTS (Universal Mobile Telecom munications System)規格に対応するには、 47タップ長のフィルタが要求され、入力 信号、出力信号ともに 15. 36MHzのレートで入出力され、間引き率 1Z1で直列型 によりフィルタが構成できることを示して 、る。
[0106] また、このフィルタ処理を行うためには 2通りの設定例があることを示している。一つ 目の設定例では、演算器コア群 3つ分のリソースを用い、一つの積和演算器コア当 たり 4タップ分の積和演算を元の入力信号レートの 4倍に相当する 61. 44MHzで処 理する。二つ目の設定例では、演算器コア群 6つ分のリソースを用い、一つの演算器 コア当たり 2タップ分の積和演算を元の入力信号の 2倍に相当する 30. 72MHzで処 理する。このように、一つの通信規格に対応する場合に、演算リソースの使用量ゃ処 理周波数の上限までの範囲内で複数の種類のフィルタ設定候補がリストアップされる ものがある。
[0107] 図 28は、リソース割当制御部 105の構成と処理および制御の流れを示した図であ る。フィルタ設定候補記憶部 1051では、図 27に示したようなリスト 2000には通信規 格に応じたフィルタ設定例に関する情報が予め記憶されており、選択された通信モ
Figure imgf000029_0001
、て、それに対応したフィ ルタ処理の設定例の候補リストが読み出されてリソース割当決定部 1052に出力され る。
[0108] リソース使用状況記憶部 1053では、マルチモード FIRフィルタ処理部 10における 演算器コア群の使用状況が記憶される。リソース使用状況記憶部 1053は、リソース 割当決定部 1052において決定されたリソース割当結果に基づいてマルチモード FI Rフィルタ処理部 10における演算器リソースの使用状況を更新するとともに、その情 報をリソース割当決定部 1052へ提供する。なお、リソース使用状況記憶部 1053で は、フィルタ処理制御部 108から機能設定レジスタ 106を介して供給されるフィルタ 処理完了情報に基づいて、使用状態としていた演算器リソースを空き状態へ更新す る処理も行われる。
[0109] 図 29は、リソース割当決定部 1052において候補の中からリソース割当可能なフィ ルタ設定を選択する際のフローチャートであり、以下、その手順について説明する。
[0110] まず、リソース割当決定部 1052は、通信モード制御信号の入力の検知によりリソー ス割当要求が検出されると (ステップ S11： YES)、選択された通信モードに対応した フィルタ設定の候補力 Sフィルタ設定候補記憶部 1051から読み出される (ステップ S1 2)。ここで、フィルタ設定候補記憶部 1051に記憶された上記図 27のリスト 2000のよ うにフィルタ設定の候補が複数ある場合には、所要演算器コア群の数が多い設定候 補から順に読み出される。
[0111] 次いで、リソース割当決定部 1052では、読み出された設定候補で必要とする演算 器コア群の数、すなわち必要リソース量力 リソース利用状況記憶部 1053から供給 されるリソース使用状況力 得られる使用されていない演算器コア群の数、すなわち 空きリソースの数との比較が行われる (ステップ S 13)。リソース割当決定部 1052は、 必要とするリソース量が空きリソース量と等し 、か少な 、と判断した場合には (ステツ プ S13 :YES)、（ステップ S 14)に移行し、上記フィルタ設定候補を選択することに決 定し、リソース割当の決定情報を機能変更制御部 1055とリソース使用状況記憶部 1 053に出力する。
[0112] また、リソース割当決定部 1052は、上記リソースの比較において必要リソースが空 きリソースよりも大き 、と判断した場合には (ステップ S 13： NO)、（ステップ S 15)へ移 行し、フィルタ設定候補記憶部 1051に残りのフィルタ設定候補が存在するカゝ否かを 判定し、残りの候補がある場合には (ステップ S15： YES)、（ステップ S12)へ移行す る。
[0113] リソース割当決定部 1052は、残りの設定候補がないと判断した場合には (ステップ S15 :NO)、（ステップ SI 6)へ移行し、リソース使用状況記憶部 1053から供給される リソース使用状況に変化が生じるまで待機状態となる。前記リソース使用状況に変化 が生じた場合には (ステップ S16 : YES)、（ステップ SI 2)へ移行する。
[0114] 以上のようにしてリソース割当決定部 1052により決定されたリソース割当に基づい て、機能変更制御部 1055においてマルチモード FIRフィルタ処理部 10における各 部の機能設定変更のための機能制御情報が出力される。具体的には、図 8に示した ような機能設定テーブル 600を構成する機能設定レジスタ 106における各設定レジ スタに、機能変更制御部 1055により選択されたフィルタ設定を実現するために必要 な値が書き込まれるとともに、フィルタ処理制御部 108における動作制御内容につい ての設定内容も合わせて機能設定レジスタ 106に書き込まれる。
[0115] ここでは、リソース割当制御の一例として、マルチモード FIRフィルタ処理部 10にお いて既に IEEE802. 11a対応の通信モードで FIRフィルタ処理が行われていて、新 たにこれに加えて UMTSに対応した通信モードで FIRフィルタ処理を行う場合の動 作例について以下に説明する。 IEEE802. 11a向けの FIRフィルタ処理は図 27に 示すように、 4つの演算器コア群が必要となる。ここでは IEEE802. 11aに対応した 受信信号は、図 3の信号入力端子 1102から入力され、入力インタフェース部 102を 介して演算器コア群 1014〜1017へ供給され、所定の積和演算処理が施され、出 力インタフ ース部 103を介して信号出力端子 1104から出力されているものとする。
[0116] リソース割当制御部 105のフィルタ設定候補記憶部 1051では、 UMTS規格に対 応したフィルタ処理の設定候補として、図 27のリスト 2000〖こおける UMTSの行〖こ示 した二通りの候補が記憶されている。すなわち、演算器コア群を 6つ用いて各積和演 算器コアを 30. 72MHzの動作クロックで処理する設定 (以下、候補 Aという）と、演算 器コア群を 3つ用いて 61. 44MHzの動作クロックで処理する設定（以下、候補 Bとい う）の二通りである。
[0117] リソース割当決定部 1052は、リソース割当の要求を意味する通信モード制御信号 が入力されると (ステップ S11： YES)、（ステップ S12)の動作モード候補読み出し処 理により、まず一つ目のフィルタ設定情報の候補として、所要演算器コア群数が多い 候補 Aの設定情報を読み込む。また、リソース割当決定部 1052には、リソース使用 状況記憶部 1053からリソース使用状況として、現在、 IEEE802. 11a対応のフィル タ処理用に 4つの演算器コア群（1013〜1017)が使用中、すなわち空 、て 、る演算 器コア群の数力 S4であると 、う情報が入力される。
[0118] この場合、（ステップ S13)のリソース量比較処理において、必要リソース量が空きリ ソース量を超えているため（ステップ S 13 : NO)、（ステップ SI 5)へ移行し、残りのフィ ルタ設定候補 (候補 B)が存在するため（ステップ S 15： YES)、再び (ステップ S 12) へ移行する。（ステップ S12)では、候補 Bのフィルタ設定情報が改めてフィルタ設定 候補記憶部 1051からリソース割当決定部 1052を介して読み出される。この場合、必 要とする演算器コア群の数は 3であり、（ステップ S 13)において空きリソース数以下の 条件を満たすため（ステップ S 13： YES)、（ステップ S 14)へ移行し、候補 Bのフィル タ設定が選択され、リソース割当決定情報として機能変更制御部 1055へ出力される 。機能変更制御部 1055では、決定されたリソース割当決定情報に基づいて、設定 パラメータ記憶部 1054に記憶された図 30に示すような機能設定テーブル 2100から 設定情報が読み出されて、機能設定レジスタ 106へ書き込まれる。
[0119] 次に、上記の例において仮に既に使用中であるフィルタ処理の設定力 上記 IEEE 802. 11a規格に対応したフィルタ処理の代わりに、 IEEE802. 15. 1規格に対応し たフィルタ処理が行われている場合の動作例について以下に説明する。
[0120] 具体的には、図 27のリスト 2000において候補 Bで示した演算器コア群を 6つ使用 するフィルタ設定で動作している場合の動作例について以下に説明する。
[0121] この場合、 IEEE802. 15. 1規格対応のフィルタ処理のために、既に 6つの演算器 コア群（1012〜1017)が使用されており、 UMTS規格向けのフィルタ設定候補のい ずれの場合にぉ 、ても、空 、て 、る演算器コア群の数が必要とする演算器コア群の 数に満たないため、演算器コア群のリソースを割り当ててフィルタ処理を行うことがで きない。このような場合に、リソース割当決定部 1052では、図 29に示したフローチヤ ートにおける (ステップ S16)に移行し、リソース使用状況記憶部 1053によるリソース 使用状況に変化が生じたか否かの検出が行われ、リソース使用状況に変化が生じた 場合に (ステップ S16 : YES)、改めて (ステップ 12)へ移行し、リソース割当の判断が 行われる。
[0122] 以上の構成及び動作によれば、マルチモード無線通信装置における通信モードの 変更に伴い、必要とするフィルタ特性の設定候補と演算リソースの空き状況に基づい て、使用する演算リソースとその設定内容を決定し、決定に基づいて各部の機能変 更を行い、かつ所定の動作制御を行うようにした。このため、限られた積和演算リソー スの演算タップ数や動作クロックや接続関係を柔軟に変更することにより複数の異な る FIRフィルタ処理に対応可能となり、かつ複数のフィルタ処理を同時並列的に行う ことが可能となる。その結果、複数の異なる動作モード毎に個別にフィルタを構成す るよりも回路規模を低減することが可能となる。
[0123] なお、本実施の形態 1で例示したマルチモード FIRフィルタ処理部 10の構成では、 積和演算器コア当たりで処理可能な積和演算処理数を最大 8とし、演算器コア群あ たり積和演算器コアを 4つ直列接続し、演算器コア群を 8つ設ける構成とし、さらに信 号入力端子の数を 2つとし、一信号入力端子当たりにデマルチプレクサで分岐する 数を 4としている。しかし、本発明は、これら構成の数に限定されるものでなぐマルチ モード無線通信装置において要求されるフィルタ処理性能の要求仕様に応じてスケ ーラブルに設計変更可能なものである。 [0124] また、個々の積和演算器コア 100に信号入力端子 1201と信号出力端子 1203を 設ける構成とした力 必ずしもこの構成に限定されることはなぐマルチモード FIRフィ ルタ処理部 10における同一の演算器コア群に含まれる個々の積和演算器コアに対 して共通の信号入力が各積和演算器コアに供給される構成とすれば、各積和演算 器コアにおける信号出力は不要であることは言うまでも無い。
[0125] また、図 27に示した各無線通信規格に応じて要求されるフィルタの仕様はあくまで も一例であり、無線通信装置内における他の設計仕様も含めたシステム設計によつ ては、これらの仕様値が変更されてもよいことは言うまでもない。この場合、マルチモ ード FIRフィルタ処理部に要求される仕様とそれに対応した設定例の候補リストが、 予めマルチモード動作制御部 104内のフィルタ設定候補記憶部 1051に記憶してお けばよい。
[0126] また、個々の積和演算器コアにおける処理周波数は、図 27で例示した周波数に限 定されることはなぐ最大積和演算処理周波数 (本実施の形態 1の場合は 80MHzと 仮定)までの間であれば、より高速な周波数を用いて処理する構成としてもよい。この 場合、信号入力と積和演算器コアにおける演算との間は非同期な処理になるため、 信号入力の前段や信号出力の後段に、一般的に用いられる FIFO (First-In First-0 ut)バッファ等を設け、タイミングとデータ量の調整を行う構成としてもよ!、。
[0127] (実施の形態 2)
本実施の开態 2では、 CIC (Cascaded Integrator Comb)フィルタの構成要素である 積分器、差分器と間引き処理部を複数配置し、各構成要素間の入出力接続関係を 切り替えるインタフェースを設け、これら個々の構成要素における動作機能の設定と 入出力インタフェースの接続設定を切り替えることにより、要求されるフィルタ特性に 応じて、各構成要素のリソースを動的に変更し、複数のフィルタ処理の同時動作を行 う場合の構成および動作例を説明する。
[0128] 図 31は、本実施の形態 2の説明に用いるマルチモード CICフィルタ処理部 20の構 成を示すブロック図である。マルチモード CICフィルタ処理部 20は、 2系統の信号入 力端子 2101、 2102を有し、それぞれ独立した通信系統の信号が入力される。また、 2系統の信号出力端子 2103、 2104を有し、信号入力端子 2101、 2102に対するフ ィルタ処理後の出力信号が出力される。また、マルチモード CICフィルタ処理部 20は 、複数の積分器 201が縦続接続されて構成される積分器群を 4系統有し、複数の差 分器 202が従属接続されて構成される差分器群を 4系統有し、 4系統の間引き処理 部 203を有する。また、それぞれ 4系統の積分器群と間引き処理部 203の間の接続 はインタフェース部 206を介し、差分器群と間引き処理部 203の間の接続はインタフ エース部 207を介する構成となっている。また、信号入力端子 2101、 2102と 4系統 の積分器群の間の接続は入力インタフェース部 204を介し、信号出力端子 2103、 2 104と 4系統の差分器群の間の接続は出力インタフェース部 205を介する構成となつ ている。
[0129] 積分器 201は、入力信号を累積加算することにより積分処理を行った結果を出力 するものであり、例えば、図 32に示すように構成される。図 32において、加算器 201 1は 2系統の入力信号の加算結果を出力するものであり、遅延タップ 2012は、入力 信号を 1クロックサイクル分保持し遅延させて出力するものである。加算器 2011は、 積分器 201の入力端子 2013と遅延タップ 2012の出力とを入力とし、遅延タップ 201 2の出力が積分器 201の出力端子 2014から出力される。
[0130] 差分器 202は、入力信号から前記入力信号を所定の時間遅延させた信号を減算 した結果を出力するものであり、例えば、図 34に示すように構成される。図 34におい て、遅延タップ 2021は、差分器 202の信号入力端子 2023に入力される入力信号を 所定のクロックサイクル分保持し遅延させて出力するものであり、減算器 2022は、前 記入力信号力も遅延タップ 2021の出力信号の減算処理を行い、減算結果を差分器 202の出力を出力端子 2024から出力する。遅延タップ 2021において遅延させる時 間長は、後述の機能設定制御部 107から供給される。
[0131] 間引き処理部 203は、入力信号に対して所定の比率で間引き処理を行い一部の 信号のみを出力するものであり、所定の間引き比率については、後述の機能設定制 御部 107から供給される値によって設定される。
[0132] なお、図 31では、複数配置された積分器 201と差分器 202の位置に応じて (i,j)と V、う番号を付し、また間弓 Iき処理部 203にも位置に応じて (i) t 、う番号を付して 、る 。 iは i番目の処理系統の配置であることを示しており、積分器 201と差分器 202にお ける jは j番目に縦続に配置されたものであることを示している。
[0133] 入力インタフェース部 204は、 2系統の信号入力端子 2101、 2102の入力 (Input # O.Input #1 )と、インタフェース部 206及び出力インタフェース部 205からのフィードバ ック接続を入力とし、後述の機能設定制御部 107から入力される機能変更制御信号 に応じて 4系統の積分器群との間の接続を切り替えるものである。具体的な構成例に ついては、図 35を用いて後述する。
[0134] 出力インタフェース部 205は、 4系統の差分器群から出力される信号を、フィードバ ック出力として入力インタフェース部 204に出力するとともに、後述の機能設定制御 部 107から供給される機能変更制御信号に応じて 4系統の差分器群の出力信号力も 所定の出力信号を選択して信号出力端子 2103、 2104から出力するものである。具 体的な構成例については、図 36を用いて後述する。
[0135] インタフ ース部 206は、 4系統の積分器群から出力される信号を、フィードバック 出力として入力インタフェース部 204に出力するとともに、それぞれの出力信号を 4系 統の間引き処理部 203へ出力するものである。具体的な構成例については、図 37を 用いて後述する。なお、インタフェース部 206は、第 1のインタフェース部として機能 する。
[0136] インタフェース部 207は、 4系統の間引き処理部 203から出力される信号と出力イン タフエース部 205から出力される 4系統のフィードバック出力を入力として、後述の機 能設定制御部 107から供給される機能変更制御信号に応じて、後段の 4系統の差分 器群へ接続する信号を選択して接続するものである。具体的な構成例にっ ヽては、 図 38を用いて後述する。なお、インタフェース部 207は、第 2のインタフェース部とし て機能する。
[0137] 図 35は、入力インタフェース部 204の構成例を示す図である。図 35において、セレ クタ 2041〜2044は、機能設定制御部 107からそれぞれ独立に供給される機能変 更制御信号に応じて複数の入力信号から一つを選択して各々の系統の積分器群へ 出力するものである。セレクタ 2041では、信号入力端子 2101を入力の一つとし、セ レクタ 2044では、信号入力端子 2102を入力の一つとする。また、それぞれのセレク タ 2041〜2044には、フィードバック入力端子 2045を介して、隣接する処理系統に おける積分器 201の出力と、差分器 202の出力も入力されるように接続されている。
[0138] 図 36は、出力インタフェース部 205の構成例を示す図である。図 36において、セレ クタ 2051、 2052は、機能設定制御部 107からそれぞれ独立に供給される機能変更 制御信号に応じて、複数の差分器群力も入力される入力信号力も一つを選択して、 それぞれ信号出力端子 2103、 2104へ出力するものである。また、出力インタフエ一 ス部 205は、フィードバック出力端子 2053を有し、複数の差分器群からの入力信号 をフィードバック出力端子 2053から入力インタフェース部 204とインタフェース部 207 に出力する。
[0139] 図 37は、インタフェース部 206の構成例を示す図である。図 37において、 4系統の 積分器群から出力された信号は、それぞれの系統の間引き処理部 203へ出力される と共に、フィードバック出力端子 2071として分岐して入力インタフェース部 204に出 力される。
[0140] 図 38は、インタフェース部 207の構成例を示す図である。図 38において、セレクタ 2071〜2074は、機能設定制御部 107からそれぞれ独立に供給される機能変更制 御信号に応じて複数の間引き処理部 203から入力される入力信号から一つを選択し て、それぞれの系統の差分器群へ出力するものである。セレクタ 2071および 2074 では、 4系統の間引き処理部 203の各々の出力が入力されるとともに、フィードバック 入力端子 2075を介して隣接する系統における差分器群の出力が接続される。セレ クタ 2072と 2073では、図中のそれぞれの段に位置する間弓 |き処理部 203の出力が 入力されるとともに、隣接する系統の差分器 202の出力がフィードバック入力端子 20 75を介して入力される。
[0141] なお、図 31で示したマルチモード CICフィルタ処理部 20に対しては、上記実施の 形態 1におけるマルチモード FIRフィルタ処理部 10の場合と同様に、図 4で示した制 御部 11により各構成要素の機能設定と動作制御が行われるものとするが、それぞれ の構成要素においては、マルチモード CICフィルタ処理部 20に対応した機能設定や 動作制御をするような変更がなされる。例えば、リソース割当制御部 105では、通信 モード制御信号に基づ 、て、所望のフィルタ仕様を実現するために必要な CICフィ ルタ演算リソースに関する要求情報と、マルチモード CICフィルタ処理部 20における 演算リソースの空き状況に基づいて各々の演算リソースの割り当てを決定し、決定さ れたリソース割り当てとそれに伴う機能変更情報を出力するように設定される。
[0142] また、機能設定レジスタ 106における機能変更情報を保持するレジスタでは、マル チモード CICフィルタ処理部 20における各設定部に対応したレジスタが用意されて おり、リソース割当制御部 105から出力される機能変更情報が所定のレジスタ位置に 書き込まれると共に、必要に応じて読み出されて機能設定制御部 107に出力される
[0143] また、機能設定制御部 107では、機能設定レジスタ 106に保持されている機能変 更情報を必要に応じて読み出し、マルチモード CICフィルタ処理部 20における積分 器 201、差分器 202、間引き処理部 203、各インタフェース部 204、 205, 206, 207 に対する機能変更制御を行うように設定される。さらに、フィルタ処理制御部 108では 、マルチモード CICフィルタ処理部 20におけるフィルタ処理動作のための制御を行う ように構成される。
[0144] 図 39は、本実施の形態 2における制御部 11の機能設定レジスタ 106において機能 設定書き込みおよび読み出しされる各構成部と設定値のリスト 3000である。例えば、 図 38に示したインタフェース部 207における各セレクタ 2071〜2074の設定レジスタ が設けられており、設定値は 0からの昇順に従って、図中の上側力もの順で入力が選 択されるものとする。また、 4つの系統に分けられた各差分器群では、遅延クロック数 が可変な構成になっており、遅延クロック数をそれぞれ整数値 Mxで設定する。機能 設定制御部 107では、図 39に例示したリスト 3000に基づいて機能設定レジスタ 106 に書き込まれた各部設定値が読み出され、機能制御および動作制御が行われる。
[0145] 以上のように構成されたマルチモード CICフィルタ処理部 20において、複数の仕様 の CICフィルタを構成する動作の一例について以下に説明する。ここでは、信号入 力端子 2101に入力された信号に対し、図 31における上から 3段分の演算器群のリソ ースを用いて第 1の CICフィルタ特性をもつ処理を行って信号出力端子 2103へ出 力し、もう一方で信号入力端子 2102に入力された信号に対し、図 31における下から 1段分の演算器群のリソースを用いて第 2の CICフィルタ特性をもつ処理を行って信 号出力端子 2104へ出力する場合を仮定する。 [0146] 一般に、 CICフィルタでは、積分器および差分器を縦続接続する段数 N、間引き処 理部における間引き比率 R、差分器における遅延クロック数 Mの値に応じて、以下に 示す式 (4)で表されるような周波数応答特性を実現できることが知られて 、る。
H (Z) = ( l -Z"RM) V ( l -Z_1) N- - - - (4)
[0147] マルチモード CICフィルタ処理部 20における各部の設定を図 40に示すリスト 3100 のように設定することにより、第 1のフィルタは式 (4)における各値力 N = 6、 R=8、 M= lの設定となり、第2のフィルタはN = 2、R= 2、 M = 2の設定となる。
[0148] 図 41は、各 CICフィルタ設定の周波数応答特性を示した図である。ここでは、双方 のサンプリング周波数が同一の場合を仮定して図示している。それぞれ、異なるリソ ースを用いて別々のフィルタ特性を実現して 、ることが確認できる。
[0149] また、上記のようにして機能変更により複数の異なる周波数応答特性をもつフィルタ 処理が可能なマルチモード CICフィルタ処理部 20にお!/、て、通信モードが選択され フィルタ処理の要求仕様が指定された場合に、積分器群や差分器群のリソースの割 当て制御を行う制御内容については、実施の形態 1の図 27〜図 29を用いて説明し た内容に基づ 、てマルチモード CICフィルタ処理部用に適用することが可能である。
[0150] 以上の構成及び動作によれば、マルチモード無線通信装置における通信モードの 変更に伴い、必要とするフィルタ特性の設定候補と演算リソースの空き状況に基づい て、使用する演算リソースとその設定内容を決定し、決定に基づいて各部の機能変 更を行い、かつ所定の動作制御を行うようにしたので、限られた積和演算リソースの 演算タップ数や動作クロックや接続関係を柔軟に変更することにより複数の異なる CI Cフィルタ処理に対応可能とし、かつ複数の CICフィルタ処理を同時並列的に行うこ とが可能となり、複数の異なる動作モード毎に個別にフィルタを構成するよりも回路規 模を低減することが可能となる。
[0151] なお、本発明では間引きによりサンプリングレートをダウンコンバートする間引き CIC フィルタ処理に限定されるものではなぐ例えば、積分器と差分器の配置を入れ替え 、間引き処理部の代わりに補間処理部を設けることにより、送信信号処理等に用いら れる補間処理 CICフィルタ処理にも適用可能であることは当業者には明らかである。
[0152] また、上記実施の形態 1におけるマルチモード FIRフィルタ処理部の場合と同様に 、各々の積分器、差分器の個数や系統数については本実施の形態 2で例示した個 数に限定されるものではなぐスケーラブルに変更可能である。
[0153] (実施の形態 3)
本実施の形態 3では、上記実施の形態 1で説明したマルチモード FIRフィルタ処理 部と上記実施の形態 2で説明したマルチモード CICフィルタ処理部をともに実装する ことにより、機能や性能をより柔軟に変更可能なマルチモード受信フィルタ処理部を 構成する場合の構成と動作にっ ヽて説明する。
[0154] 図 42は、本実施の形態 3の説明に用いるマルチモード受信フィルタ処理部 30の構 成を示す図である。マルチモード受信フィルタ処理部 30は、実施の形態 1、 2と同様 に、 2系統の信号入力端子 1101、 1102を有し、それぞれ独立した通信系統の信号 が入力され、また 2系統の信号出力端子 1103、 1104を有し、信号入力端子 1011、 1012に対するフィルタ処理後の出力信号が出力される。また、マルチモード受信フ ィルタ処理部 30は、実施の形態 1で説明したマルチモード FIRフィルタ処理部 10と、 実施の形態 2で説明したマルチモード CICフィルタ処理部 20を有する。複数の信号 入力、複数の信号出力、マルチモード FIRフィルタ処理部 10、マルチモード CICフィ ルタ処理部 20の間は、入力インタフェース部 31、出力インタフェース部 32、セレクタ 33により接続される。
[0155] 入力インタフェース部 31は、複数の信号入力端子 1101、 1102の各々を、制御部 11における機能設定制御部 107から入力される機能変更制御信号に基づ 、てマル チモード CICフィルタ処理部 20もしくはセレクタ 33のうちいずれかに接続する。
[0156] 出力インタフェース部 32は、マルチモード CICフィルタ処理部 20の出力とマルチモ ード FIRフィルタ処理部 10の出力を入力とし、制御部 11内の機能変更制御部 107か ら入力される機能変更制御信号に基づいて信号出力端子 1103、 1104が選択され る。
[0157] セレクタ 33は、マルチモード CICフィルタ処理部 20からの出力と入力インタフエ一 ス部 31からの出力のうち、制御部 11内の機能設定制御部 107から入力される機能 変更制御信号に基づいてマルチモード FIRフィルタ処理部 10に出力する信号が選 択される。 [0158] 制御部 11は、基本的には上記実施の形態 1の図 4で説明したものと同様の構成で あるが、リソース割当制御部 105では、通信モード制御信号に基づいて、所望のフィ ルタ仕様を実現するために必要な FIRフィルタ演算リソースと CICフィルタ演算リソー スに関する要求情報と、マルチモード FIRフィルタ処理部 10とマルチモード CICフィ ルタ処理部 20における演算リソースの空き状況に基づ 、て各々の演算リソースの割 り当てを決定し、決定されたリソース割り当てとそれに伴う機能変更情報を出力するよ うに設定される。
[0159] また、機能設定レジスタ 106における機能変更情報を保持するレジスタでは、マル チモード FIRフィルタ処理部 10とマルチモード CICフィルタ処理部 20の双方におけ る各設定部に対応したレジスタが用意されており、リソース割当制御部 105から出力 される機能変更情報が所定のレジスタ位置に書き込まれると共に、必要に応じて読 み出され出力される。
[0160] また、機能設定制御部 107では、機能設定レジスタ 106に保持されている機能変 更情報を必要に応じて読み出し、マルチモード FIRフィルタ処理部 10における個々 の積和演算器コア 100、入力インタフェース部 102、出力インタフェース部 103にお けるタップ係数、接続切り替え用セレクタ、デマルチプレクサに対する機能変更制御 と、マルチモード CICフィルタ処理部 20における積分器 201、差分器 202、間引き処 理部 203、各インタフェース部 204〜207に対する機能変更制御を行うように設定さ れる。
[0161] さらに、フィルタ処理制御部 108では、マルチモード FIRフィルタ処理部 10とマルチ モード CICフィルタ処理部 20の双方におけるフィルタ処理動作のための制御を行うこ ととする。
[0162] 以上の構成及び動作によれば、マルチモード無線通信装置における通信モードの 変更に伴い、必要とするフィルタ特性の設定候補と演算リソースの空き状況に基づい て、使用する演算リソースとその設定内容を決定し、決定に基づいて各部の機能変 更を行い、かつ所定の動作制御を行うようにしたので、限られた積和演算リソースの 演算タップ数や動作クロックや接続関係を柔軟に変更することにより複数の異なるフ ィルタ処理に対応可能とし、かつ複数のフィルタ処理を同時並列的に行うことが可能 となり、複数の異なる動作モード毎に個別にフィルタを構成するよりも回路規模を低 減することが可能となる。特に、本実施の形態 3では、各通信モードの要求仕様に応 じて、 FIR型と CIC型のいずれかのフィルタ処理を選択することも可能であり、さらに は双方の縦続接続によるより高度な周波数応答特性を実現することが可能となる。
[0163] なお、実施の形態 1〜3では、入力信号および出力信号がスカラーデータである場 合を前提として説明したが、本発明はこれに限定されるものではなぐ例えば、マル チモード FIRフィルタ処理部 10やマルチモード CICフィルタ処理部 20における個々 の信号線や構成要素をベクトル要素毎に用意する構成とすれば、入力が直交 IQ信 号のようなベクトルデータに対しても対応可能となる。但し、マルチモード FIRフィルタ 処理部 10の積和演算器コア 100におけるタップ係数メモリ 1004は、 I信号と Q信号と で共有するように構成してもよ ヽ。
[0164] また、マルチモード FIRフィルタ処理部 10では、一系統の信号入力に対し、ベタト ルデータを時分割多重で交互に挿入して入力することにより、それぞれのベクトル要 素のフィルタ処理を時分割に行うことも可能である。但し、この場合には、各積和演算 器コア 100において処理可能なサンプル数はベクトル要素数分が増えた分だけ、減 ることになる。例えば、 I、 Qの 2つのベクトル要素に時分割多重で対応する場合、図 5 で示した積和演算器コア 100あたりに演算できるタップ演算は 4サンプル分になる。
[0165] また、マルチモード CICフィルタ処理部 20では、積分器 201の構成を図 33に示す ような構成に変えることにより、ベクトルデータを時分割多重で交互に挿入して入力し て時分割でフィルタ処理することが可能となる。ここで、図 33の積分器 208の構成に おいて、図 32で示した積分器 201の構成と異なるのは、遅延タップ 2012の出力をフ イードバックする系にさらに遅延タップ 2031を設け、遅延タップ 2031を介したフィー ドバックと介さないフィードバックのうち一方を選択するセレクタ 2082を設けた点であ る。
[0166] 以上のベクトルデータの時分割多重での処理に際しては、マルチモード FIRフィル タ処理部 10、マルチモード CICフィルタ処理部 20、マルチモード受信フィルタ処理 部 30等の入出力の外側で時分割多重して入出力してもよ 、し、それぞれの信号入 出力端子をベクトル要素毎に個別に設けた上で、各々の構成の内部の入出力インタ フェース部にお 、て時分割多重するように構成してもよ 、。
[0167] なお、上記実施の形態 3では、マルチモード FIRフィルタ処理部とマルチモード CI Cフィルタ処理部を組み合わせて、受信フィルタ処理部を構成する場合の実施の形 態について開示した力 本発明は必ずしも受信フィルタ処理に限定されるものではな ぐ例えば、送信フィルタ処理に適用することも可能であり、そのための変更点につい ては当業者には自明である。
[0168] 2005年 12月 16曰出願の特願 2005— 363847の曰本出願に含まれる明細書、図 面および要約書の開示内容は、すべて本願に援用される。
産業上の利用可能性
[0169] 本発明に係るデジタルフィルタは、積和演算用の演算リソースを動的に割り当てな 力 複数の無線通信規格用のフィルタ処理を同時並列的に行う、という効果を有し、 例えば、 V、わゆるマルチモード無線通信装置にお 、て複数の異なる無線通信規格 に対応し、かつ同時並列的に通信を行う場合に適用して好適である。また、本発明 は必ずしも無線通信分野に限定されるものではなぐ有線通信分野において一台の 通信装置が複数の通信規格に対応して同時並列的に通信を行う場合の用途にも適 用可能である。

Claims

請求の範囲
[1] 機能変更制御信号に応じて積和演算機能を変更し、その機能変更に応じた複数タ ップ分の積和演算処理を行って累積演算結果を出力する複数の演算器群と、 前記各演算器群からの累積演算結果出力を機能変更制御信号に応じて選択的に 加算処理するとともに、前記累積演算結果出力をフィードバック出力として出力する 出力インタフェース部と、
複数の信号入力端子を有し、前記機能変更制御信号に応じて所望の入力信号を 同時又は順次に前記複数の演算器群に供給するとともに、前記機能変更制御信号 に応じて前記フィードバック出力のうち所定の出力を前記複数の演算器群の累積演 算入力段に供給する入力インタフェース部と、
前記複数の演算器群により構成される演算リソースに対して、現在の演算リソース 使用状況と、新たなフィルタ処理に要求される演算リソースを設定したフィルタ設定候 補リストとに基づいて、新たなフィルタ処理に割り当て可能な前記演算リソースを決定 してリソース割当決定情報を出力するリソース割当制御部と、
前記リソース割当決定情報に基づいて、前記複数の演算器群と前記入力インタフ エース部と前記出力インタフェース部の各部に対して機能設定を行うための前記機 能変更制御信号を出力する機能設定制御部と、
前記機能変更制御信号により各々機能が設定された前記複数の演算器群と前記 入力インタフェース部と前記出力インタフェース部の各々に対して所望のフィルタ処 理をおこなうための動作制御信号を出力するフィルタ処理制御部と、
を具備するデジタルフィルタ。
[2] 前記各演算器群は、前記信号入力端子に入力される入力信号に対するタップ演 算処理数、タップ係数を前記機能変更制御信号に応じて変更可能な積和演算器を 複数直列接続して構成される請求項 1記載のデジタルフィルタ。
[3] 前記積和演算器は、
信号入力端子と累積演算入力端子と累積演算出力端子とを有し、
複数のタップ係数を記憶し、前記動作制御信号に応じて所定のタイミングで所定の アドレスのタップ係数を読み出して出力するタップ係数メモリと、 前記信号入力端子力もの入力信号と前記タップ係数メモリから出力されるタップ係 数とを乗算して乗算結果を出力する乗算器と、
前記動作制御信号に応じて前記累積演算入力端子からの累積演算入力と遅延レ ジスタ出力のいずれかを選択して出力する第 1のセレクタと、
前記第 1のセレクタの出力と前記乗算結果を加算して加算結果を出力する加算器 と、
前記加算結果をクロックに応じて順次遅延し、該遅延させた加算結果の一部を出 力する遅延レジスタ群と、
前記遅延レジスタ群から出力される遅延時間の異なる一部の加算結果を入力とし、 前記動作制御信号に応じて入力のいずれかを選択して前記遅延レジスタ出力として 出力する第 2のセレクタと、
前記遅延レジスタ出力を、前記動作制御信号による所定のクロック信号に同期して 保持して前記累積演算出力として出力するラッチ回路と、
を具備する請求項 2記載のデジタルフィルタ。
[4] 前記入力インタフェース部は、
前記複数の信号入力端子から入力される各入力信号を前記機能変更制御信号に 応じて前記複数の演算器群へ順次切り替えながら出力するデマルチプレクサと、 前記機能変更制御信号に応じて前記各入力信号と前記デマルチプレクサの出力 のうちの一系統を選択して前記各演算器群の信号入力端子へ供給する第 1のセレク タ群と、
前記機能変更制御信号に応じて初期値としての 0、もしくは隣接する演算器群の累 積演算出力である前記フィードバック出力のうち、いずれか一つを選択して前記各演 算器群の各累積演算入力端子に出力する第 2のセレクタ群と、
を具備する請求項 1記載のデジタルフィルタ。
[5] 前記リソース割当制御部は、
フィルタ仕様に応じた複数のフィルタ設定候補に関する情報を記憶し、通信モード 制御信号の入力に応じて対応するフィルタ設定候補の情報を読み出して出力するフ ィルタ設定候補記憶部と、 前記通信モード制御信号と前記フィルタ設定候補の情報とリソース使用状況情報 に基づいて、未使用の演算リソースの範囲内で割当可能なフィルタ設定候補を決定 してリソース割当決定情報を出力するリソース割当決定部と、
前記リソース割当決定情報と前記フィルタ処理制御部から出力されるフィルタ処理 完了情報に基づいて前記演算リソースの使用状況を記憶し、該使用状況をリソース 使用状況情報として出力するリソース使用状況記憶部と、
フィルタの種類に応じて設定する複数のパラメータを記憶する設定パラメータ記憶 部と、
前記リソース割当決定情報に基づいて前記設定パラメータ記憶部から該当するパ ラメータを読み出し、該パラメータに基づいて前記複数の演算器群と前記入力インタ フェース部と前記出力インタフェース部の各部に対応する機能変更制御信号を生成 して当該各部に出力する機能変更制御部と、
を具備する請求項 1記載のデジタルフィルタ。
複数の積分器が縦続接続された複数の積分器群と、
複数の間引き処理部と、
複数の差分器が縦続接続された複数の差分器群と、
前記複数の積分器群の出力を前記複数の間弓 Iき処理部に供給するとともに、前記 複数の積分器群の出力を第 1のフィードバック出力として出力する第 1のインタフエ一 ス部と、
前記複数の間引き処理部力もの出力と第 2のフィードバック出力とを機能変更制御 信号に応じて切り替えて前記複数の差分器に供給する第 2のインタフェース部と、 複数の信号入力端子を有し、前記機能変更制御信号に応じて入力信号を切り替え て前記複数の積分器群に供給する入力インタフェース部と、
複数の信号出力端子を有し、前記複数の差分器群と前記複数の信号出力端子と の間の接続関係を前記機能変更制御信号に応じて切り替える出力インタフェース部 と、
前記複数の積分器群と前記複数の間弓 Iき処理部と前記複数の差分器群により構 成される演算リソースに対して、現在の演算リソース使用状況と、新たなフィルタ処理 に要求される演算リソースを設定したフィルタ設定候補リストとに基づいて、新たなフ ィルタ処理に割り当て可能な前記演算リソースを決定してリソース割当決定情報を出 力するリソース割当制御部と、
前記リソース割当決定情報に基づ 、て、前記複数の積分器群と前記複数の間引き 処理部と前記複数の差分器群と前記第 2のインタフェース部と前記入力インタフエ一 ス部と前記出力インタフェース部の各々に対して機能設定を行うための前記機能変 更制御信号を出力する機能設定制御部と、
前記機能変更制御信号により各々機能が設定された前記複数の積分器群と前記 複数の間引き処理部と前記複数の差分器群と前記第 2のインタフェース部と前記入 力インタフェース部と前記出力インタフェース部の各々に対して所望のフィルタ処理 をおこなうための動作制御信号を出力するフィルタ処理制御部と、
を具備するデジタルフィルタ。
[7] 1以上のタップ数分の積和演算処理に基づく累積演算結果を出力する複数の演算 器群により構成される演算リソースと、
前記演算リソースの各演算器群による累積演算結果を、機能設定を行うための機 能変更制御信号に応じて、選択的に加算処理する出力インタフ ース部と、 複数の信号入力を有し、前記機能変更制御信号に応じて、所望の入力信号を同 時または順次に前記複数の演算器群に供給する入力インタフェース部と、
前記演算リソースの使用状況と、新たなフィルタ処理に要求される演算リソースを設 定したフィルタ設定候補リストとに基づ 、て、新たなフィルタ処理に割り当てる前記演 算リソースを決定するリソース割当決定情報を出力するリソース割当制御部と、 前記リソース割当決定情報に基づいて、前記入力インタフェース部と前記出力イン タフ ース部とに対して、前記機能変更制御信号を出力する機能設定制御部と、 前記機能変更制御信号により、機能が設定された前記演算リソースと前記入力イン タフエース部と前記出力インタフェース部とに対して、所望のフィルタ処理をおこなう ための動作制御信号を出力するフィルタ処理制御部と、を具備するデジタルフィルタ
[8] 前記出力インタフェース部は、前記累積演算結果を、選択的に加算処理するととも に、フィードバック出力として出力し、
前記入力インタフェース部は、前記所望の入力信号を前記複数の演算器群へ供給 するとともに、前記フィードバック出力のうち所定の出力を前記複数の演算器群の累 積演算入力段に供給する請求項 7記載のデジタルフィルタ。
[9] 前記機能設定制御部は、前記機能変更制御信号を、前記入力インタフェース部及 び前記出力インタフェース部に加えて前記複数の演算器群に出力し、
前記複数の演算器群は、前記積和演算処理を前記機能変更制御信号に応じて変 更する請求項 7記載のデジタルフィルタ。
[10] 複数の積分器が縦続接続された複数の積分器群と、複数の間引き処理部と、複数 の差分器が縦続接続された複数の差分器群と、により構成される演算リソースと、 前記複数の積分器群の出力を前記複数の間弓 Iき処理部に供給する第 1のインタフ エース部と、
機能設定を行うための機能変更制御信号に応じて切り替えた、前記複数の間引き 処理部からの出力を前記複数の差分器に供給する第 2のインタフェース部と、 複数の信号入力を有し、前記機能変更制御信号に応じて切り替えた入力信号を、 前記複数の積分器群に供給する入力インタフェース部と、
前記機能変更制御信号に応じて、前記複数の差分器群の出力信号を選択して出 力する出力インタフェース部と、
前記演算リソース使用状況と、新たなフィルタ処理に要求される演算リソースを設定 したフィルタ設定候補リストとに基づいて、新たなフィルタ処理に割り当てる前記演算 リソースを決定するリソース割当決定情報を出力するリソース割当制御部と、 前記リソース割当決定情報に基づ 、て、前記複数の積分器群と前記複数の間引き 処理部と前記複数の差分器群と前記入力インタフェース部と前記出力インタフェース 部とに対して、前記機能変更制御信号を出力する機能設定制御部と、
前記機能変更制御信号により、機能が設定された前記複数の積分器群と前記複数 の間引き処理部と前記複数の差分器群と前記入力インタフェース部と前記出力イン タフエース部とに対して、所望のフィルタ処理をおこなうための動作制御信号を出力 するフィルタ処理制御部と、を具備するデジタルフィルタ。 前記第 1のインタフェース部は、前記複数の積分器群の出力を前記複数の間引き 処理部に供給するとともに、入力インタフェース部に第 1のフィードバック出力として 出力し、
前記入力インタフェース部は、前記機能変更制御信号に応じて、切り替えた入力信 号とともに、前記第 1のフィードバック出力のうち所定の出力を前記複数の積分器群 に供給し、
前記出力インタフェース部は、前記複数の差分器からの出力を第 2のフィードバック 出力として、前記第 2のインタフェース部に出力し、
前記機能設定制御部は、前記複数の積分器群と前記複数の間弓 Iき処理部と前記 複数の差分器群と前記入力インタフェース部と前記出力インタフェース部に加えて前 記第 2のインタフェース部に前記機能変更制御信号を出力し、
前記フィルタ処理制御部は、前記複数の積分器群、前記複数の間引き処理部、前 記複数の差分器群、前記入力インタフェース部及び前記出力インタフェース部にカロ えて、前記第 2のインタフェース部に対して前記動作制御信号を出力し、
前記第 2のインタフェース部は、前記機能変更制御信号に応じて、前記第 2のフィ ードバック出力を用 V、て、前記複数の間弓 Iき処理部からの出力を切り替えて前記複 数の差分器に供給する請求項 10記載のデジタルフィルタ。
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