CN102811036A - 数字滤波方法和装置 - Google Patents

Abstract

本发明提供了一种数字滤波方法和装置，其中，该方法包括：对需要进行FIR滤波的输入信号进行沿提取得到阶跃信号；从预先存储的单位阶跃响应表中读取单位阶跃响应；将阶跃信号的幅度和单位阶跃响应相乘得到阶跃响应；对所有的阶跃响应求和得到对输入信号进行FIR滤波的滤波结果。本发明解决了现有技术中FIR滤波器需要大量乘法器和加法器的问题，达到了降低硬件资源使用、提高系统运行效率的效果。

Description

数字滤波方法和装置

技术领域

本发明涉及数字信号处理技术领域，具体而言，涉及一种数字滤波方法和装置。

背景技术

在目前的数字信号处理系统中，数字滤波器被广泛地应用于干扰的滤除、有用信号的提取、信号的整形等各方面。数字滤波器根据其冲激响应函数的时域特性，可分为两种，即无限长冲激响应(IIR)滤波器和有限长冲激响应(FIR)滤波器。FIR滤波器的单位冲激响应只能持续一段时间，它由于可以很方便地实现线性相位特性和容易实现而在工程上得到广泛应用。

FIR数字滤波器通过乘累加运算来实现，输入信号x(n)经过FIR滤波器过程是一个输入信号与单位脉冲响应进行线性卷积的过程，即：

其中y(n)为滤波器的输出，h(i)为滤波器的单脉冲响应，L-1为滤波器的阶数。从表达式可以看出，每次输出y(n)需要进行L次乘法和L-1次加法操作实现。

传统的乘累加器结构需要使用L个乘法器和L-1个加法器，而且随着滤波器的阶数越大，需要的乘法器和加法器越多，占用的硬件资源也就越大。对于一些特殊的应用场合，例如超高频无源射频识别阅读器的前向波形成形滤波，其输入波形为矩形波或者阶梯波，为了达到较好的滤波效果需要使用高阶的FIR滤波器，如果采用传统的乘累加结构，会占用大量的硬件资源，增加设备的成本。

发明内容

本发明的主要目的在于提供一种数字滤波方法和装置，以至少解决当输入波形为矩形波或者阶梯波时，能够解决现有技术中FIR滤波器需要大量乘法器和加法器的问题，达到了降低硬件资源使用、提高系统运行效率的效果。

根据本发明的一个方面，提供了一种数字滤波方法，包括：对需要进行FIR滤波的输入信号进行沿提取得到阶跃信号；从预先存储的单位阶跃响应表中输出单位阶跃响应；将阶跃信号的幅度和单位阶跃响应相乘得到阶跃响应；对所有的阶跃响应求和得到对输入信号进行FIR滤波的滤波结果。

对需要进行FIR滤波的输入信号进行沿提取得到阶跃信号的步骤包括：在输入信号发生沿跳变时提取出阶跃信号。

在对需要进行FIR滤波的输入信号进行沿提取得到阶跃信号之前，数字滤波方法还包括：计算FIR滤波器的单位阶跃响应，将单位阶跃响应数据存储在单位阶跃响应表中。

从预先存储的单位阶跃响应表中输出单位阶跃响应并将所述阶跃信号的幅度和所述单位阶跃响应相乘得到阶跃响应的步骤包括：当阶跃响应模块检测到有阶跃信号时，对缓存器进行刷新，将阶跃响应模块当前的输出结果反馈到缓存器，并保存在缓存器中作为基准信号；从所述单位阶跃响应表中获取所述单位阶跃响应，并将所述阶跃信号的幅度和单位阶跃响应输入到乘法器进行相乘操作；将乘法器的输出结果和基准信号分别输入到加法器进行求和操作，并将求和的结果作为阶跃响应模块的输出结果。

如果输入信号变化的最小间隔时间大于FIR滤波器的阶跃响应时间长度，则设置一个阶跃响应模块；如果输入信号变化的最小间隔时间小于FIR滤波器的阶跃响应时间长度，则设置多个阶跃响应模块，阶跃信号依次分配给多个阶跃响应模块，其中，每个阶跃响应模块输出各自的输出结果，然后再对所有阶跃响应模块的输出结果进行求和。

对所有的阶跃响应求和得到对输入信号进行FIR滤波的滤波结果的步骤还包括：若采用二进制补码运算或者输出结果的范围满足输入信号与响应数据乘积的最大值和最小值，则对出现溢出的输出结果不做处理。

根据本发明的另一方面，提供了一种数字滤波装置，包括：沿提取单元，用于对需要进行FIR滤波的输入信号进行沿提取得到阶跃信号；查表单元，用于从预先存储的单位阶跃响应表中输出单位阶跃响应；处理单元，用于将阶跃信号的幅度和单位阶跃响应相乘得到阶跃响应，并对所有的阶跃响应求和得到对输入信号进行FIR滤波的滤波结果。

数字滤波装置还包括：计算单元，用于计算FIR滤波器的单位阶跃响应；存储单元，用于将FIR滤波器的单位阶跃响应数据存储在所述单位阶跃响应表中。

处理单元包括：缓存器，用于当检测到有阶跃信号时将处理单元当前的输出结果反馈到缓存器，并保存在缓存器中作为基准信号；乘法器，用于阶跃信号的幅度和单位阶跃响应进行相乘操作；第一加法器，用于对乘法器输出的输出结果和缓存器输出的基准信号进行求和操作，并将求和的结果作为处理模块的输出结果。

如果输入信号变化的最小间隔时间小于FIR滤波器的阶跃响应时间长度，则设置多个处理模块，阶跃信号依次分配给多个处理模块，其中，装置还包括：第二加法器，用于对每个处理模块输出的输出结果进行求和。

本发明中，通过提取阶跃信号，查表输出阶跃响应，并对阶跃响应进行叠加的方法，实现了高效的FIR滤波计算，这种方式对应的硬件结构简单、占用硬件资源非常少，能够解决现有技术中FIR滤波器需要大量乘法器和加法器的问题，达到了降低资源使用、提高系统运行效率的效果。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是根据本发明实施例的数字FIR滤波器的结构示意图；

图2是根据本发明实施例的阶跃响应模块的示意图；

图3是根据本发明实施例的数字滤波方法的一种优选的流程图；

图4是根据本发明实施例的649阶FIR低通滤波器的单脉冲响应曲线；

图5是根据本发明实施例的FIR滤波器的单位阶跃响应曲线的示意图；

图6是根据本发明实施例的一个输入台阶信号波形的示意图；

图7是根据本发明实施例的经过沿提取模块后的各路阶跃信号的示意图；

图8是根据本发明实施例的经过阶跃响应模块的10路阶跃响应；

图9是根据本发明实施例的3路阶跃响应模块的输出波形；

图10是根据本发明实施例的输出波形；

图11是根据本发明实施例的仿真波形；

图12是根据本发明实施例的数字滤波装置的结构图。

具体实施方式

实施例1

单位阶跃信号u(n)通过FIR滤波器系统产生的冲激响应是单位阶跃响应s(n)，其表达式为：

其中h(i)为FIR滤波器的单脉冲响应。当输入信号x(n)是矩形波或者阶梯波时，其时域波形变化缓慢，大部分时间保持恒定电平，我们可以根据输入信号的跳变沿(例如在t₁～t_k共k个时刻产生跳变，k≥1)将输入信号分解为多个阶跃信号之和：其中A_k是t_k时刻发生阶跃信号的幅度。由于FIR滤波器是线性时不变系统，根据叠加定理：

$y\left(n\right)=\underset{i=0}{\overset{L-1}{\mathrm{\Σ}}}h\left(i\right)x(n-i)=\underset{i=0}{\overset{L-1}{\mathrm{\Σ}}}h\left(i\right)\underset{k}{\mathrm{\Σ}}{A}_{k}u(n-i-t_k)=\underset{k}{\mathrm{\Σ}}{A}_k\underset{i=0}{\overset{L-1}{\mathrm{\Σ}}}h\left(i\right)u(n-i-t_k)=\underset{k}{\mathrm{\Σ}}{A}_{k}s(n-t_k)$

从上述公式可以看出，各个阶跃信号分量单独作用于滤波器的阶跃响应之和即为该输入信号x(n)在滤波器下的冲激响应。

为达到上述目的，本实施例提供了一种数字FIR滤波器，如图1所示，该数字FIR滤波器包括：沿提取模块101、分配器102、阶跃响应池103、第0路阶跃响应模块104、第1路阶跃响应模块105、第2路阶跃响应模块106、第N-1路阶跃响应模块107以及加法器108。

图2是根据本发明实施例的阶跃响应模块的示意图，其包括：检测单元201、指针计数器202、FIR滤波器的单位阶跃响应表203、乘法器204、缓存器205以及加法器206。

图1和图2中的各个部件可以通过查阶跃响应表的方法实现FIR数字滤波器，当输入信号为矩形波或阶梯波时，能够解决现有技术中FIR滤波器需要大量乘法器和加法器的问题，达到了降低硬件资源使用、提高系统运行效率的效果。

下面结合附图来详细描述具体的滤波过程。

如图1和图2所示，本实施例的滤波方法包括以下步骤：

步骤S1：计算FIR滤波器的单位阶跃响应，将单位阶跃响应数据存储在一张表中。

步骤S2：输入信号x(n)经过沿提取模块101进行沿提取，在发生沿跳变的时刻提取出阶跃信号。

步骤S3：阶跃信号经过分配器102按顺序依次分配给阶跃响应池103中的N路阶跃响应模块。N的取值不小于输入信号在单位阶跃响应长度内发生的最大的变化次数。

阶跃响应池103由第0路阶跃响应模块104、第1路阶跃响应模块105、第2路阶跃响应模块106....和第N-1路阶跃响应模块107共N路阶跃响应模块组成，N路阶跃响应模块输出的结果分别是S₀ S₁ S₂....S_N-1。

每个阶跃响应模块的内部处理过程如图2所示：经分配后的阶跃信号送入检测单元201进行检测，检测单元输出三组信号：触发信号、启动信号和阶跃信号的幅度。当检测到有阶跃信号时，检测单元201输出触发信号对缓存器205进行刷新，将当前模块输出结果通过缓存器保存下来作为输出基准；与此同时，启动信号启动指针计数器202进行查表，通过指针依次取出单位阶跃响应表203中的数据；取表数据和阶跃信号的幅度输入到乘法器204相乘；乘法器的输出和基准信号分别输入到加法器206，其相加结果作为该阶跃响应模块的输出。

步骤S4：阶跃响应池103输出的N路阶跃响应信号S₀ S₁ S₂....S_N-1输入给加法器108进行相加求和，其求和结果为该FIR滤波器的输出。

在每个阶跃响应模块中，由于存在加法器206，因此可能会遇到加法器206输出结果溢出的情况，例如连续两个上升沿的正阶跃信号相加，结果溢出出现负数。出现这种情况时可以通过扩展有效数据位数防止溢出；或者可以在满足下面2个条件时对溢出结果不做处理：1)采用二进制补码运算；2)保证最后的加法器108的输出范围能够满足输入信号x(n)和单位阶跃响应乘积的最大值和最小值。

实施例2

基于图1和图2所示的滤波装置，本发明还提供了一种优选的数字滤波方法，如图3所示，其包括如下步骤：

S302，对需要进行FIR滤波的输入信号进行沿提取得到阶跃信号；

S304，从预先存储的单位阶跃响应表中输出单位阶跃响应；

S306，将阶跃信号的幅度和单位阶跃响应相乘得到阶跃响应；

S308，对所有的阶跃响应求和得到对输入信号进行FIR滤波的滤波结果。

在本优选的实施例中，通过提取阶跃信号，查表输出阶跃响应，并对阶跃响应进行叠加的方法，实现了高效的FIR滤波计算，这种方式对应的硬件结构简单、占用硬件资源非常少，能够解决现有技术中FIR滤波器需要大量乘法器和加法器的问题，达到了降低资源使用、提高系统运行效率的效果。

对需要进行FIR滤波的输入信号进行沿提取得到阶跃信号的步骤包括：在输入信号发生沿跳变时提取出阶跃信号。在本实施例中，通过输入信号的沿跳变可以准确地提取出阶跃信号。

在对需要进行FIR滤波的输入信号进行沿提取得到阶跃信号之前，数字滤波方法还包括：计算FIR滤波器的单位阶跃响应；将单位阶跃响应数据存储在单位阶跃响应表中。通过这种查表的方式，可以快速地得到FIR滤波器的单位阶跃响应，提高了系统的运算速度。

从预先存储的单位阶跃响应表中输出单位阶跃响应并将所述阶跃信号的幅度和所述单位阶跃响应相乘得到阶跃响应的步骤包括：当阶跃响应模块检测到有阶跃信号时，对缓存器进行刷新，将阶跃响应模块当前的输出结果反馈到缓存器，并保存在缓存器中作为基准信号；从所述单位阶跃响应表中获取所述单位阶跃响应，并将所述阶跃信号的幅度和单位阶跃响应输入到乘法器进行相乘操作；将乘法器的输出结果和基准信号分别输入到加法器进行求和操作，并将求和的结果作为阶跃响应模块的输出结果。在本实施例中，通过对当前的输出结果进行累积相加，可以实现只通过较少的加法器和乘法器既可得到对所述输入信号进行FIR滤波的滤波结果，从而大大简化了硬件结构，降低了系统的复杂度和成本。

如果输入信号变化的最小间隔时间大于FIR滤波器的阶跃响应时间长度，则设置一个阶跃响应模块；如果输入信号变化的最小间隔时间小于FIR滤波器的阶跃响应时间长度，则设置多个阶跃响应模块，阶跃信号依次分配给多个阶跃响应模块，其中，每个阶跃响应模块输出各自的输出结果，然后再对所有阶跃响应模块的输出结果进行求和。在本实施例中，通过对不同的输入信号来设置不同的处理模块，增加了本发明的适用性。

对所有的阶跃响应求和得到对输入信号进行FIR滤波的滤波结果的步骤还包括：若采用二进制补码运算或者输出结果的范围满足输入信号与响应数据乘积的最大值和最小值，则对出现溢出的输出结果不做处理。

实施例3

下面结合附图及具体实施例对本发明的两个实施例再作进一步详细的说明：

第一个实施例为设计一个649阶的低通FIR滤波器，图4是该FIR滤波器的单脉冲响应曲线，图5是该FIR滤波器的单位阶跃响应，图6是输入信号，其波形为台阶波，在滤波器的单位阶跃响应长度内发生的最大变化次数为3，N不小于3，优选的，N在本实例中取值为3，阶跃响应池有3个阶跃响应模块。

S1：计算649阶低通FIR滤波器的单位阶跃响应，将单位阶跃响应数据存储在一张表中。图5是该滤波器的单位阶跃响应曲线。

S2：在沿提取模块中对输入信号进行沿提取，得到多路的阶跃信号。图7中，第0路信号是输入信号，第1～10路信号分别是沿提取后输出的各路阶跃信号。

S3：在分配器模块中对阶跃信号进行计数，根据计数结果按顺序依次分配给阶跃相应池中的3个阶跃响应模块：其中阶跃信号(1，4，7，10)通过第0路阶跃响应模块，阶跃信号(2，5，8)通过第1路阶跃响应模块，阶跃信号(3，6，9)通过第2路阶跃响应模块。

S4：在每个阶跃响应模块中，阶跃信号送入检测单元检测，当检测到阶跃信号时，将当前模块输出结果通过缓存器保存下来作为输出基准；同时启动指针计数器进行查表，查表输出数据和阶跃信号的幅度相乘，相乘结果和输出基准相加为该路阶跃响应模块的输出。

图8中仿真了图6中10路阶跃信号的阶跃响应。第0路是输入信号，第1～10路是各个阶跃信号的阶跃响应。

图9中的S₀、S₁和S₂信号分别是阶跃响应池中三个阶跃模块输出。

S5：阶跃响应池输出的阶跃响应信号S₀、S₁、S₂输入给加法器进行相加，其相加结果为该FIR滤波器的输出，图10是经过加法器后的波形，也是本发明第一实例的输出波形。

上述的实例需要3个乘法器和4个加法器实现，如果采用乘累加结构实现的FIR数字滤波器，需要使用650个乘法器和649个加法器，即使由于FIR滤波器具有对称结构，可使得乘法器数量减半，也至少需要325个乘法器和649个加法器。

第二个实施例是为了说明当阶跃响应模块满足2个条件时，可对结果溢出不处理。该实施例采用的是623阶FIR低通滤波器。如图11的第一路波形所示，输入信号为一组矩形波，在滤波器的单位阶跃响应长度内发生的最大变化次数为1，设计时，N取值为2，阶跃响应池有两个阶跃响应模块。

输入信号经过沿提取模块的提取，上升沿的正阶跃信号都分配给第0路阶跃响应模块，下降沿的负阶跃信号分配给第1路阶跃响应模块。图11中的第二路和第三路分别是两个模块的输出波形，在第0路中，由于处理的都是上升沿的正阶跃信号，输出响应向上叠加，导致输出数据在沿1001处溢出，变成负数。同理，第1路处理的都是下降沿的负阶跃信号，输出数据在沿1002中溢出，变成正数。由于该滤波器设计时满足了两个条件：采用二进制补码运算和最后的109加法器的输出范围能够满足输入信号和单位阶跃响应乘积的最大值和最小值，因此不处理两路阶跃响应模块的溢出数据。图11中的第四路为该FIR滤波器输出结果，该结果和传统方法乘累加和结构输出的结果一致。

从两个实例及其仿真结果可以看出，当输入波形为阶梯波或者矩形波时，采用本发明的方法能够解决现有技术中FIR滤波器需要大量乘法器和加法器的问题，达到了降低资源使用、提高系统运行效率的效果。

实施例4

图12是根据本发明实施例的数字滤波装置的结构图，其包括：沿提取单元1202，用于对需要进行FIR滤波的输入信号进行沿提取得到阶跃信号；查找单元1204，与沿提取单元1202和存储单元1210连接，用于从预先存储的单位阶跃响应表中输出单位阶跃响应；处理单元1206，与查找单元1204连接，用于将所述阶跃信号的幅度和单位阶跃响应相乘得到阶跃响应，并对所有的阶跃响应求和得到对所述输入信号进行FIR滤波的滤波结果。

在本实施例中，通过查找的方式来得到与阶跃信号的对应的响应数据，使得能够快速地进行滤波计算，这种方式对应的硬件结构简单、占用硬件资源非常少，能够解决现有技术中FIR滤波器需要大量乘法器和加法器的问题，达到了降低资源使用、提高系统运行效率的效果。

在对需要进行FIR滤波的输入信号进行沿提取得到阶跃信号的步骤中，沿提取单元1202在输入信号发生沿跳变时提取出阶跃信号。在本实施例中，通过输入信号的沿跳变可以准确地提取出阶跃信号。

数字滤波装置还包括：计算单元1208，用于计算FIR滤波器的单位阶跃响应；存储单元1210，与计算单元1208连接，用于将FIR滤波器的单位阶跃响应数据存储在所述单位阶跃响应表中。通过这种查表的方式，可以快速地得到FIR滤波器的单位阶跃响应，提高了系统的运算速度。

处理单元1206包括：缓存器，用于当检测到有阶跃信号时将处理单元当前的输出结果反馈到缓存器，并保存在缓存器中作为基准信号；乘法器，用于对阶跃信号的幅度和所述单位阶跃响应进行相乘操作；第一加法器，用于对乘法器输出的输出结果和缓存器输出的基准信号进行求和操作，并将求和的结果作为处理模块的输出结果。上述缓存器、乘法器以及第一加法器的连接结构可以参考图2所示的结构。在本实施例中，通过对当前的输出结果进行累积相加，可以实现只通过较少的加法器和乘法器既可得到对所述输入信号进行FIR滤波的滤波结果，从而大大简化了硬件结构，降低了系统的复杂度和成本。

如果输入信号变化的最小间隔时间小于FIR滤波器的阶跃响应时间长度，则设置多个处理模块，阶跃信号依次分配给多个处理模块，其中，数字滤波装置还包括：第二加法器1212，与处理单元1206连接，用于对每个处理模块输出的输出结果进行求和。在本实施例中，通过对不同的输入信号来设置不同的处理模块，增加了本发明的适用性。

在对所有的阶跃响应求和得到对输入信号进行FIR滤波的滤波结果的步骤中，若采用二进制补码运算或者输出结果的范围满足输入信号与响应数据乘积的最大值和最小值，则处理单元1206对出现溢出的输出结果不做处理。

显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种数字滤波方法，其特征在于，包括：

对需要进行FIR滤波的输入信号进行沿提取得到阶跃信号；

从预先存储的单位阶跃响应表中读取单位阶跃响应；

将所述阶跃信号的幅度和所述单位阶跃响应相乘得到阶跃响应；

对所有的阶跃响应求和得到对所述输入信号进行FIR滤波的滤波结果。

2.根据权利要求1所述的方法，其特征在于，对需要进行FIR滤波的输入信号进行沿提取得到阶跃信号的步骤包括：

在所述输入信号发生沿跳变时提取出所述阶跃信号。

3.根据权利要求1所述的方法，其特征在于，在对需要进行FIR滤波的输入信号进行沿提取得到阶跃信号之前，还包括：

计算FIR滤波器的单位阶跃响应；

将所述单位阶跃响应数据存储在所述单位阶跃响应表中。

4.根据权利要求1所述的方法，其特征在于，从预先存储的单位阶跃响应表中输出单位阶跃响应并将所述阶跃信号的幅度和所述单位阶跃响应相乘得到阶跃响应的步骤包括：

当阶跃响应模块检测到有所述阶跃信号时，对缓存器进行刷新，将所述阶跃响应模块当前的输出结果反馈到所述缓存器，并保存在所述缓存器中作为基准信号；

从所述单位阶跃响应表中获取所述单位阶跃响应，并将所述阶跃信号的幅度和单位阶跃响应输入到乘法器进行相乘操作；

将所述乘法器的输出结果和所述基准信号分别输入到加法器进行求和操作，并将求和的结果作为所述阶跃响应模块的输出结果。

5.根据权利要求4所述的方法，其特征在于，如果所述输入信号变化的最小间隔时间大于FIR滤波器的阶跃响应时间长度，则设置一个所述阶跃响应模块；如果所述输入信号变化的最小间隔时间小于FIR滤波器的阶跃响应时间长度，则设置多个所述阶跃响应模块，所述阶跃信号依次分配给所述多个阶跃响应模块，其中，每个所述阶跃响应模块输出各自的输出结果，然后再对所有所述阶跃响应模块的输出结果进行求和。

6.根据权利要求1至5中任一项所述的方法，其特征在于，对所有的阶跃响应求和得到对所述输入信号进行FIR滤波的滤波结果的步骤还包括：

若采用二进制补码运算或者所述输出结果的范围满足输入信号与响应数据乘积的最大值和最小值，则对出现溢出的输出结果不做处理。

7.一种数字滤波装置，其特征在于，包括：

沿提取单元，用于对需要进行FIR滤波的输入信号进行沿提取得到阶跃信号；

查表单元，用于从预先存储的单位阶跃响应表中输出单位阶跃响应；

处理单元，用于将所述阶跃信号的幅度和单位阶跃响应相乘得到阶跃响应，并对所有的阶跃响应求和得到对所述输入信号进行FIR滤波的滤波结果。

8.根据权利要求7所述的装置，其特征在于，还包括：

计算单元，用于计算FIR滤波器的单位阶跃响应；

存储单元，用于将FIR滤波器的单位阶跃响应数据存储在所述单位阶跃响应表中。

9.根据权利要求7所述的装置，其特征在于，所述处理单元包括：

缓存器，用于当检测到有所述阶跃信号时将所述处理单元当前的输出结果反馈到所述缓存器，并保存在所述缓存器中作为基准信号；

乘法器，用于对所述阶跃信号的幅度和所述单位阶跃响应进行相乘操作；

第一加法器，用于对所述乘法器输出的输出结果和所述缓存器输出的所述基准信号进行求和操作，并将求和的结果作为所述处理模块的输出结果。

10.根据权利要求9所述的装置，其特征在于，如果所述输入信号变化的最小间隔时间小于FIR滤波器的阶跃响应时间长度，则设置多个所述处理模块，所述阶跃信号依次分配给所述多个处理模块，其中，所述装置还包括：第二加法器，用于对每个所述处理模块输出的输出结果进行求和。

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