CN108429546A - 一种混合型fir滤波器设计方法 - Google Patents

Abstract

本发明提供了一种混合型FIR滤波器设计方法，本发明首先通过混合型FIR滤波器实现结构，构建响应乘法模块与乘积累加模块的硬件复杂度模型，进而构建出总体的混合型FIR滤波器硬件复杂度模型，用所构建的硬件复杂度模型作为优化的目标函数，然后基于全局遍历搜索算法遍历所有的L值，找出复杂度最低的混合型FIR滤波器以及相应的L值，即通过乘法模块与乘积累加模块共同优化从而达到减少整个滤波器电路的全加器数量，从而得到一种低硬件复杂度与低功耗的固定系数数字FIR滤波器。

Description

一种混合型FIR滤波器设计方法

[技术领域]

本发明涉及用于处理数字输入信号的方法，具体是涉及一种FIR数字滤波器的设计方法，可用于信号处理系统。

[背景技术]

数字FIR滤波器是一种被广泛应用于各种数字信号处理电路与系统中的基本组成模块。在一些高性能的应用当中，FIR滤波器可以通过专门的电路电路来实现，比如超大规模集成电路。但相比于IIR滤波器，FIR滤波器有着更高的复杂度以及更大的芯片面积。由于FIR滤波器广泛的应用于便携式设备中，如何降低FIR滤波器的复杂度一直是研究热点。

现有的FIR滤波器结构主要是2种形式，一种是直接型(如图1)，另外一种是直接转置型(如图2)。此2种结构都可以分为2个部分，一个是乘法器模块(Multiplicationblock)，另外一个为乘法累加模块(Product accumulation block)。这两种结构各有各的优势。直接型FIR滤波器复杂度，但速度慢，不能满足很多高速应用场景。直接转置型速度高，但复杂度也相对较高。为了克服这2种类型FIR滤波器的缺点，O.Gustafsson提出了一种叫混合型的FIR滤波器结构(如图3所示)。此结构主要由3部分构成，第一部分为乘法器模块，第二部分为局部累加模块，以及全局累加模板。期中，局部累加与全局累加模块共同构成乘积累加模块。在混合型的FIR滤波器解耦股中，滤波器系数将会被拆分成L组。不同的L值，代表着不同的实现方式，也代表着不同的实现硬件复杂度。

为了近一步降低混合型的FIR滤波器的面积与功耗，O.Gustafsson教授提出了基于矩阵的多常系数乘法优化方法，从而可以有效的降低混合型FIR滤波器乘法器模块的面积与功耗。但是，此方法忽视了乘积累加部分的贡献。经过研究发现，乘积累加模块在大部分的滤波器电路中往往贡献了绝大部分的电路面积以及功耗。然而迄今仍没有针对乘法模块与乘积累加模块共同进行优化的低复杂度低功耗FIR滤波器优化方法。

[发明内容]

针对上述现有的数字FIR滤波器实现优化方法的的不足，本发明提出了基于乘法模块与乘积累加模块共同优化的混合型FIR滤波器设计方法，通过共同优化乘法模块与乘积累加模块，找出最优的L值，从而进行最优的滤波器系数分组，从而实现最优的混合型FIR滤波器。

具体技术方案如下：

一种混合型FIR滤波器，该FIR滤波器包含多常数系数乘法模块和乘积累加模块，该滤波器设计方法分为以下步骤：

步骤1：将乘法器模块中的乘法系数拆分成L组，对于此L组乘法器，每一组乘法器将会被拆分成相应的加法以及移位模块；乘法器模块的复杂度完全由所有加法器的实现复杂度来决定，根据给定的输入信号位宽Wx，第i个乘法器所需的全加器级的硬件复杂度可以表示为：

其中，li为移位的位数，fi为第i个乘法器的系数，假定乘法器模块总共有M个加法器，那么此模块的硬件复杂度可以表示为：

步骤2：乘积累加模块由2个部分构成，第一个为局部的累加模块，另外一部分为全局累加模块；将局部累加模块的2个乘法器模块加法的相加，其相应的复杂度可以通过以下公司进行计算：

期中k1与k2为进入此局部累加加法器的相应乘法器系数，而S1与S2则是此局部累加加法器的输入移位，N则是局部累加加法器的个数；

全局累加加法器完成的是乘积的全局相加，其硬件复杂度可以表示为：

其中fk第k个乘法器系数，而Sj则是此累加加法器的输入的移位，K则是局部累加加法器的个数；

基于以上模型，混合型FIR滤波器总体的硬件复杂度模型可以表示成：

W_FIR＝W_MBA+W_LsA+W_GSA

步骤3：根据以上的复杂度模型，对于每一个L值，我们都可以计算出相应的硬件复杂度值W_FIR(L)，再通过遍历算法找出最优的L值，从而实现硬件复杂度最低的混合型FIR滤波器设计。

其中，找出最优的L值的步骤如图4所示：

步骤1：设置L＝1，Lopt＝1,Wopt设置一个非常大的值，通常可用100000000；

步骤2：根据硬件复杂度模型，计算此时的混合FIR滤波器的硬件复杂度W_FIR(L)；

步骤3：如果W_FIR(L)<Wopt,Wopt＝W_FIR(L),Lopt＝L；

步骤4：如果L小于滤波器的阶数，L＝L+1，跳转到第二步；

步骤5：输出Lopt,根据Lopt，对FIR滤波器的乘法器系数进行分组，从而实现硬件复杂度最低的混合型FIR滤波器设计。

本发明首先通过混合型FIR滤波器实现结构，构建响应乘法模块与乘积累加模块的硬件复杂度模型，进而构建出总体的混合型FIR滤波器硬件复杂度模型，用所构建的硬件复杂度模型作为优化的目标函数，然后基于全局遍历搜索算法遍历所有的L值，找出复杂度最低的混合型FIR滤波器以及相应的L值，即通过乘法模块与乘积累加模块共同优化从而达到减少整个滤波器电路的全加器数量，从而得到一种低硬件复杂度与低功耗的固定系数数字FIR滤波器。

[附图说明]

图1为直接型FIR滤波器结构。

图2为直接转置型FIR滤波器结构。

图3混合型FIR滤波器结构。

图4为找出最优的L值的流程图。

[具体实施方式]

为了使本发明实现的技术手段清晰明了，下面通过实施例进一步阐述本发明。

对于混合型FIR滤波器复杂度模型的计算主要分为3个部分。

如图3所示，第一个部分为乘法器模块，在此模块中，乘法系数将会被拆分成L组，对于此L组乘法器，每一组乘法器将会被拆分成相应的加法以及移位模块。由于移位模块的硬件复杂度可以忽略不计，所以乘法器模块的复杂度完全由所有加法器的实现复杂度来决定。根据给定的输入信号位宽Wx，第i个乘法器所需的全加器级的硬件复杂度可以表示为：

其中，li为移位的位数，fi为第i个乘法器的系数。假定乘法器模块总共有M个加法器，那么此模块的硬件复杂度可以表示为

如图3所示，乘积累加模块由2个部分构成，第一个为局部的累加模块，另外一部分为全局累加模块。

局部累加模块实现的是2个乘法器模块加法的相加，其相应的复杂度可以通过以下公司进行计算

期中k1与k2为进入此局部累加加法器的相应乘法器系数，而S1与S2则是此局部累加加法器的输入移位，N则是局部累加加法器的个数。

全局累加加法器完成的是乘积的全局相加，其硬件复杂度可以表示为

期中fk第k个乘法器系数，而Sj则是此累加加法器的输入的移位，K则是局部累加加法器的个数。

基于以上模型，混合型FIR滤波器总体的硬件复杂度模型可以表示成

W_FIR＝W_MBA+W_LSA+W_GSA

根据以上的复杂度模型，对于每一个L值，我们都可以计算出相应的硬件复杂度值W_FIR(L)。

如图4所示，通过以下遍历算法找出最优的L值：

1.设置L＝1，Lopt＝1,Wopt设置一个非常大的值，通常可用100000000。

2.根据硬件复杂度模型，计算此时的混合FIR滤波器的硬件复杂度W_FIR(L)。

3.如果W_FIR(L)<Wopt,Wopt＝W_FIR(L),Lopt＝L。

4.如果L小于滤波器的阶数，L＝L+1，跳转到第二步。

5.输出Lopt,根据Lopt，对FIR滤波器的乘法器系数进行分组，从而实现硬件复杂度最低的混合型FIR滤波器。

为了验证本发明的有效性，本发明设计了2个不同指标的滤波器，分别为滤波器F_A和滤波器F_B，并与传统设计方法(单纯优化乘法器模块)进行对比。比较结果如表1

表1

表1利用以上2个FIR滤波器的设计结果展示了分别用传统传统设计方法(单纯优化乘法器模块)以及本发明提出的基于乘法模块与乘积累加模块共同优化来实现相同滤波器的电路的所需全加器的数目。越少的全加器数量代表着越低的功耗以及芯片面积。从表中可以看出，本发明所设计的滤波器在全加器数目上要明显小于传统设计方法。

本发明通过乘法模块与乘积累加模块共同优化从而达到减少整个滤波器电路的全加器数量，从而得到一种低硬件复杂度与低功耗的固定系数数字FIR滤波器。

以上所述仅为本发明的实施方式之一，本发明的保护范围并不仅限于上述实施方式，凡是属于本发明原理的技术方案均属于本发明的保护范围。对于本领域的技术人员而言，在不脱离本发明的原理的前提下进行的若干改进，这些改进也应视为本发明的保护范围。

Claims (2)

1.一种混合型FIR滤波器设计方法，其特征在于，该方法分为以下步骤：

步骤1：将乘法器模块中的乘法系数拆分成L组，对于此L组乘法器，每一组乘法器将会被拆分成相应的加法以及移位模块；乘法器模块的复杂度完全由所有加法器的实现复杂度来决定，根据给定的输入信号位宽Wx，第i个乘法器所需的全加器级的硬件复杂度可以表示为：

其中，li为移位的位数，fi为第i个乘法器的系数，假定乘法器模块总共有M个加法器，那么此模块的硬件复杂度可以表示为：

步骤2：乘积累加模块由2个部分构成，第一个为局部的累加模块，另外一部分为全局累加模块；将局部累加模块的2个乘法器模块加法的相加，其相应的复杂度可以通过以下公司进行计算：

期中k1与k2为进入此局部累加加法器的相应乘法器系数，而S1与S2则是此局部累加加法器的输入移位，N则是局部累加加法器的个数；

全局累加加法器完成的是乘积的全局相加，其硬件复杂度可以表示为：

其中fk第k个乘法器系数，而Sj则是此累加加法器的输入的移位，K则是局部累加加法器的个数；

基于以上模型，混合型FIR滤波器总体的硬件复杂度模型可以表示成：

W_FIR＝W_MBA+W_LSA+W_GSA

步骤3：根据以上的复杂度模型，对于每一个L值，我们都可以计算出相应的硬件复杂度值W_FIR(L)，再通过遍历算法找出最优的L值，从而实现硬件复杂度最低的混合型FIR滤波器设计。

2.根据权利要求1所述的一种混合型FIR滤波器设计方法，其特征在于，找出最优的L值的步骤为：

步骤1：设置L＝1，Lopt＝1,Wopt设置一个非常大的值，通常可用100000000；

步骤2：根据硬件复杂度模型，计算此时的混合FIR滤波器的硬件复杂度W_FIR(L)；

步骤3：如果W_FIR(L)<Wopt,Wopt＝W_FIR(L),Lopt＝L；

步骤4：如果L小于滤波器的阶数，L＝L+1，跳转到第二步；

步骤5：输出Lopt,根据Lopt，对FIR滤波器的乘法器系数进行分组，从而实现硬件复杂度最低的混合型FIR滤波器设计。