CN105183425B - 一种具有高精度低复杂度特性的固定位宽乘法器 - Google Patents

Abstract

本发明属于集成电路技术领域，具体的说涉及一种具有高精度低复杂度特性的固定位宽乘法器。本发明的固定位宽乘法器，包括波兹编码模块，部分积产生模块，部分积预处理模块，截断补偿模块，树形压缩模块和二进制加法器模块。波兹编码模块的输入端接外部输入数据，其输出端接部分积产生模块和部分积预处理模块；部分积产生模块外部输入数据，其输出端接部分积预处理模块、截断补偿模块和树形压缩模块；部分积预处理模块的输出端接截断补偿模块和树形压缩模块；所述截断补偿模块的输出端接树形压缩模块，所述树形压缩模块的输出端接加法器模块的输入端。本发明的有益效果为，适用于计算精度要求较高，但硬件复杂度要求较低的运算场景。

Description

一种具有高精度低复杂度特性的固定位宽乘法器

技术领域

本发明属于集成电路技术领域，具体的说涉及一种具有高精度低复杂度特性的固定位宽乘法器。

背景技术

乘法器是信号处理领域中一种非常通用的数字单元模块，广泛运用于快速傅里叶变换，离散余弦变换和数字滤波器中。在数字信号处理应用中，有些模块要求输入与输出具有相同的位宽，对于乘法运算而言就需要用到固定位宽乘法器。固定位宽乘法器与普通乘法器的区别在于结果的位数，二进制乘法中，n位被乘数与n位乘数相乘得到一个2n位的乘积，固定位宽乘法器由于其位宽的限制，只保留高n位的结果，由此产生一定误差。固定位宽乘法器的硬件主要由两部分组成，一是用于产生部分积，二是将这些部分积进行压缩求和，为了最大限度地降低固定位宽乘法器的硬件复杂度，一般只对直接产生高n位结果的部分进行计算，但同时考虑乘法运算的精度，需要添加一个截断补偿电路以补偿舍去的部分。

目前较常见的两种固定位宽乘法器，一种是直接截掉各个部分积低位后将保留的高位部分直接相加，这种实现方法硬件资源消耗最少，但是会产生很大的截断误差；另一种是保留所有的部分积位数并进行累加，然后将所得到的结果进行四舍五入，保留高位部分。这种实现方法所得到的截断误差非常的小，但是硬件开销相当于一个全精度的乘法器。因此目前的固定位宽乘法器存在精度越高复杂度越高的问题。

发明内容

本发明所要解决的，就是针对上述问题，提出一种具有高精度低复杂度特性的固定位宽乘法器。

为实现上述目的，本发明采用如下技术方案：

一种具有高精度低复杂度特性的固定位宽乘法器，包括波兹编码模块、部分积产生模块、部分积预处理模块、截断补偿模块、树形压缩模块和二进制加法器模块；所述波兹编码模块的输入端接外部输入数据，其输出端接部分积产生模块的第一输入端和部分积预处理模块的第一输入端；所述部分积产生模块的第二输入端接外部输入数据，其输出端接部分积预处理模块的第二输入端、截断补偿模块的第一输入端和树形压缩模块的第一输入端；所述部分积预处理模块的输出端接截断补偿模块的第二输入端和树形压缩模块的第二输入端；所述截断补偿模块的输出端接树形压缩模块的第三输入端；所述树形压缩模块的输出端接加法器模块的输入端；所述加法器模块的输出端就是该固定位宽乘法器的最终结果；

所述波兹编码模块用于接收固定字长的外部数据，所述外部数据为具有偶数个比特的二进制数据，在其最后补上一位0并作为该二进制数的第1位，分别根据二进制数的每个奇数位和该奇数位的前两位，通过波兹编码运算得到该二进制数每个奇数位对应部分积的编码系数和补偿位，如果该奇数位前面不足两位，则不参与计算；并且该二进制数从低位到高位的第一个奇数位所对应的部分积为第一个部分积，最后一个参加计算的奇数位所对应的部分积为最后一个部分积；

所述部分积产生模块接收每个部分积的波兹编码系数和外部数据，分别根据每个部分积的编码系数，外部数据的每一位及该位数据的后一位，通过逻辑运算得到部分积所有位的值；

所述部分积预处理模块接收第一个部分积的高三位，最后一个部分积的最后一位和最后一个部分积的补偿位，进行部分积的预处理运算；

所述截断补偿模块接收部分积产生模块的数据和部分积预处理的结果，进行补偿的估算；

所述树形压缩模块接收部分积产生模块的数据，部分积预处理结果，截断补偿模块的补偿结果，用4-2压缩器，全加器和半加器将这些数据进行压缩，最终得到两行数据并输入到加法器模块；

所述加法器模块接收树形压缩模块的两行数据，将其相加得到固定位宽乘法器的结果。

本发明的有益效果为，通过部分积预处理步骤，形成对截断部分积的概率平均值的精确补偿，通过简单的硬件实现很高的补偿精度，适用于计算精度要求较高，但硬件复杂度要求较低的运算场景。

附图说明

图1为本发明中提出的固定位宽乘法器结构示意图；

图2为部分积阵列的主要部分与截断部分结构示意图；

图3为P是奇数时波兹编码模块逻辑电路图；

图4为P是偶数时波兹编码模块逻辑电路图；

图5为P是奇数时部分积产生模块逻辑电路图；

图6为P是偶数时部分积产生模块逻辑电路图；

图7为P是奇数时部分积预处理模块逻辑电路图；

图8为P是偶数时部分积预处理模块逻辑电路图；

图9为8位乘法器的截断补偿模块结构示意图；

图10为8位乘法器的树形压缩模块和加法器模块结构示意图。

具体实施方式

本发明通过部分积阵列预处理的方法调整截断部分积的概率平均值大小，使其更接近整数值，此时用整数来补偿截断部分积会有更高的精度；由于只是用整数来补偿截断部分积，补偿电路非常的简单，只需要消耗很少的硬件资源。

如图1所示，本固定位宽乘法器包含：波兹编码模块，部分积产生模块、部分积预处理模块、截断补偿模块、树形压缩模块、加法器模块。图2是该固定位宽乘法器部分积阵列的主要部分与截断部分结构示意图，其中主要部分是保留的运算数据，截断部分是需要截断的数据，而截断部分中的截断主要内容同样是要保留的，截断次要内容需要计算所有位数的概率平均值，求和后用最接近的整数来补偿，截断主要内容最下面的1是这一列的截断补偿值。如果不做预先处理操作，整体截断补偿方法就是将截断主要内容这一列，该列的截断补偿值1和用于补偿截断次要内容的整数值相加，得到的进位送到前面一列继续相加，而得到的和直接舍弃。首先乘数输入波兹编码模块，编码运算之后得到每个部分积对应的波兹系数和补偿位，然后将波兹系数输入到部分积产生模块，将补偿位输入到部分积预处理模块。部分积产生模块根据波兹系数和被乘数计算出每个部分积，将第一个部分积的高三位～s₀，s₀，s₀，最后一个部分积的最后一位p_x-1,0作为待处理部分，部分积阵列的主要部分去除第一个部分积的高三位后的数据作为直接压缩部分，部分积阵列的截断部分去除最后一个部分积的最后一位和该部分积的补偿位后剩下的数据作为待截断部分，最后将待处理部分输入到部分积预处理模块，直接压缩部分输入到树形压缩模块，待截断部分输入到截断补偿模块。部分积预处理模块根据得到部分积的待处理部分和补偿位，进行部分积预处理步骤，处理后的第一个部分积的高三位输入到树形压缩模块，在截断主要内容这一列留下的和输入到截断补偿模块。截断补偿模块根据得到部分积的待截断部分和部分积预处理结果进行补偿的估算，补偿的进位输入到树形压缩模块。树形压缩模块将得到的所有结果进行树形压缩，直到只剩下两行数据为止，再将这两行数据送到加法器模块进行加和并得到最终结果。

假设P为固定位宽乘法器的部分积个数，当P为奇数和偶数时采用不同的波兹编码方案，如表1所示。

表1 波兹编码规则

主要的区别就在于对“111”的处理上，P为奇数时当作0处理，该部分积全部置为0，补偿位也会是0；P为偶数时当作-0处理的时候，该部分积全部置为1，补偿位也为1。

部分积产生模块在P为奇数和偶数时也采用不同的方案，因为P为奇数时输入“111”会当作0处理，而P为偶数时会当作-0处理。

部分积预处理模块的主要工作就是将最后一个部分积的最后一位和该部分积的补偿位相加，进位再与截断主要内容这列的截断补偿值1相加，与截断补偿值1相加所得到的和留在该列取代原本的截断补偿值1，得到的进位再与符号位扩展后的第一个部分积的高三位～s₀，s₀，s₀相加，该模块不需要使用加法器，而是通过卡诺图化简得到很简单的电路逻辑。

截断补偿模块是将截断部分的截断主要内容这一列保留，截断次要内容直接估算概率平均值，将所有的平均值的和根据比重换算到截断主要内容这列，然后用最接近的整数来补偿，再将保留的截断主要内容、用于补偿的整数、部分积预处理后留在截断主要内容这列的和相加，得到的进位输入到树形压缩模块，得到的和直接舍弃。

树形压缩模块是将从截断补偿模块得到的进位，部分积产生模块得到的直接压缩部分，部分积预处理模块得到的处理后的第一个部分积的高三位进行压缩，最终压缩到只有两行数据，将其输入到最后一级加法器模块。

加法器模块是计算树形压缩模块得出的两行数据，得到最终结果。

P为奇数与为偶数时采用不同的波兹编码方案，图3是P为奇数时产生第i个部分积的波兹系数的逻辑电路图，此时“111”输入会得到系数0，假设此时的输入为b_2i+1，b_2i，b_2i-1。所得系数一共可以分为四种，第一个是信号neg_i，用于区分系数的正负，根据编码规律可以发现当b_2i+1＝1，该系数肯定会是负值；第二个是信号zero_i，代表系数大小为0，根据编码规律可以发现当三个输入同时为0或者同时为1的时候，系数为0，可以通过将输入两两异或再经过一个或非门后得到；第三个是信号one_i，代表系数大小为1，根据编码规律可以发现当b_2i，b_2i-1不一样的时候，系数为1，是将b_2i，b_2i-1这两个输入异或得到；第四个是信号two_i，代表系数大小为2，根据编码规律发现当b_2i+1与b_2i，b_2i-1都不相同的时候，系数为2，可以通过将输入两两异或后再经过一个与门得到。

图4是P为偶数时产生第i个部分积的波兹系数的逻辑电路图，此时“111”输入会得到系数-0，假设此时的输入为b_2i+1，b_2i，b_2i-1。所得系数只有三种，第一个是信号neg_i，用于区分系数的正负，同样是b_2i+1＝1的时候系数会是负值，并且此时“111”会当作-0处理，所以不必单独定义zero_i信号。第二个是信号one_i，代表系数大小为1，根据编码规律仍然发现将b_2i与b_2i-1异或可以得到该信号。第三个是信号two_i，代表系数大小为2，此时根据编码规律发现当b_2i+1与b_2i不相同，但是b_2i与b_2i-1相同的时候，系数为2，可以通过将输入两两异或再经过一个或非门得到。

P为奇数与为偶数时采用不同的部分积产生方案，图5是P为奇数时产生第i个部分积的第j位的逻辑电路图，假设被乘数是a，且此时会有四个控制信号，分别是neg_i，zero_i，one_i，two_i。首先是通过两个多路复用器和neg_i信号得到a_j和a_j-1或者他们取反的值，这完全由neg_i信号决定:当neg_i信号为1时，则得到～a_j和～a_j-1，当neg_i信号为0时，则得到a_j和a_j-1。此时再经过一个多路复用器，当zero_i信号为1时，则p_i,j＝0，当one_i信号为1时，则p_i,j为a_j或是～a_j。当two_i信号为1时，则p_i,j为a_j-1或是～a_j-1，这是因为当系数值的大小为2的时候，会有向左移位的操作，那么此部分积的第j位则是被乘数的j-1位。

图6是P为偶数时产生第i个部分积的第j位的逻辑电路图，假设被乘数是a，且此时会有三个控制信号，分别是neg_i，one_i，two_i。此时信号one_i与a_j通过一个与非门，two_i信号与a_j-1也通过一个与非门，得到的两个结果再通过一个与非门，得到的信号再与neg_i异或，得到的最终结果就是p_i,j。

P为奇数与为偶数时采用的部分积预处理方案是一样的，但是最终的逻辑电路图会有所差异。这是因为P为奇数时，波兹编码输入“111”得到的系数是0，最后一个部分积的最后一位和其补偿位都会是0，此时没有进位的产生；但是P为偶数时，波兹编码输入“111”得到的系数是-0，最后一个部分积的最后一位和其补偿位都会是1，此时会有进位产生，所以最终卡诺图化简得到的逻辑电路图会有所差异。图7是P为奇数时部分积预处理模块的逻辑电路图，假设被乘数是a，乘数是b，且他们都有n位。图中a₀为被乘数的最后一位，b_n-1为乘数的第一位，zero_n/2-1与one_n/2-1分别是最后一个部分积的波兹系数，s₀是第一个部分积的符号位。计算得到的sum是在截断部分的截断主要内容这一列留下的和，输入到截断补偿模块继续运算，w₀，w₁，w₂是原来第一个部分积的高三位～s₀，s₀，s₀加上截断主要内容这列的进位后的结果，用它们替换原本高三位，输入到树形压缩模块继续运算。

图8是P为偶数时部分积预处理模块的逻辑电路图，假设被乘数是a，乘数是b，且他们都有n位，输入输出的信号与P为奇数时的含义是一样的。该电路与P为奇数时基本一样，只是没有了zero_n/2-1信号，变得更加简单。

截断补偿模块就是将截断主要内容这一列，部分积预处理后留在截断主要内容这列的sum以及补偿截断次要内容的整数相加，得到进位并输入到树形压缩模块继续运算。图9是本发明的8位固定位宽乘法器的截断补偿模块，用了一个4-2压缩器和一个半加器，其中p_0,7、p_1,5、p_2,3、p_3,1是截断主要内容这一列的数值，sum是部分积预处理后留在截断主要内容这列的和，C₀用于补偿截断次要内容的整数值。该截断补偿模块得到了3个进位，分别是carry0，carry1，carry2，这3个进位将会被输入到树形压缩模块中继续运算，而得到的和S₀将会直接舍弃。

树形压缩模块是将从截断补偿模块得到的进位，部分积预处理模块得到的处理后的第一个部分积的高三位，部分积产生模块得到的直接压缩部分进行树形压缩，利用的是4-2压缩器，全加器和半加器。压缩原则是尽量多使用4-2压缩器，其次是尽量多使用全加器，最差的选择是半加器，这样的原则可以保证在压缩速度最小的前提下使用最少的硬件资源。树形压缩模块最后会得到两行数据，将这两行数据利用加法器模块相加，得到该固定位宽乘法器的最终结果。图10是本发明的8位固定位宽乘法器的树形压缩模块和加法器模块，其中carry0，carry1，carry2是截断补偿模块的进位，w₀，w₁，w₂是部分积预处理后的第一个部分积的高三位，余下的部分则是部分积产生模块的直接压缩部分。可以看到树形压缩模块使用了三个4-2压缩器，六个全加器和一个半加器，遵循了上述的压缩原则，产生的P₁₅、P₁₄，P₁₃、P₁₂、P₁₁、P₁₀、P₉、P₈就是该8位固定位宽乘法器的输出结果。

相比传统的直接截断型固定位宽乘法器，本发明在平均误差，最大误差以及均方差上都有很好的改善，在典型乘法器位数为8位、10位、12位、14位以及16位的情况下均值误差分别降低了100％，96.7％，100％，97.6％，100％；最大误差分别降低了68.9％，66.6％，70.8％，69.1％，72％；均方差则分别降低了93.3％，95.5％，95.6％，96.9％，96.7％。相比传统的后截断型固定位宽乘法器，本发明在硬件复杂度上有极大的改善，在典型乘法器位数为8位、10位、12位、14位以及16位的情况下CMOS晶体管数量分别降低了40.5％，45.3％，43.5％，46.3％，45.8％。

Claims (1)

1.一种具有高精度低复杂度特性的固定位宽乘法器，包括波兹编码模块、部分积产生模块、部分积预处理模块、截断补偿模块、树形压缩模块和二进制加法器模块；所述波兹编码模块的输入端接外部输入数据，其输出端接部分积产生模块的第一输入端和部分积预处理模块的第一输入端；所述部分积产生模块的第二输入端接外部输入数据，其输出端接部分积预处理模块的第二输入端、截断补偿模块的第一输入端和树形压缩模块的第一输入端；所述部分积预处理模块的输出端接截断补偿模块的第二输入端和树形压缩模块的第二输入端；所述截断补偿模块的输出端接树形压缩模块的第三输入端；所述树形压缩模块的输出端接二进制加法器模块的输入端；所述二进制加法器模块的输出端就是该固定位宽乘法器的最终结果；

所述波兹编码模块用于接收固定字长的外部数据，所述外部数据为具有偶数个比特的二进制数据，在其最后补上一位0并作为该二进制数的第1位，分别根据二进制数的每个奇数位和该奇数位的前两位，通过波兹编码运算得到该二进制数每个奇数位对应部分积的编码系数和补偿位，如果该奇数位前面不足两位，则不参与计算；并且该二进制数从低位到高位的第一个奇数位所对应的部分积为第一个部分积，最后一个参加计算的奇数位所对应的部分积为最后一个部分积；

所述部分积产生模块接收每个部分积的波兹编码系数和外部数据，分别根据每个部分积的编码系数，外部数据的每一位及该位数据的后一位，通过逻辑运算得到部分积所有位的值；具体为：通过部分积阵列的主要部分去除第一个部分积的高三位后的数据作为直接压缩部分，部分积阵列的截断部分去除最后一个部分积的最后一位和该部分积的补偿位后剩下的数据作为待截断部分，最后将待处理部分输入到部分积预处理模块，直接压缩部分输入到树形压缩模块，待截断部分输入到截断补偿模块；

部分积预处理模块根据得到部分积的待处理部分和补偿位，进行部分积预处理步骤，处理后的第一个部分积的高三位输入到树形压缩模块，在截断主要内容这一列留下的和输入到截断补偿模块；

所述截断补偿模块根据得到部分积的待截断部分和部分积预处理结果进行补偿的估算，补偿的进位输入到树形压缩模块；

所述树形压缩模块接收部分积产生模块的数据，部分积预处理结果，截断补偿模块的补偿结果，用4-2压缩器，全加器和半加器将这些数据进行压缩，最终得到两行数据并输入到加法器模块；

所述加法器模块接收树形压缩模块的两行数据，将其相加得到固定位宽乘法器的结果。