CN218450071U - 一种并行iir通用滤波器的实现装置 - Google Patents

Abstract

本实用新型属于滤波器领域，涉及一种并行IIR通用滤波器的实现装置；所述实现装置包括配置寄存器、AHB总线控制模块、AMEM存储器、BMEM存储器、XMEM存储器、YMEM存储器、乒乓buffer控制模块和乘累加模块；所述配置寄存器连接有AHB总线控制模块和乒乓buffer控制模块，所述AHB总线控制模块连接有AMEM存储器、BMEM存储器、XMEM存储器以及乘累加模块；AMEM存储器、BMEM存储器、XMEM存储器以及YMEM存储器连接有乒乓buffer控制模块；所述乒乓buffer模块连接有乘累加模块。本实用新型改变了乘累加模块的连接方式，不需要增加较多的乘累加模块，即可获得较快的处理速度。

Description

一种并行IIR通用滤波器的实现装置

技术领域

本实用新型属于滤波器领域，具体涉及一种并行IIR通用滤波器的实现装置。

背景技术

IIR(infinite impulse response)滤波器是无限冲击响应滤波器，又称为递归型滤波器，具有非线性相频响应、单位冲激响应无限长、阶数要求低、有反馈环路、幅频特性精度高等特点，同FIR相比在相同阶数时取得更好的滤波效果。因此，IIR滤波器在通信、图像处理、模式识别等领域都有着广泛的应用。

IIR滤波器有软件实现和硬件实现两种方案，IIR滤波器算法与输入的待处理数据的前后数据都有关联，且每个输入数据的累乘加次数与向量数据的阶数直接相关。软件实现的时候受限于软件实现方式及CPU乘累加资源的限制，一般是一个数据接着一个数据的进行处理，即处理完一个数据的乘累加得到结果后，再处理下一个数据，对CPU的资源和总线的占用情况较多，处理速度较慢。硬件实现的时候，如果直接完全按通用IIR计算公式设计相应的电路器件实现，要获得较快的处理效果，就需要较多的乘累加单元同步处理，需要的硬件资源较多；如果想要节省硬件资源就需要牺牲处理时间。如果想要为了同时节省硬件资源且获得较快的处理速度，就需要对IIR的公式进行简化，但是这种方式对输入数据和向量数据有特殊要求，会牺牲部分IIR的性能。

基于上述分析，如何在不增加乘累加单元的前提下，获得较快的处理速度本领域技术人员急需解决的技术问题。

实用新型内容

基于现有技术存在的问题，本实用新型提出了一种新的实现方案一种并行IIR通用滤波器的实现装置。利用多个乘法器和多个累加器并行处理多组数据，能够提高处理效率；利用两个数据选择器对AMEM存储器、BMEM存储器、XMEM存储器以及YMEM存储器进行并行选择，能够加快处理速度，本实用新型还使用了乒乓buffer控制模块连接了两个数据选择器，这样可以节约数据处理中的资源消耗。乘累加模块中乘法器和累加器的个数与待处理数据及向量数据的取值和长度不存在联系，这样能够实现了通用性。

本实用新型提供了一种并行IIR通用滤波器的实现装置，所述实现装置包括配置寄存器、AHB总线控制模块、AMEM存储器、BMEM存储器、XMEM存储器、YMEM存储器、乒乓buffer控制模块以及乘累加模块；所述配置寄存器连接有AHB总线控制模块和乒乓buffer控制模块，所述AHB总线控制模块连接有AMEM存储器、BMEM存储器、XMEM存储器以及乘累加模块；所述AMEM存储器、BMEM存储器、XMEM存储器以及YMEM存储器连接有乒乓buffer控制模块；所述乒乓buffer模块连接有乘累加模块。

进一步的，所述配置寄存器通过APB总线连接有配置源模块。

进一步的，所述AHB总线控制模块通过总线连接有数据源模块。

进一步的，所述AMEM存储器、BMEM存储器、XMEM存储器、YMEM存储器均为可读可写存储器。

进一步的，所述AMEM存储器、BMEM存储器、XMEM存储器以及YMEM存储器连接有乒乓buffer控制模块包括所述AMEM存储器和所述BMEM存储器连接有第一数据选择器，所述XMEM存储器和所述YMEM存储器连接有第二数据选择器；所述乒乓buffer控制模块分别与所述第一数据选择器和所述第二数据选择器双向连接；所述乒乓buffer控制模块通过存储器写总线连接所述YMEM存储器。

进一步的，所述乒乓buffer控制模块分别从第一数据选择器和第二数据选择器读入Q个数据，对输入数据进行移位取数后，送出Q个乘数A和Q个乘数B，和乘法使能信号。

进一步的，所述乘累加模块包括Q个乘法器和Q个累加器，每个乘法器分别连接一个乘数A一个乘数B，Q个乘法器输出的积分别送到Q个累加器进行累加。

进一步的，所述乘累加模块还包括Q个乘法器和Q个累加器，Q个乘法器分别连接一个乘数A一个乘数B，Q个乘法器输出的积一起送到一个累加器进行累加。

进一步的，所述累加器后连接有AHB总线控制模块输出。

本实用新型的有益效果：

本实用新型设计了由配置寄存器、AHB总线控制模块、AMEM存储器、BMEM存储器、XMEM存储器、YMEM存储器、乒乓buffer控制模块以及乘累加模块构成的实现装置；该装置中的乘累加模块分为两种连接方式，一种连接方式用来产生一部分序列信号，另一种连接方式用来产生剩余部分的序列信号，通过改变乘累加模块的连接方式来完成对不同阶段的序列信号的处理，不需要增加较多的乘累加模块，即可获得较快的处理速度。

附图说明

图1是本实用新型实施例中一种并行IIR通用滤波器的实现装置结构示意图；

图2是本实用新型实施例的一种乘累加模块连接结构示意图；

图3是本实用新型实施例的另一种乘累加模块连接结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1是本实用新型实施例中一种并行IIR通用滤波器的实现装置结构示意图，如图1所示，所述实现装置包括配置寄存器、AHB总线控制模块、AMEM存储器、BMEM存储器、XMEM存储器、YMEM存储器、乒乓buffer控制模块以及乘累加模块；所述配置寄存器连接有AHB总线控制模块和乒乓buffer控制模块，所述AHB总线控制模块连接有AMEM存储器、BMEM存储器、XMEM存储器以及乘累加模块；所述AMEM存储器、BMEM存储器、XMEM存储器以及YMEM存储器连接有乒乓buffer控制模块；所述乒乓buffer模块连接有乘累加模块。

在本实用新型实施例中，所述配置寄存器包括多个配置接口，其中一个配置接口连接AHB总线控制模块，另一个配置接口连接乒乓buffer控制模块，例如可以通过控制信号线进行连接。

在本实用新型实施例中，所述配置寄存器还包括输入接口，通过APB总线(APB_BUS)连接有配置源模块，可以实现低功耗以及精简的接口设计，降低接口设计的复杂度。

所述AHB总线控制模块包括多个输入端口和多个输出端口，其中部分输出端口通过存储器读写总线分别与BMEM存储器、AMEM存储器和XMEM存储器连接；其中一个输入端口通过配置信号与上述配置寄存器的配置接口相连接，另一个输入端口和输出端口通过AHB总线与数据源连接；剩余的输入端口通过数据传输线路连接乘累加模块。

在本实用新型实施例中，所述AHB总线控制模块通过双向的AHB总线(AHB_BUS)连接有数据源模块，可以给大量数据传输的模块之间提供高带宽的接口。在本实用新型实施例中，所述AMEM存储器、BMEM存储器、XMEM存储器以及YMEM存储器连接有乒乓buffer控制模块包括所述AMEM存储器和所述BMEM存储器连接有第一数据选择器，所述XMEM存储器和所述YMEM存储器连接有第二数据选择器；所述乒乓buffer控制模块分别与所述第一数据选择器和所述第二数据选择器双向连接；所述乒乓buffer控制模块通过存储器写总线连接所述YMEM存储器。

在本实用新型优选实施例中，所述AMEM存储器、BMEM存储器、XMEM存储器以及YMEM存储器均具有一个输入端口和一个输出端口，其中AMEM存储器、BMEM存储器、XMEM存储器的输入端口分别通过存储器写总线与AHB总线控制模块的输出端口相连；而YMEM存储器的输入端口则通过存储器写总线与乒乓buffer控制模块相连；AMEM存储器和BMEM存储器的输出端口连接到同一个数据选择器即第一数据选择器的输入端中，XMEM存储器和YMEM存储器的输出端口连接到同一个数据选择器也即第二数据选择器的输入端中。

所述AMEM存储器、BMEM存储器、XMEM存储器、YMEM存储器均为可读可写存储器，这些可读可写存储器能够存储序列信号。

在本实用新型实施例中，所述乒乓buffer控制模块也包括多个输入端口和多个输出端口，其中一个输入端口通过配置信号与配置寄存器的配置接口相连接，其中两个输入端口分别连接有第一数据选择器的输出端和第二数据选择器的输出端，其余输入端口与AHB总线控制模块连接方式一致，同样通过数据传输线路连接乘累加模块。一个输出端口通过存储器写总线与YMEM存储器的输入端口连接，一个输出端口经过分路后作为选择通道通过数据传输线路分别与第一数据选择器的输入端以及第二数据选择器的输入端相连，其余输出端口通过数据传输线路连接乘累加模块的输入端口。

在本实用新型实施例中，所述乒乓buffer控制模块分别从第一数据选择器和第二数据选择器读入Q个数据，对输入数据进行移位取数后，送出Q个乘数A和Q个乘数B，和乘法使能信号，其中，数据选择器是指在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器，也称多路选择器或多路开关，本发明实施例中所采用的数据选择器与常规数据选择器是一样的，由于乒乓buffer控制模块分别与第一数据选择器和第二数据选择器之间存在电连接关系，所以乒乓buffer控制模块可以从第一数据选择器和第二数据选择器中读入选择后的数据。

在本实用新型实施例中，所述乘累加模块包括多个输入端口和多个输出端口，其中所有的输入端口都与乒乓buffer控制模块的输出端口连接，所有的输出端口都与乒乓buffer控制模块和AHB总线控制模块的输入端口连接。

在本实用新型实施例中，如图2所示，所述乘累加模块包括Q个乘法器和Q个累加器，每个乘法器分别连接一个乘数A一个乘数B，Q个乘法器输出的积分别送到Q个累加器进行累加。

在本实用新型实施例中，如图3所示，所述乘累加模块还包括Q个乘法器和Q个累加器，Q个乘法器分别连接一个乘数A一个乘数B，Q个乘法器输出的积一起送到一个累加器进行累加。

在本实用新型实施例中，所述累加器后连接有AHB总线控制模块输出，也即是乘累加模块的输出端口即为累加器的输出端口，因此可以通过累加器连接AHB总线控制模块。

本实用新型通过改变乘累加模块中乘法器和加法器的连接关系，在不增加多余的乘累加单元的前提下，并行产生不同阶段的序列信号，提高了IIR通用滤波器的处理速率。

在本发明的描述中，需要理解的是，术语“同轴”、“底部”、“一端”、“顶部”、“中部”、“另一端”、“上”、“一侧”、“顶部”、“内”、“外”、“前部”、“中央”、“两端”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

在本发明中，除非另有明确的规定和限定，术语“安装”、“设置”、“连接”、“固定”、“旋转”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (7)

1.一种并行IIR通用滤波器的实现装置，其特征在于，所述实现装置包括配置寄存器、AHB总线控制模块、AMEM存储器、BMEM存储器、XMEM存储器、YMEM存储器、乒乓buffer控制模块以及乘累加模块；所述配置寄存器连接有AHB总线控制模块和乒乓buffer控制模块，所述AHB总线控制模块连接有AMEM存储器、BMEM存储器、XMEM存储器以及乘累加模块；所述AMEM存储器、BMEM存储器、XMEM存储器以及YMEM存储器连接有乒乓buffer控制模块；所述乒乓buffer模块连接有乘累加模块。

2.根据权利要求1所述的一种并行IIR通用滤波器的实现装置，其特征在于，所述AMEM存储器、BMEM存储器、XMEM存储器、YMEM存储器均为可读可写存储器。

3.根据权利要求1所述的一种并行IIR通用滤波器的实现装置，其特征在于，所述AMEM存储器、BMEM存储器、XMEM存储器以及YMEM存储器连接有乒乓buffer控制模块包括所述AMEM存储器和所述BMEM存储器连接有第一数据选择器，所述XMEM存储器和所述YMEM存储器连接有第二数据选择器；所述乒乓buffer控制模块分别与所述第一数据选择器和所述第二数据选择器双向连接；所述乒乓buffer控制模块通过存储器读总线连接所述YMEM存储器。

4.根据权利要求1所述的一种并行IIR通用滤波器的实现装置，其特征在于，所述乒乓buffer控制模块分别连接有第一数据选择器和第二数据选择器，并从其中读入Q个数据，对输入数据进行移位取数后，送出Q个乘数A和Q个乘数B，和乘法使能信号。

5.根据权利要求1所述的一种并行IIR通用滤波器的实现装置，其特征在于，所述乘累加模块包括Q个乘法器和Q个累加器，每个乘法器分别连接一个乘数A一个乘数B，Q个乘法器输出的积分别送到Q个累加器进行累加。

6.根据权利要求1所述的一种并行IIR通用滤波器的实现装置，其特征在于，所述乘累加模块还包括Q个乘法器和Q个累加器，Q个乘法器分别连接一个乘数A一个乘数B，Q个乘法器输出的积一起送到一个累加器进行累加。

7.根据权利要求5或6所述的一种并行IIR通用滤波器的实现装置，其特征在于，所述累加器后连接有AHB总线控制模块输出。

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