CN106772475A - 一种基于fpga捕获微弱gps导航信号的电路及方法 - Google Patents
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Abstract
本发明公开了一种基于FPGA捕获微弱GPS导航信号的电路及方法。电路包括时钟发生模块、时钟分频模块、中频数据接收控制模块、中频数据接收模块、C/A码发生模块、载波生成与剥离模块、C/A码平均采样模块、C/A码平均采样数据存储模块、同相正交平均采样模块、同相正交平均采样数据存储模块、同相正交FFT模块、C/A码FFT模块、复数乘法模块、复数乘法结果存储模块、IFFT模块、相关值存储模块以及峰值检测模块；采用本方法既节省了资源，又克服了易产生时序问题；通过连续8ms信号相关结果的非相干累加检测峰值，提升了信号捕获灵敏度。平均捕获时间为110ms，精度为半个码片，实现了微弱信号的快速、精确捕获。
Description
技术领域
本发明涉及GPS导航系统，特别是涉及一种基于FPGA捕获微弱GPS导航信号的电路及方法。
背景技术
近年来，GPS导航系统在世界范围内得到了广泛的应用，同时受到了国内外科研人员的关注，其中信号捕获为该领域的技术难点和核心部分。卫星信号捕获本质上是将接收信号与本地复现的伪码和载波进行二维搜索计算相关值，从而找到初始码相位和载频。其中顺序法捕获法通过滑动来计算出相关峰值，此方法实现简单，但是非常耗费时间，不满足实时性的要求。现今捕获方法大多采用并行法，但该方法耗费更多硬件资源，实现较困难。在利用有限硬件资源的前提下开发出实时性好、精度高并且针对微弱信号具有较高捕获灵敏度的接收机满足社会生活各方面需求仍然是一项艰巨任务。
发明内容
鉴于现有技术状况，本发明提供一种基于FPGA捕获微弱GPS导航信号的电路及方法。本设计的FPGA芯片采用Xilinx公司kintex_7系列的xc7k325t，封装形式为FFG676。本设计能够成功复现出本地C/A码和频率可控的正余弦载波信号，通过基于累加点数存储器的分段累加操作实现平均采样，再通过几个分时复用的数据暂存存储器和FFT、IFFT模块以及相应的控制信号在节约硬件资源的情况下快速计算出相关结果，并通过8ms相关结果的非相干累加实现微弱信号的精确、成功捕获。
本发明采取的技术方案是：一种基于FPGA捕获微弱GPS导航信号的电路，其特征在于：包括时钟发生模块、时钟分频模块、中频数据接收控制模块、中频数据接收模块、C/A码发生模块、载波生成与剥离模块、C/A码平均采样模块、C/A码平均采样数据存储模块、同相正交平均采样模块、同相正交平均采样数据存储模块、同相正交FFT模块、C/A码FFT模块、复数乘法模块、复数乘法结果存储模块、IFFT模块、相关值存储模块以及峰值检测模块；其中时钟发生模块分别与时钟分频模块、中频数据接收控制模块、载波生成与剥离模块相连接，中频数据接收控制模块与中频数据接收模块相连接，中频数据接收模块与载波生成与剥离模块相连接，载波生成与剥离模块与同相正交平均采样模块相连接，同相正交平均采样模块与同相正交平均采样数据存储模块相连接，同相正交平均采样数据存储模块与同相正交FFT模块相连接，时钟分频模块与C/A码发生模块相连接，C/A码发生模块与C/A码平均采样模块相连接，C/A码平均采样模块与C/A码平均采样数据存储模块相连接，C/A码平均采样数据存储模块与C/A码FFT模块相连接，同相正交FFT模块和C/A码FFT模块同时与复数乘法模块相连接，复数乘法模块与复数乘法结果存储模块相连接，复数乘法结果存储模块与IFFT模块相连接，IFFT模块与相关值存储模块相连接，相关值存储模块与峰值检测模块相连接。
本发明所述的一种基于FPGA捕获微弱GPS导航信号的电路的实现方法，其特征在于：所述的时钟发生模块产生62MHZ和10.23MHZ的时钟，其中62MHZ时钟控制中频数据采样以及除C/A码发生模块外所有模块的驱动，10.23MHZ时钟通过时钟分频模块十分频后产生1.023MHZ的时钟控制C/A码发生模块；中频数据接收控制模块通过外部控制信号和内部计数控制信号的逻辑与运算精确控制1ms中频数据读入，C/A码发生模块在1.023MHZ控制下产生C/A码；载波生成与剥离模块通过每一个时钟沿将累加步长写入到32位的累加寄存器中，并根据累加寄存器高四位的数值对一个周期的载波相位进行十六等分，再根据相位值到幅度值的映射以产生频率可控的正余弦载波，并将其分别与中频数据相乘产生同相和正交数据；平均采样模块中内置一个累加点数存储器用于存储每一个平均采样数据需要的累加点数；平均采样模块根据累加点数存储器中的值将1ms的C/A码和同相正交数据由62MHZ时钟采样后分段累加成2048个采样点存入平均采样数据存储模块，存满后输出一个高脉冲连接到FFT模块的起始信号端口，并依据输入索引读取平均采样数据存储模块中的数据，当FFT模块的输出数据有效时，启动复数乘法模块，将C/A码变换结果取共轭后，与同相正交数据变换结果进行复数相乘并存入复数乘法结果存储模块，存满后启动IFFT模块，并依次读取复数乘法结果存储模块中的数据，IFFT模块的输出数据即为相关值；将连续8ms相关结果进行非相干累加后，存入相关值存储模块，最后启动相关峰值检测模块计算出主次峰值，并与设定门限进行对比判定是否捕获成功。
本发明的特点是：在中频数据接收使能控制方面采取外部信号与内部计数信号共同控制的方法，保证每次接收的中频数据长度刚好为1ms。在平均采样过程中采用块存储器储存累加点数的方法代替时钟沿累加，既节省了FPGA内宝贵的时钟资源，又克服了时钟沿累加法易产生时序问题的缺陷。在数据处理方面，FFT、IFFT模块和各存储器采用了分时复用的原则，节省了硬件资源，并且在输出和储存1ms处理结果的时候可以同时进行下1ms输入数据的计算和暂存，大大缩减了捕获的时间。通过连续8ms信号相关结果的非相干累加检测峰值，提升了信号捕获灵敏度。实验测试表明，本设计的平均捕获时间为110ms，精度为半个码片，在节省硬件资源的前提下，能够实现微弱信号的快速、精确捕获。
附图说明
图1为本发明的基本连接框图；
图2为本发明捕获微弱GPS导航信号的基本流程图；
图3为图1中的时钟发生模块引脚图；
图4为图1中的时钟分频模块引脚图；
图5为图1中的中频数据接收控制模块引脚图；
图6为图1中的中频数据接收模块引脚图；
图7为图1中的C/A码发生模块引脚图；
图8为图1中的载波发生与剥离模块引脚图；
图9为图1中的C/A码平均采样模块引脚图；
图10为图1中的同相正交平均采样模块引脚图；
图11为图1中的C/A码平均采样数据存储模块引脚图；
图12为图1中的同相正交平均采样数据存储模块引脚图；
图13为图1中的C/A码FFT模块引脚图；
图14为图1中的同相正交FFT模块引脚图；
图15为图1中的复数乘法模块引脚图；
图16为图1中的复数乘法结果存储模块引脚图；
图17为图1中的IFFT模块引脚图；
图18为图1中的相关值存储模块引脚图；
图19为图1中的峰值检测模块引脚图。
具体实施方式
以下结合附图对本发明作进一步说明：
如图1所示，本设计包括时钟发生模块、时钟分频模块、中频数据接收控制模块、中频数据接收模块、C/A码发生模块、载波生成与剥离模块、C/A码平均采样模块、C/A码平均采样数据存储模块、同相正交平均采样模块、同相正交平均采样数据存储模块、同相正交FFT(傅里叶变换)模块、C/A码FFT模块、复数乘法模块、复数乘法结果存储模块、IFFT(傅里叶反变换)模块、相关值存储模块以及峰值检测模块；其中时钟发生模块分别与时钟分频模块、中频数据接收控制模块、载波生成与剥离模块相连接，中频数据接收控制模块与中频数据接收模块相连接，中频数据接收模块与载波生成与剥离模块相连接，载波生成与剥离模块与同相正交平均采样模块相连接，同相正交平均采样模块与同相正交平均采样数据存储模块相连接，同相正交平均采样数据存储模块与同相正交FFT模块相连接，时钟分频模块与C/A码发生模块相连接，C/A码发生模块与C/A码平均采样模块相连接，C/A码平均采样模块与C/A码平均采样数据存储模块相连接，C/A码平均采样数据存储模块与C/A码FFT模块相连接，同相正交FFT模块和C/A码FFT模块同时与复数乘法模块相连接，复数乘法模块与复数乘法结果存储模块相连接，复数乘法结果存储模块与IFFT模块相连接，IFFT模块与相关值存储模块相连接，相关值存储模块与峰值检测模块相连接。
如图2所示，时钟发生模块产生62MHZ和10.23MHZ的时钟，其中62MHZ时钟控制中频数据采样以及除C/A码发生模块外所有模块的驱动，10.23MHZ时钟通过时钟分频模块十分频后产生1.023MHZ的时钟控制C/A码发生模块；中频数据接收控制模块通过外部控制信号和内部计数控制信号的逻辑与运算精确控制1ms中频数据读入，C/A码发生模块在1.023MHZ控制下产生C/A码；载波生成与剥离模块通过每一个时钟沿将累加步长写入到32位的累加寄存器中，并根据累加寄存器高四位的数值对一个周期的载波相位进行十六等分，再根据相位值到幅度值的映射以产生频率可控的正余弦载波，并将其分别与中频数据相乘产生同相和正交数据；平均采样模块中内置一个累加点数存储器用于存储每一个平均采样数据需要的累加点数；平均采样模块根据累加点数存储器中的值将1ms的C/A码和同相正交数据由62MHZ时钟采样后分段累加成2048个采样点存入平均采样数据存储模块，存满后输出一个高脉冲连接到FFT模块的起始信号端口，并依据输入索引读取平均采样数据存储模块中的数据，当FFT模块的输出数据有效时，启动复数乘法模块，将C/A码变换结果取共轭后，与同相正交数据变换结果进行复数相乘并存入复数乘法结果存储模块，存满后启动IFFT模块，并依次读取复数乘法结果存储模块中的数据，IFFT模块的输出数据即为相关值；将连续8ms相关结果进行非相干累加后，存入相关值存储模块，最后启动相关峰值检测模块计算出主次峰值，并与设定门限进行对比判定是否捕获成功。
如图3所示，时钟发生模块通过IP核实现，输出信号CLK_OUT1和CLK_OUT2分别为62MHZ和10.23MHZ的输出时钟。时钟发生模块的LOCKED为锁定信号，当输出时钟稳定时，该端口持续输出高电平。
如图4所示，时钟分频模块用于对10.23MHZ的时钟进行十分频产生稳定的1.023MHZ的时钟，用于驱动C/A码。时钟分频模块的clk_in端口为输入时钟，连接10.23MHZ时钟，模块内置计数器，当计数到5时，计数器清零，并使输出时钟翻转。时钟分频模块的re_clk_div端口为复位信号，此信号为高电平时输出时钟复位到0，并且计数器清零。时钟分频模块的clk_div_en端口为分频使能信号，连接时钟发生模块的LOCKED端口，当时钟发生模块产生稳定时钟时，时钟分频模块开始有效，时钟分频模块的clk_out输出端口为稳定的1.023MHZ时钟。
如图5所示，中频数据接收控制模块通过外部控制信号和内部计数控制信号的与运算控制中频数据的接收，clk62M输入端口连接62MHZ的时钟。rec_en端口为外部控制信号，当C/A码开始有效时置为高电平。内部计数控制信号为寄存器型，初始值为1。模块内置初值为0的计数器，当中频数据接收控制模块的rec_en端口为高电平时，此时两个控制信号的与运算即IF_en信号为高电平，此时开始接收中频数据，并且计数器在输入时钟控制下递增，当计数器计满62000个数即1ms中频数据时，内部计数控制信号置0，此时IF_en信号为低电平，停止数据接收。中频数据接收控制模块的rst_IF_rec端口为复位信号，当此信号为高电平时，内部计数控制信号恢复到低电平，且计数器清零。
如图6所示，中频数据接收模块的clk_IF端口为62MHZ输入时钟。中频数据接收模块的IF_en端口为接收有效信号，当此信号为高电平时，在输入时钟控制下产生数字10位数字中频数据IF_data。
如图7所示，C/A码发生模块的clk_1023端口为时钟驱动信号，连接1.023MHZ时钟。Sel端口为卫星号选择端口。C/A码发生模块的ca_en端口为使能信号，连接到时钟发生模块的LOCKED端口，当此信号为高电平时，模块内的两个十位移位寄存器开始进行移位，并按照卫星号确定时延进行输出结果的异或运算产生特定的C/A码，C/A码发生模块的gold_out端口为产生的C/A码，C/A码发生模块的ca_start端口为C/A码有效信号，初值为0，在C/A码发生模块的ca_en端口为高电平之后的第一个有效时钟沿置1，此时C/A码开始有效输出，此信号连接到中频数据接收控制模块的rec_en端口。C/A码发生模块的ca_rst端口为复位信号，C/A码发生模块的ca_rec_rst端口为反馈复位信号，当这两个信号其中之一出现高电平时，将移位寄存器初始化。
如图8所示，载波生成和剥离模块的carr_enable端口为使能信号，该端口连接C/A码发生模块的ca_start端口，此信号有效时，在输入的62MHZ时钟控制下，32位累加寄存器对频率控制字进行线性累加，再通过累加寄存器的高四位映射出特定幅度的正余弦值。载波的频率计算方法如下所示：
其中fclk为62MHZ的输入时钟，incr为控制步长，f为载波频率。中频频率为46.42MHZ，对应的步长为3215683579，每次多普勒搜索的步长为500HZ，对应的控制字数值变化为34637。通过此方法复现出46.42MHZ(中频频率)加上-5000HZ至+5000HZ多普勒频移的正余弦载波，并与中频数据分别相乘产生同相、正交两路数据。载波生成和剥离模块的carr_rst端口为复位信号，此信号为高电平时，累加寄存器清零。载波生成和剥离模块的carr_change端口为反馈信号，此信号有效时，将累加寄存器清零，并将频率控制字改变34637以搜索下一个多普勒频率。载波生成和剥离模块的I、Q端口分别为剥离载波后的同相、正交数据，载波发生与剥离模块的incr_out端口为此时的步进值。
如图9、图10所示，C/A码平均采样模块通过分段累加用于对1ms的C/A码和同相正交数据下采样成2048点。通过计算得出1488个平均采样数据，采用30点累加，560个平均采样数据采用31点累加，再算出每一个平均采样数据需要的累加点数，存储在深度为2048的累加点数存储器中，计算方法如下：
average＝62000/2048＝30.27342375 (2)
accu_ram(i)＝round(average*i)-round(average*(i-1)) (3)
其中accu_ram(i)表示第i个平均采样数据的累加点数，即累加点数存储器第i个地址的值，round表示最接近的整数。C/A码平均采样模块的ca_aver_en端口和同相正交平均采样模块的IQ_aver_en端口为使能信号，连接到C/A码发生模块的ca_start端口，此信号有效时，在输入的62MHZ时钟驱动下，依据累加点数存储器的值对伪码和同相正交数据进行累加，当累加完与累加点数存储器的值个数相等数据后将地址值加一，与此同时，将C/A码平均采样模块的存储使能信号ca_ram_en和同相正交平均采样模块的IQ_ram_en端口置为高电平，并且C/A码平均采样模块和同相正交平均采样模块分别输出累加值aver_ca、aver_I和aver_Q。C/A码平均采样模块的rst_ca_aver端口和同相正交平均采样模块的rst_IQ_aver端口为复位信号，当此信号为高电平时，将地址值重新置零。
如图11、图12所示，C/A码平均采样数据存储模块和同相正交平均采样数据存储模块分别在存储使能信号ca_ram_en和IQ_ram_en为高电平期间将平均采样值aver_ca和aver_I、aver_Q读入内置的2048深度存储器，同时每存储一次数据计数器的值加一，当存满2048个数据时，C/A码平均采样数据存储模块和同相正交平均采样数据存储模块分别将指示信号ca_ram_flag和IQ_ram_flag输出一个高脉冲，开始启动FFT变换，同时将计数器置0，C/A码平均采样数据存储模块的ca_rfd和同相正交平均采样数据存储模块的IQ_rfd为读使能信号，此信号为高电平期间依据读地址索引值ca_xn_index和IQ_xn_index依次读取存储器中的数据，并分别输出到ca_out端口、I_out端口、Q_out端口。
如图13、图14所示，FFT模块采用IP核实现，为了节省硬件资源，实现结构为Radix-2Burst I/O，变换点数为2048。C/A码FFT模块的启动信号ca_start连接C/A码平均采样数据存储模块的ca_ram_flag端口，同相正交FFT模块的启动信号IQ_start连接同相正交平均采样数据存储模块的IQ_ram_flag端口。C/A码FFT模块的ca_rfd端口和同相正交FFT模块的IQ_rfd端口为读使能信号，分别连接C/A码平均采样数据存储模块和同相正交平均采样数据存储模块的ca_rfd端口和IQ_rfd端口，当C/A码FFT模块和同相正交FFT模块开始接收数据时，ca_rfd端口和IQ_rfd端口持续输出高电平，此时依照C/A码平均采样数据存储模块和同相正交平均采样数据存储模块的索引值ca_xn_index和IQ_xn_index读取存储器中的数据。C/A码FFT模块和同相正交FFT模块的ca_fwd_inv和IQ_fwd_inv信号为控制信号，当进行FFT变换时，这两个信号置为高电平，C/A码FFT模块的ca_fwd_inv_en端口和同相正交FFT模块的IQ_fwd_inv_en端口为ca_fwd_inv端口和IQ_fwd_inv端口的写使能信号，全部置为高电平。C/A码FFT模块的ca_unload端口和同相正交FFT模块的IQ_unload端口为输出结果信号，置为高电平。C/A码FFT模块和同相正交FFT模块的clk时钟信号连接62MHZ时钟，C/A码FFT模块输入数据的实部ca_xn_re信号连接C/A码平均采样数据存储模块的ca_out端口，C/A码FFT模块输入数据的虚部ca_xn_im置为低电平。同相正交FFT模块输入数据实部IQ_xn_re和虚部IQ_xn_im分别连接同相正交平均采样数据存储模块的I_out端口和Q_out端口，C/A码FFT模块和同相正交FFT模块的完成信号ca_done和IQ_done进行与运算后连接到中频数据接收控制模块、C/A码发生模块、载波生成与剥离模块、C/A码平均采样模块、同相正交平均采样模块的反馈复位信号rst_IF_rec、ca_rst、carr_rst、rst_ca_aver和rst_IQ_aver，开始处理下1ms中频数据。C/A码FFT模块和同相正交FFT模块的输出结果有效信号ca_dv和IQ_dv为高电平期间开始输出变换结果，C/A码FFT模块变换结果的实部和虚部为ca_xk_re、ca_xk_im，同相正交FFT模块变换结果的实部和虚部为IQ_xk_re和IQ_xk_im。
FFT变换之后需要对C/A码变换结果的共轭和同相正交变换结果进行复数乘法。计算方法如公式(4)和(5)所示：
qr＝ar×(br+bi)+br×(ai-ar) (4)
qi＝ar×(br+bi)-bi×(ai+ar) (5)
其中ar、br、ai、bi分别表示两个乘数的实部和虚部，qr和qi表示复数乘法结果的实部和虚部。
如图15所示，C/A码FFT模块的ca_xk_im端口取反后连接到复数乘法模块ai端口，复数乘法模块ar端口连接C/A码FFT模块的ca_xk_re端口。复数乘法模块的bi和br端口分别连接到同相正交FFT模块的IQ_xk_im和IQ_xk_re端口。复数乘法模块的clk62M端口连接62MHZ时钟，端口ca_dv和IQ_dv都为高电平时在输入时钟控制下接收FFT变换结果进行复数乘法运算，同时将计算结果的实部qr和虚部qi输出，并暂存到复数乘法结果存储器当中，在此期间，复数乘法模块的输出指示信号en_ifft_ram置为高电平。
如图16所示，复数乘法结果存储模块在en_ifft_ram端口为高电平期间，在62MHZ时钟驱动下，将复数乘法结果qi和qr存储到2048位存储器中。存满后将输出指示信号ifft_flag输出一个高脉冲，并连接到傅里叶反变换(IFFT)模块的起始信号start端口，复数乘法结果存储模块的ifft_rfd端口连接到IFFT模块的准备好接收数据rfd端口，复数乘法结果存储模块的ifft_xn_index端口连接到IFFT模块的数据输入索引值。在ifft_rfd端口为高电平期间，依据ifft_xn_index端口将存储的数据通过ifft_re端口和ifft_im端口依次传送到IFFT模块数据输入端口xn_re和xn_im，开始进行傅里叶反变换。
如图17所示，IFFT模块和FFT模块一样采样IP核。IFFT模块的fwd_inv信号置为低电平，表示此时进行傅里叶反变换。fwd_inv_en(fwd_inv写使能信号)和un_load(输出结果信号)信号置为高电平，输入数据xn_re端口和xn_im端口连接到复数乘法数据存储模块的ifft_re端口和ifft_im端口，IFFT变换结果的实部和虚部为ifft_xk_re和ifft_xk_im，在计算结果稳定输出期间将IFFT变换结果的实部和虚部ifft_xk_re和ifft_xk_im存入相关值存储模块。
如图18所示，相关值存储模块的ifft_dv端口连接IFFT模块的输出数据有效指示信号(dv)，此信号为高电平时，将IFFT变换结果实部(ifft_xk_re)和虚部(ifft_xk_im)进行平方和后，依次存入存储器中，此结果为相关值。为了成功捕获微弱信号并克服噪声带来的影响，将连续8ms的结果进行累加之后把输出信号edge_ram_flag置为高电平，同时将累加结果acq_res依次输出，当2048个结果全部输出完毕之后，将输出信号edge_ram_flag恢复到初始的低电平状态。
如图19所示，峰值检测检测模块的test_en端口为使能信号，连接相关值存储模块的edge_ram_flag端口。在此信号为高电平期间，输入acq_res端口，并在62MHZ时钟驱动下记录主峰值和次峰值和主峰值出现的码相位，如果主次峰值比大于一定阈值并且主峰值大于设定门限时，捕获成功，此时将峰值检测检测模块的acq_flag端口置为高电平，同时输出多普勒(acq_incr)和码相位(acq_codePhase)，否则将输出结果carr_change赋予一个高脉冲信号，把此端口连接到中频数据接收控制模块、C/A码发生模块、载波生成与剥离模块和平均采样模块的rst_IF_rec、ca_rst、carr_change、rst_ca_aver和rst_IQ_aver端口，修改步进值，将频率移动至下一个多普勒，同时将载波和C/A码复位进行下一个多普勒频槽的搜索，直至搜索出满足条件的结果。
Claims (2)
1.一种基于FPGA捕获微弱GPS导航信号的电路，其特征在于：包括时钟发生模块、时钟分频模块、中频数据接收控制模块、中频数据接收模块、C/A码发生模块、载波生成与剥离模块、C/A码平均采样模块、C/A码平均采样数据存储模块、同相正交平均采样模块、同相正交平均采样数据存储模块、同相正交FFT模块、C/A码FFT模块、复数乘法模块、复数乘法结果存储模块、IFFT模块、相关值存储模块以及峰值检测模块；其中时钟发生模块分别与时钟分频模块、中频数据接收控制模块、载波生成与剥离模块相连接，中频数据接收控制模块与中频数据接收模块相连接，中频数据接收模块与载波生成与剥离模块相连接，载波生成与剥离模块与同相正交平均采样模块相连接，同相正交平均采样模块与同相正交平均采样数据存储模块相连接，同相正交平均采样数据存储模块与同相正交FFT模块相连接，时钟分频模块与C/A码发生模块相连接，C/A码发生模块与C/A码平均采样模块相连接，C/A码平均采样模块与C/A码平均采样数据存储模块相连接，C/A码平均采样数据存储模块与C/A码FFT模块相连接，同相正交FFT模块和C/A码FFT模块同时与复数乘法模块相连接，复数乘法模块与复数乘法结果存储模块相连接，复数乘法结果存储模块与IFFT模块相连接，IFFT模块与相关值存储模块相连接，相关值存储模块与峰值检测模块相连接。
2.一种如权利要求1所述的基于FPGA捕获微弱GPS导航信号的电路的实现方法，其特征在于：所述的时钟发生模块产生62MHZ和10.23MHZ的时钟，其中62MHZ时钟控制中频数据采样以及除C/A码发生模块外所有模块的驱动，10.23MHZ时钟通过时钟分频模块十分频后产生1.023MHZ的时钟控制C/A码发生模块；中频数据接收控制模块通过外部控制信号和内部计数控制信号的逻辑与运算精确控制1ms中频数据读入，C/A码发生模块在1.023MHZ控制下产生C/A码；载波生成与剥离模块通过每一个时钟沿将累加步长写入到32位的累加寄存器中，并根据累加寄存器高四位的数值对一个周期的载波相位进行十六等分，再根据相位值到幅度值的映射以产生频率可控的正余弦载波，并将其分别与中频数据相乘产生同相和正交数据；平均采样模块中内置一个累加点数存储器用于存储每一个平均采样数据需要的累加点数；平均采样模块根据累加点数存储器中的值将1ms的C/A码和同相正交数据由62MHZ时钟采样后分段累加成2048个采样点存入平均采样数据存储模块，存满后输出一个高脉冲连接到FFT模块的起始信号端口，并依据输入索引读取平均采样数据存储模块中的数据，当FFT模块的输出数据有效时，启动复数乘法模块，将C/A码变换结果取共轭后，与同相正交数据变换结果进行复数相乘并存入复数乘法结果存储模块，存满后启动IFFT模块，并依次读取复数乘法结果存储模块中的数据，IFFT模块的输出数据即为相关值；将连续8ms相关结果进行非相干累加后，存入相关值存储模块，最后启动相关峰值检测模块计算出主次峰值，并与设定门限进行对比判定是否捕获成功。
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