WO2009110022A1 - 無線通信装置 - Google Patents

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WO2009110022A1
WO2009110022A1 PCT/JP2008/000415 JP2008000415W WO2009110022A1 WO 2009110022 A1 WO2009110022 A1 WO 2009110022A1 JP 2008000415 W JP2008000415 W JP 2008000415W WO 2009110022 A1 WO2009110022 A1 WO 2009110022A1
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WO
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input
output
butterfly
data
fourier transform
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Application number
PCT/JP2008/000415
Other languages
English (en)
French (fr)
Inventor
熊谷和彦
Original Assignee
富士通株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士通株式会社 filed Critical 富士通株式会社
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Priority to JP2010501674A priority patent/JP5131346B2/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
    • G06F17/141—Discrete Fourier transforms
    • G06F17/142—Fast Fourier transforms, e.g. using a Cooley-Tukey type algorithm

Definitions

  • the present invention relates to an OFDM (Orthogonal Frequency Division Multiplex) wireless communication apparatus, and in particular, a fast Fourier transform apparatus or a fast inverse Fourier transform apparatus based on a radix-4 algorithm, and a fast Fourier transform process using a common resource.
  • the present invention relates to a wireless communication apparatus that realizes fast inverse Fourier transform processing and is suitably applied to a scalable OFDM system in which the number of subcarriers is variable.
  • Orthogonal frequency division multiplexing (Frequency Division Multiplexing) is a multi-carrier communication method in which a high-speed signal sequence is parallelized into a plurality of signal sequences and simultaneously transmitted using a plurality of low-speed subcarriers, and each subcarrier is orthogonal to each other. To be arranged. On the transmitting side, the data is subjected to inverse fast Fourier transform (IFFT) processing to frequency multiplex each subcarrier, and on the receiving side, fast Fourier transform (FFT) processing is performed to separate each subcarrier signal from the received signal.
  • IFFT inverse fast Fourier transform
  • FFT fast Fourier transform
  • FIG. 1 is a diagram showing a conventional configuration example of the fast Fourier transform process.
  • the configuration of FIG. 1 is an example of a pipeline fast Fourier transform architecture (see FIG. 9 of Patent Document 1).
  • the input data is input to one input of the first butterfly calculator 9 in the first pair of two-input two-output butterfly calculators (hereinafter referred to as butterfly calculators) 9 and 10.
  • One output of the butterfly calculator 9 is connected to the delay feedback memory 1, and the input data is stored in the delay feedback memory 1 as it is.
  • the stored data is delayed by a certain time and then input to the other input of the butterfly calculator 9 as feedback data.
  • the result of the butterfly calculation by the butterfly calculator 9 is output from the other output of the butterfly calculator 9 and input to one input of the butterfly calculator 10 at the subsequent stage.
  • the butterfly computing unit 10 also has one output connected to the delay feedback memory 2 and the input data is stored in the delay feedback memory 2 as it is.
  • the stored data is input to the other input of the butterfly computing unit 10 after being delayed for a predetermined time.
  • the result of the butterfly calculation by the butterfly calculator 10 is output from the other output of the butterfly calculator 10 and input to the multiplier 17.
  • the multiplier 17 multiplies the input data by a predetermined twiddle factor W1, outputs the calculation result, and inputs the result to one input of the preceding butterfly calculator 11 in the next pair of butterfly calculators 11 and 12.
  • the butterfly calculators 11, 13, and 15 in the previous stage have the same configuration and function as the butterfly calculator 9 in the previous stage, respectively, and the delay feedback memories 3, 5, and 7 are connected respectively.
  • the butterfly computing units 12, 14, and 16 in the subsequent stage have the same configuration and function as the butterfly computing unit 10 in the subsequent stage, and the delay feedback memories 4, 6, and 8 are connected to the latter, respectively.
  • a multiplier 18 between the butterfly calculators 12 and 13 multiplies the input data by the twiddle factor W2
  • a multiplier 19 of the butterfly calculators 14 and 15 multiplies the input data by the twiddle factor W3.
  • the binary counter 20 functions as a synchronization control unit and an address counter based on a clock.
  • FIG. 2 shows a configuration example of the first butterfly computing unit
  • FIG. 3 shows a configuration example of the second butterfly computing unit (see FIGS. 10 and 11 of Patent Document 1).
  • Each butterfly computing unit performs computation by separating the real number component Xr (n) and the imaginary number component Xt (n) of the input data X (n).
  • the butterfly computing unit BF2A (9, 11, 13, 15 in FIG. 1) of FIG. 2 includes two feedback data adders 21 and two input data adders 22 (subtraction is also minus), as shown. As the addition of values, one that performs subtraction is also referred to as an adder) and four switches 23.
  • the switch 23 is added or subtracted data that is output to the butterfly calculator at the subsequent stage or is delayed without feedback.
  • One of the data sent to the memory is selected by the control signal s.
  • the butterfly computing unit BF2B (10, 12, 14, 16 in FIG. 1) of FIG. 3 also includes two feedback data adders 21, two input data adders 22, and four switches 23.
  • One of the data adder 21 and one of the input data adder 22 are switched between addition and subtraction based on the output signal of the logic circuit 24 to which the control signals s and t are input.
  • the feedback data adder 21 on the imaginary component side performs subtraction processing in accordance with the change in the output signal of the logic circuit 24, and the addition / subtraction is switched, and the input data adder 22 on the imaginary component side In accordance with the change in the output signal of the logic circuit 24, addition processing is performed, and subtraction / addition is switched.
  • swapping means 25 for replacing the real component Xr (n + N / 2) and the imaginary component Xt (n + N / 2) of the input data X (n + N / 2), and stored in the delay feedback memory.
  • a replacement process between the real component and the imaginary component of the input data X (n + N / 2) is performed.
  • the replacement process by the swapping means 25 is a process equivalent to a multiplication process of twiddle factors corresponding to ⁇ 90 ° phase rotation.
  • FFT fast Fourier transform
  • SoC System installed in radio base station equipment (radio communication equipment) that transmits and receives radio signals using OFDM on Chip) has been accelerating in recent years.
  • FIR Finite Impulse Response
  • FPGA Specific Integrated Circuits
  • FPGAs Field Programmable Gate Arrays
  • the number of multiplication macros used is dominant, so to reduce the circuit scale, it is necessary to reduce the number of multiplication macros used. .
  • FIG. 1 is a pipeline Fast Fourier Transform (FFT) system in which a radix (also referred to as Radix) 4 algorithm is developed, and has one multiplier for two 2-input butterfly computing units. Compared with the radix-2 configuration (configuration with one multiplier for one 2-input butterfly calculator), the number of multipliers is reduced, but unlike the radix-2 algorithm
  • the configuration of the fast Fourier transform (FFT) circuit in FIG. 1 cannot be simply used as it is as a fast inverse Fourier transform (IFFT) circuit.
  • IFFT fast inverse Fourier transform
  • TDD Time In the case of performing time division operation with completely exclusive transmission and reception by Division Duplex, it is desirable to perform fast Fourier transform (FFT) processing and fast inverse Fourier transform (IFFT) processing using common resources in order to reduce the circuit scale.
  • FFT fast Fourier transform
  • IFFT fast inverse Fourier transform
  • each butterfly computing unit is a pipeline system in which radix-2 butterfly computation is performed. This is not suitable for the calculation of the number of data points N 2m-1 .
  • a variable fast Fourier transform circuit and a fast inverse Fourier transform circuit are required.
  • the fast Fourier transform processing circuit and the fast inverse Fourier transform processing circuit adopt a parallel configuration.
  • the parallelism between the fast Fourier transform processing circuit and the fast inverse Fourier transform processing circuit is fixed in advance due to a trade-off between circuit scale and processing capability, and the parallelism cannot be flexibly changed according to changes in the communication environment. .
  • An object of the present invention is to provide a wireless communication device equipped with a Fourier transform processing device or a high-speed inverse Fourier transform device.
  • a first configuration of a wireless communication apparatus for achieving the above object is a wireless communication apparatus that performs a fast inverse Fourier transform process, and includes a plurality of butterfly operation means that are connected in a plurality of stages via a multiplier.
  • the computing means has a pair of first 2-input 2-output butterfly computing units and a second 2-input 2-output butterfly computing unit connected in series, and one of the first 2-input 2-output butterfly computing units. Data is input to the input, one output is connected to the other input through the delay feedback memory, the other output is connected to one input of the second 2-input 2-output butterfly calculator, and the second One output of the 2-input 2-output butterfly computing unit is connected to the other input via a delay feedback memory.
  • the other output is passed through a multiplier, Is connected to one input of the first two-input two-output butterfly calculator, and the first two-input two-output butterfly calculator is connected to each of a real component and an imaginary component of input data input to one input.
  • the second 2-input 2-output butterfly computing unit selectively selects a predetermined subtraction process or an addition process by switching control according to a control signal with respect to a real component of input data input to one input.
  • the input data adder to be executed at the same time, another input data adder that performs a predetermined subtraction process on the imaginary component, and the real number generation of the feedback data input to the other input.
  • a feedback data adder that selectively executes a predetermined addition process or a subtraction process by switching control according to a control signal, and another feedback data adder that performs a predetermined addition process on an imaginary number component, And a first switching means for switching the real component and the imaginary component of the input data input to one input.
  • the second configuration of the wireless communication apparatus is the above first configuration, wherein the first two-input two-output butterfly computing unit in the first stage includes real and imaginary components of input data input to one input and the other And a second exchange means for exchanging the real component and the imaginary component of the feedback data inputted to the input.
  • a third configuration of the wireless communication device includes a plurality of butterfly operation units connected in a plurality of stages via multipliers in a wireless communication device that performs a fast Fourier transform process and a fast inverse Fourier transform process.
  • the means includes a pair of first 2-input 2-output butterfly calculators connected in series and a second 2-input 2-output butterfly calculator, and one input of the first 2-input 2-output butterfly calculator. And one output is connected to the other input via a delay feedback memory, the other output is connected to one input of the second 2-input 2-output butterfly calculator, and the second input One output of the 2-input 2-output butterfly calculator is connected to the other input via a delay feedback memory. If there is a butterfly calculation means in the next stage, the other output is connected via a multiplier.
  • the first two-input two-output butterfly calculator is connected to one input of the first two-input two-output butterfly calculator, and the first two-input two-output butterfly calculator has a real component and an imaginary component of input data input to one input, respectively.
  • the second 2-input 2-output butterfly computing unit includes two input data adders for performing a predetermined subtraction process on each of a real component and an imaginary component of data input to one input;
  • One of the data adders selectively executes subtraction processing or addition processing by switching control according to the control signal, and one of the feedback data adders performs addition processing or subtraction by switching control according to the control signal
  • a fourth configuration of the wireless communication device includes a plurality of butterfly operation units connected in a plurality of stages via multipliers in a wireless communication device that performs a fast Fourier transform process and a fast inverse Fourier transform process.
  • the means includes a pair of first 2-input 2-output butterfly calculators connected in series and a second 2-input 2-output butterfly calculator, and one input of the first 2-input 2-output butterfly calculator. And one output is connected to the other input via a delay feedback memory, the other output is connected to one input of the second 2-input 2-output butterfly calculator, and the second input One output of the 2-input 2-output butterfly calculator is connected to the other input via a delay feedback memory. If there is a butterfly calculation means in the next stage, the other output is connected via a multiplier.
  • the first two-input two-output butterfly calculator is connected to one input of the first two-input two-output butterfly calculator, and the first two-input two-output butterfly calculator has a real component and an imaginary component of input data input to one input, respectively.
  • the second two-input two-output butterfly computing unit performs two subtraction operations for each of the real number component and the imaginary number component of the input data input to one input.
  • the fifth configuration of the wireless communication device includes a plurality of butterfly computing means connected in a plurality of stages via a multiplier in a wireless communication device that executes at least one of a fast Fourier transform process and a fast inverse Fourier transform process,
  • Each butterfly computing means has a pair of first 2-input 2-output butterfly computing units and a second 2-input 2-output butterfly computing unit connected in series, and the first 2-input 2-output butterfly computing unit Data is input to one input, one output is connected to the other input via a delay feedback memory, the other output is connected to one input of the second 2-input 2-output butterfly calculator, One output of the second 2-input 2-output butterfly computing unit is connected to the other input via a delay feedback memory.
  • the other output is Connected to one input of the first two-input two-output butterfly computing unit of the next stage through an arithmetic unit, and the first stage of the first stage according to the number of data points of the fast Fourier transform process or the fast inverse Fourier transform process
  • the butterfly computing operation of a predetermined number of butterfly computing units is stopped in order from the 2-input 2-output butterfly computing unit, and the butterfly computing operation is started from the first or second 2-input 2-output butterfly computing unit in the middle stage.
  • the second two-input two-output The butterfly computing unit executes the butterfly computing operation of the first 2-input 2-output butterfly computing unit.
  • each of the data includes a plurality of butterfly calculation units that are connected in a plurality of stages via a multiplier.
  • the eighth configuration of the wireless communication apparatus having the switching means for performing the serial processing operation according to the above configuration is the seventh configuration.
  • the switching means causes the first of the plurality of processing units to At least one first or second butterfly computing unit of the processing unit is connected in series to the first two-input two-output butterfly computing unit of the first stage of the second processing unit among the plurality of processing units via a multiplier.
  • Each butterfly in the plurality of processing units A delay feedback memory associated with the computing unit in order to allow sharing with other butterfly operation unit, each butterfly unit and the delayed feedback memory bus connection.
  • each processing unit includes an additional delay feedback memory for at least one word that is not associated with each butterfly calculator.
  • a fast inverse Fourier transform apparatus based on a radix-4 algorithm is provided, and the number of multipliers is reduced as compared with a fast inverse Fourier transform apparatus based on a radix-2 algorithm. Since the high-speed inverse Fourier transform can be processed as a common resource, an increase in circuit scale can be suppressed.
  • a wireless communication device that can flexibly cope with scalable OFDM can be realized.
  • FIG. 4 is a diagram showing a butterfly calculation flow of fast Fourier transform by the radix-2 algorithm.
  • the operation at each stage corresponds to the operation of one butterfly calculator, and the twiddle factor between the stages corresponds to the multiplication of the twiddle factor by a multiplier. Since FIG. 4 is a radix-2 algorithm, it becomes a structure which requires a multiplier between each stage, ie, one butterfly computing unit. If the periodicity of the twiddle factor W is used, the calculation flow of FIG. 4 can be modified as shown in FIG.
  • FIG. 5 is a diagram illustrating a butterfly calculation flow of fast Fourier transform using the modified radix-2 algorithm.
  • the twiddle factor between the first stage and the second stage and the twiddle factor between the third stage and the fourth stage are modified to be only W4.
  • ⁇ j ⁇ 90 °
  • ⁇ 90 ° phase rotation is swapping of real and imaginary components.
  • a multiplier for the twiddle factor W4 becomes unnecessary, and the multiplier between the first stage and the second stage and the multiplier between the third stage and the fourth stage can be reduced.
  • the radix-4 algorithm is realized (see FIG. 6).
  • FIG. 6 is a diagram showing a butterfly calculation flow of fast Fourier transform by the radix-4 algorithm.
  • the multiplication of the twiddle factor W4 between the first stage and the second stage and the twiddle factor W4 between the third stage and the fourth stage in FIG. 5 is realized by swapping the real component and the imaginary component in place of the multiplier. (Corresponding to the swapping means 25 in FIG. 3).
  • the configuration for realizing the butterfly computation of FIG. 6 is the configuration of FIG. 1, and the configuration of the butterfly computing unit in FIG. 1 is the configuration of FIG. 2 and FIG.
  • N / 2 n (N: number of data points) is sent to a delay feedback memory (random access memory, register) (corresponding to reference numerals 1 to 8 in FIG. 1) connected to the butterfly computing unit.
  • N butterfly calculation stage
  • Sample buffering is performed.
  • the butterfly calculator (first stage or third stage) in the previous stage performs butterfly calculation on the data read from the delay feedback memory and the input data stream.
  • the calculation result of sample index 0 to N / 2 n -1 is output to the butterfly calculator (second stage or fourth stage) in the subsequent stage, and the calculation result of N / 2 n to N / 2 n-1 -1 is Store again in the delay feedback memory.
  • the stored N / 2 n samples are read from the delay feedback memory and at the same time the input data stream is stored.
  • pipeline fast Fourier transform FFT
  • Equation (1) is the definition of discrete Fourier transform (DFT)
  • equation (2) is the definition of discrete inverse Fourier transform (IDFT).
  • DFT discrete Fourier transform
  • IDFT discrete inverse Fourier transform
  • FIG. 7 is a diagram showing a flow of fast inverse Fourier transform butterfly computation using the modified radix-2 algorithm, and is a rewrite of FIG. 5 into a fast inverse Fourier transform (IFFT) flow according to equation (2).
  • IFFT fast inverse Fourier transform
  • the constellation of twiddle factors is equivalent to the Fast Fourier Transform (FFT), but all signs are reversed.
  • FIG. 8 is a diagram showing a butterfly operation flow of fast inverse Fourier transform by the radix-4 algorithm, and the flow of FIG. 7 is converted to the Radix-4 algorithm.
  • a rotation factor that is the reverse of the rotation direction in the fast Fourier transform may be given.
  • the factor ( ⁇ W4) is swapping processing of + 90 ° (hereinafter referred to as “j”) contrary to the fast Fourier transform (FFT), and as shown in FIG. 8, between the first stage and the second stage and the third stage.
  • FIG. 9 shows an example of the configuration of a butterfly computing unit at the latter stage in the fast inverse Fourier transform process using the Radix-4 algorithm.
  • One of the feedback data adder 21 and one of the input data adder 22 add and execute based on the output signal of the logic circuit 24 to which the control signals s and t are input. Subtraction is switched.
  • the feedback data adder 21 and the input data adder 22 that are switched between addition and subtraction are opposite to the configuration of FIG. That is, in the configuration of FIG. 3 corresponding to the fast Fourier transform process, the addition and subtraction of the feedback data adder 21 and the input data adder 22 on the imaginary component side can be switched. However, in the configuration of FIG. The addition and subtraction of the feedback data adder 21 and the input data adder 22 to be calculated are switched.
  • the feedback component adder 21 on the real component side performs a subtraction process in accordance with the change in the output signal of the logic circuit 24, and the addition / subtraction is switched, and the adder 22 for input data on the real component side In accordance with the change in the output signal of the logic circuit 24, addition processing is performed, and subtraction / addition is switched.
  • FIG. 10 is a diagram showing an example of the frequency arrangement in the fast inverse Fourier transform process.
  • FIG. 10A shows the case where the reference of the sampling frequency is set to the index (index) 0 for the number of data points N (first).
  • FIG. 10B shows a case where the reference of the sampling frequency is set to the index N / 2 (second frequency arrangement example).
  • the frequency allocation is determined by the configuration of the baseband unit that performs the preprocessing of the fast inverse Fourier transform process. However, when changing the frequency allocation determined by one of the baseband units to the other, the fast inverse is performed. It is necessary to change before Fourier transform processing.
  • the second frequency arrangement example (FIG. 10B) is, for example, WiMAX (Worldwide Interoperability for Microwave Access) is defined in the IEEE802.16-2004 / 16e standard, and the frequency arrangement of the first frequency arrangement example (FIG. 10 (a)) used in the conventional pipeline processing is the first.
  • WiMAX Worldwide Interoperability for Microwave Access
  • FIG. 10 (a) the frequency arrangement of the first frequency arrangement example used in the conventional pipeline processing
  • FIG. 11 is a diagram illustrating a butterfly calculation flow of fast inverse Fourier transform using the radix-4 algorithm in the case of rearranging the frequency arrangement, and the first frequency arrangement example (FIG. 10A) is included in the butterfly calculation flow of FIG. ) To the second frequency arrangement example (FIG. 10B) is added.
  • FIG. 12 shows a configuration example of the butterfly computing unit in the previous stage (only the first butterfly computing unit) in the fast inverse Fourier transform process by the Radix-4 algorithm of FIG.
  • the butterfly computing unit (only the head) in the previous stage has index rearranging processing means 26 for rearranging the data index in addition to the configuration of FIG. 2 before the butterfly computation.
  • the output format of the baseband processing unit becomes flexible, and different frequency arrangements are mixed. Can be supported.
  • FIG. 9 In the third embodiment, a modification for making the butterfly computing unit of FIG. 9 applicable to the fast Fourier transform processing will be described. As described in the first embodiment, in the butterfly computing unit (FIG. 3) in the latter stage of the pipeline fast Fourier transform (FFT) in the radix-4 algorithm shown in FIG. By swapping the components and switching the addition / subtraction rule between the real and imaginary components, pipeline fast inverse Fourier transform (IFFT) in the radix-4 algorithm is realized (FIG. 9).
  • FFT pipeline fast Fourier transform
  • IFFT pipeline fast inverse Fourier transform
  • the latter butterfly calculator can be converted into a fast Fourier transform.
  • the present invention can be applied to both processing and fast inverse Fourier transform processing.
  • FIG. 13 shows a configuration example of a butterfly computing unit at the latter stage applicable to both the fast Fourier transform process and the fast inverse Fourier transform process.
  • the configuration of FIG. 13 is a configuration in which four swapping means 25 are added to the configuration of FIG. 3, and the real number component Xr (n) and the imaginary number component Xt (n) of the input data X (n) are switched.
  • the swapping means 25b in FIG. 9 and the swapping means 25b in FIG. 13 are the same components.
  • a control signal M for switching between the fast Fourier transform process and the fast inverse Fourier transform process is supplied to each swapping means 25 (25a, 25b, 25c, 25d), and the fast Fourier transform process and the fast inverse Fourier transform process are performed by switching the operation. It can be applied to either of these.
  • the pipeline fast Fourier transform and fast inverse Fourier transform are processed with common resources, so that not only the circuit scale can be reduced, but also the power consumption can be reduced by reducing the standby power. Realized.
  • control signal M is supplied as it is to the swapping means 25a, 25c, 25d, and the exclusive OR circuit (EX-OR) of the control signal M and the output signal of the logic circuit 24 is supplied to the swapping means 25b.
  • EX-OR exclusive OR circuit
  • the Cos component is supplied to the real component and the Sin component is supplied to the imaginary component according to the binary counter operated by the clock signal clk.
  • FFT fast Fourier transform
  • IFFT fast inverse Fourier transform
  • the rotation function of the twiddle factor is reversed. .
  • a pipeline fast Fourier transform (FFT) and inverse Fourier transform (IFFT) scheme capable of flexibly changing the number of subcarriers to cope with them is provided.
  • FIG. 14 shows a configuration example of a 32-point fast Fourier transform apparatus in the fourth embodiment.
  • the binary counter 20 may count linearly for any number of data points.
  • the data selection signal s of the BF2A butterfly calculators 39 and 41 is fixed to 0, and the input data X [n + N / 2] is a single delay.
  • the complex multiplier 17 uses the output of the masked binary counter 20 so that the index of the twiddle factor becomes 0, so that it is fixed at W 0 (see the above formula (A)).
  • the input data is output to the butterfly computing unit in the next stage only by delaying the complex multiplication. As a result, the input data reaches the butterfly computing unit 42 as the first stage with the same throughput as the 256-point FFT processing.
  • FIG. 15 shows a configuration example of the butterfly computing unit 42 of FIG.
  • the butterfly computing unit 42 is configured to be able to switch between the functions of the preceding butterfly computing unit BF2A and the subsequent butterfly computing unit BF2B.
  • the BF2B type butterfly computing unit 10 (the butterfly computing unit in the subsequent stage) must be used as the Radix-2 algorithm.
  • the real / imaginary data swapping means 25 provided in the butterfly computing unit in the latter stage of the Radix-4 algorithm is fixed to 1 by the first stage computing instruction f2, so that the logic of the BF2B butterfly computing unit 42 in FIG.
  • Product 24 is fixed at 0 (no swap) and is equivalent to the BF2A butterfly calculator.
  • the BF2A butterfly computing unit has a swapping means 26 (see FIG. 12) for the input data streams X [n] and X [n + N / 2], so that the frequency arrangement of the fast inverse Fourier transform (IFFT) is achieved. It can respond flexibly.
  • the configuration of the BF2B butterfly calculator is the feedback data adder 21 in FIG. In this method, 22 addition / subtraction rules are switched in the Fourier transform mode M.
  • the clock rate supplied to the binary counter 20 needs to be 1 / n according to the number of subcarriers. However, doing so slows down the actual delay time.
  • a buffer 38 is mounted for data index rearrangement processing after the fast Fourier transform (FFT) and the fast inverse Fourier transform (IFFT). Using this, conversion is performed by n-times speed processing, and scalable symbol rate conversion is performed by rearrangement processing.
  • FFT fast Fourier transform
  • IFFT fast inverse Fourier transform
  • the address conversion unit 37 decodes the binary counter 20 according to the band multiplexing number.
  • the band multiplexing number is identified by the upper bits of the binary counter 20, and the bank control of the buffer 38 is performed. In the example of FIG. 14, this corresponds to bits 7 to 5 of the mask bit.
  • the remaining bits of the binary counter 20 are reversed to be the write address. When rearrangement is performed on the reading side, the bit address is not reversed and the write address is used. Further, since the subsequent buffer 38 has a two-plane configuration as described later, plane information is generated at an OFDM symbol period.
  • IFFT inverse Fourier transform
  • Binary counter mask setting Binary counter enable (EN [7: 2]) masks the bits corresponding to the butterfly calculators 39 to 41 like “000111”.
  • the binary counter 20 is cyclically incremented by the clock clk input, and is used as the data selection of the butterfly calculator, the delay feedback memory read / write address, the twiddle factor generation controller, and the inverse Fourier transform result storage address.
  • Butterfly calculators 39 and 40 are connected to delay feedback memories 1 and 1, respectively. Data is sent to the complex multiplier 17 with a delay of 2 capacity. As the twiddle factor for the complex multiplier 17, W1 (0) is supplied and the multiplication result is output through through the calculation of 1 + j0. Similarly, the butterfly calculator 41 is delayed by the capacity of the delay feedback memory 3 and output. To do.
  • FIG. 16 shows a configuration example of the twiddle factor generation means.
  • the output of the binary counter 20 needs to be synchronized with the Radix-4 output data.
  • the binary counter 20 is a 2n- ary counter makes subtraction (adder 61) equivalent to the number of delay stages.
  • This output is masked 62 with the same logic as butterfly operation control, and then the upper bits other than the lower 2 bits are reversed, and n- (i + 1) * 2 bits are shifted left (upper) and mod When N / 4, formula (A) is realized.
  • Index k is obtained by multiplying this by the lower 2 bits of the reference signal that was discarded earlier, and the twiddle factors in Table 1 are obtained.
  • the twiddle factor is generated in the Cos table 65 in the first quadrant (N / 4 sample) (also possible with N / 8 sample). Index If a quadrant is identified by the upper 2 bits of k, a Cos / Sin address is generated and the table is converted, then the code conversion unit 66 performs code conversion to obtain the twiddle factor. The reverse rotation at the time of the Fourier transform and the inverse Fourier transform is efficient when performed by the code conversion processing by the code conversion unit 66. The obtained twiddle factor is sent to the complex multiplier and multiplied. Since the configuration of the complex multiplier is known, it is omitted.
  • a multiband configuration such as n ⁇ 2 can also be provided. In that case, since the data processing delay is constant, the round of the communication device accompanying the band configuration change Trip delay measurement can be omitted.
  • FFT pipeline fast Fourier transform
  • IFFT fast inverse Fourier transform
  • the butterfly computation path during the extended serial operation is fixed for the sake of simplicity of explanation.
  • the 2 system butterfly calculators 39 and 40 and the multiplier 17 can be connected in series to the preceding stage of the 1 system butterfly calculators 39 and 40 operating in series. Independent control of parameters (conversion mode, frequency arrangement, parallel configuration matrix, etc.) and operation timing for each system is also possible.
  • the delay feedback memory in order to expand the parallel configuration to the serial configuration, is not associated with the butterfly computing unit on a one-to-one basis.
  • ⁇ 46 have a bus configuration in which the delay feedback memories 1 to 8 can be shared.
  • the number of data points N 2 n ⁇ p
  • the binary counter 20 operates as a 2n- ary counter.
  • the operation for each system is performed by associating the delay feedback memories 1 to 8 and the butterfly calculators 39 to 46 in a one-to-one correspondence as in the configuration of FIG.
  • the selector 50 selects the corresponding bit of the binary counter 20 in accordance with the extension instruction signal Extend.
  • the 2 system butterfly calculator 39 Via 40, the output of the complex multiplier 17 is selected by the selector 51 (input data stream selection circuit for switching the serial operation / parallel operation) by the direct / parallel switching signal Extend and input to the first butterfly computing unit 39 of the first system To do.
  • the selector 51 input data stream selection circuit for switching the serial operation / parallel operation
  • the direct / parallel switching signal Extend and input to the first butterfly computing unit 39 of the first system To do.
  • the selector 51 input data stream selection circuit for switching the serial operation / parallel operation
  • the direct / parallel switching signal Extend and input to the first butterfly computing unit 39 of the first system To do.
  • the 2nd butterfly computing unit 39 requires 2n + ⁇ -1 delay feedback memories
  • the 3rd and 4th delay feedback memories 1 to 8 and 30 are assigned by bus connection.
  • the 2nd butterfly computing unit 40 requires a delay feedback memory of 2 m + ⁇ -2
  • the 2nd system delay feedback memories 1 to 8 and 30 are assigned by bus connection.
  • the binary counter 20 is operated as a 2 n + ⁇ - advanced counter, and the 2-system butterfly control selects the extension bits 9-8 of the binary counter 20 by the selector 50 (butterfly control switching circuit in series operation) according to the extension instruction signal Extend.
  • the Radix-4 operation stage has been expanded by one stage, so that the twiddle factor W1 (n) supplied to the complex multiplier 17 of the second system and the twiddle factor W1 (n) supplied to the first system are independently controlled. Is required.
  • the generation method is the same as in parallel processing, and can be handled by the algorithm described in the fourth embodiment.
  • FFT pipeline fast Fourier transform
  • IFFT fast inverse Fourier transform
  • the parallelism of the pipeline fast Fourier transform circuit and the pipeline fast inverse Fourier transform circuit can be varied, and the maximum number of data points Nmax can be flexibly dealt with. That is, a configuration optimized by the maximum number of data points Nmax and the degree of parallelism can be provided.
  • c) binary counter binary counter 20 increments cyclically in 2 decimal, which is extended by a clock clk input data selection of the butterfly operation device, delayed feedback memory Read / Write address, omitted in the twiddle factor generator controller and FIG. However, it is used as the conversion result storage address.
  • FIG. 18 shows an embodiment of delay feedback memory (RAM) bus connection.
  • FIG. 18 shows the configuration of systems 2 to 4, focusing on bus connection. The bus reserves write and read buses independently.
  • RAM delay feedback memory
  • the write bus control unit 71 includes butterfly computing units 39,
  • the 2-system 512-point delay feedback memory is configured by 3-4 systems
  • the 2-system 256-point delay feedback memory is configured by 2 systems.
  • the read bus control unit 72 pulls in the all-delay feedback memory data bus for each system.
  • the data selected by the 3rd and 4th buses is used as the 2nd system input and is selected by the selector 74.
  • the data selected by the 2nd bus is returned to the 2nd system and selected by the selector 75.
  • the read bus of each memory is All when disabled by chip select described later. By outputting '0', it can be configured with logical sum.
  • Each delay feedback memory is access-controlled by the chip select from the write bus control unit 71 and the read bus control unit 72. Chip select control is scheduled by the binary counter 20.
  • Other than the delay feedback memory 30 has a selector 73 for selecting feedback from the butterfly computing unit and feedback data from the write bus control unit 71 which are associated one-to-one in parallel operation.
  • the operation data is read from the head of the delay feedback memory connected to the 2 buses and output to Z [n] while storing the input data. Thereafter, the same process is repeated.
  • the Radix-4 algorithm calculation in the next stage is equivalent to the operation of the delay feedback memory only.
  • the 1-system Radix-4 algorithm operation is the same as the item f) in the description of the specific operation in FIG. 14 except that the first stage input is the output of the 2-system complex multiplier 17.
  • the twiddle factor generation and Fourier transform result storage address conversion processes are also the same as the items g) and h) in the description of the specific operation in FIG.
  • the present invention can be applied to wireless communication devices (including wireless base station devices and wireless terminal devices) that employ OFDM systems such as WiMAX (Worldwide Interoperability for Microwave Access) and mobile WiMAX.
  • wireless communication devices including wireless base station devices and wireless terminal devices
  • OFDM systems such as WiMAX (Worldwide Interoperability for Microwave Access) and mobile WiMAX.

Abstract

　乗算器を介して複数段連結する複数のバタフライ演算手段を有し、各バタフライ演算手段は、直列に接続する１対の第１の２入力２出力バタフライ演算器と第２の２入力２出力バタフライ演算器を有する基数４（Radix-4）アルゴリズムによる高速フーリエ変換処理装置を搭載した無線通信装置において、高速フーリエ変換処理装置の乗算器の回転因子の符号を反転させ、且つさらに、後段のバタフライ演算器BF2Bにおけるスワッピング処理の符号変換を実数成分と虚数成分において逆にすることで、Radix-4アルゴリズムによる高速逆フーリエ変換処理装置を実現する。

Description

無線通信装置
　本発明は、OFDM（直交周波数分割多重）方式の無線通信装置に関し、特に、基数４(Radix-4)アルゴリズムによる高速フーリエ変換装置又は高速逆フーリエ変換装置を搭載し、共通リソースにより高速フーリエ変換処理と高速逆フーリエ変換処理を実現し、さらにサブキャリア数が可変するスケーラブルOFDM方式に好適に適用される無線通信装置に関する。
　直交周波数分割多重(OFDM：Orthogonal
Frequency Division Multiplexing)方式は、高速の信号系列を複数の信号系列に並列化し、複数の低速のサブキャリアを用いて同時に伝送を行うマルチキャリア通信方式の一つであり、それぞれのサブキャリアが互いに直交するように配置される。送信側では、データを逆高速フーリエ変換(IFFT)処理を行って各サブキャリアの周波数多重化を行い、受信側では、高速フーリエ変換（FFT）処理を行って受信信号から各サブキャリア信号を分離する。
　図１は、高速フーリエ変換処理の従来の構成例を示す図である。図１の構成は、パイプライン高速フーリエ変換アーキテクチャの一例である（特許文献１の図９参照）。入力データは、最初の一対の２入力２出力バタフライ演算器（以下、バタフライ演算器と称する）9、10における前段のバタフライ演算器9の一方の入力に入力される。バタフライ演算器9の一方の出力は遅延フィードバックメモリ1と接続し、入力データはそのまま遅延フィードバックメモリ1に格納される。格納されたデータは、一定時間遅延させた後、バタフライ演算器9の他方の入力にフィードバックデータとして入力される。バタフライ演算器９によるバタフライ演算結果は、バタフライ演算器9の他方の出力から出力され、後段のバタフライ演算器10の一方の入力に入力される。
　バタフライ演算器10についても、その一方の出力は遅延フィードバックメモリ2と接続し、入力データはそのまま遅延フィードバックメモリ2に格納される。格納されたデータは、一定時間遅延させた後、バタフライ演算器10の他方の入力に入力される。バタフライ演算器10によるバタフライ演算結果は、バタフライ演算器10の他方の出力から出力され、乗算器17に入力される。乗算器17は、入力データに所定の回転因子W1を乗算し、その演算結果を出力し、次の一対のバタフライ演算器11、12における前段のバタフライ演算器11の一方の入力に入力される。
　以降、同一の演算を繰り返し、前段のバタフライ演算器11、13、15は、それぞれ前段のバタフライ演算器9と同一の構成及び機能を有し、それぞれ遅延フィードバックメモリ3、5、7が接続される。また、後段のバタフライ演算器12、14、16は、それぞれ後段のバタフライ演算器10と同一の構成及び機能を有し、それぞれ遅延フィードバックメモリ4、6、8が接続される。バタフライ演算器12と13間の乗算器18は、回転因子W2を入力データに対して乗算し、バタフライ演算器14と15の乗算器19は、回転因子W3を入力データに対して乗算する。バイナリカウンタ20は、クロックに基づいた同期制御手段及びアドレスカウンタとして機能する。
　図２は、前段のバタフライ演算器の構成例を示し、図３は、後段のバタフライ演算器の構成例を示す（特許文献１の図１０及び図１１参照）。各バタフライ演算器では、入力データX(n)の実数成分Xr(n)と虚数成分Xt(n)に分離して演算を行う。図２の前段のバタフライ演算器BF2A（図１の9、11、13、15）は、図示されるように、２つのフィードバックデータ用加算器21と２つの入力データ用加算器22（減算もマイナス値の加算として、減算を実行するものも加算器と称する）と４つのスイッチ23を備え、スイッチ23は、後段のバタフライ演算器に出力される加算又は減算されたデータ又は演算されずに遅延フィードバックメモリに送られるデータのいずれかを制御信号ｓにより選択する。
　図３の後段のバタフライ演算器BF2B（図１の10、12、14、16）も、２つのフィードバックデータ用加算器21と２つの入力データ用加算器22と４つのスイッチ23を備えるが、フィードバックデータ用加算器21の一方及び入力データ用加算器22の一方は、制御信号ｓ及びｔが入力される論理回路24の出力信号に基づいて、加算及び減算が切り替えられる。すなわち、虚数成分側のフィードバックデータ用加算器21は、論理回路24の出力信号の変化に応じて、減算処理を実施し、加算／減算が切り替えられ、虚数成分側の入力データ用加算器22は、論理回路24の出力信号の変化に応じて、加算処理を実施し、減算／加算が切り替えられる。
　さらに、入力データX(n+N/2)の実数成分Xr(n+N/2)と虚数成分Xt(n+N/2)とを入れ替えるスワッピング手段25を備え、遅延フィードバックメモリに格納されたデータが入力されるタイミング期間において、入力データX(n+N/2)の実数成分と虚数成分間の入れ替え処理を実施する。スワッピング手段25による入れ替え処理は、±90°の位相回転に対応する回転因子の乗算処理と等価の処理である。
　上述した図１の構成は、単一経路遅延フィードバックの基数４構造を形成するために、回転因子が分解されている基数２の高速フーリエ変換(FFT)である。すなわち、各バタフライ演算器の入力数は２であり、各バタフライ演算器は基数２による演算を行うが、乗算器の間には２つのバタフライ演算器が直列に接続され、乗算器間における入力数は４であるため、基数２２＝４構造となる。基数２２は、基数４のアルゴリズムとして同一の乗算複雑性を有するが、基数２のバタフライ構造を維持する。
米国特許第６０９８０８８号公報
　OFDM方式による無線信号を送受信する無線基地局装置（無線通信装置）などに搭載されるSoC(System
on Chip)は近年大規模化が加速している。OFDM方式などでは、乗算マクロを含むFIR（Finite Impulse Response :有限インパルス応答）フィルタの搭載は必須であり、ASIC（Application
Specific Integrated Circuit）やFPGA（Field Programmable Gate Array）などのバルクサイズは乗算マクロの使用個数が支配的となっているため、回路規模削減のためには、乗算マクロの使用個数を削減する必要がある。
　上述の図１の構成は、基数(Radixとも称する)４アルゴリズムを展開したパイプライン高速フーリエ変換(FFT)方式であり、２入力のバタフライ演算器２つに対して乗算器１つの構成であるため、基数２の構成（２入力のバタフライ演算器１つに対して１つの乗算器を有する構成）と比較して、乗算器の個数が削減されるが、基数２(Radix-2)アルゴリズムと異なり、図１の高速フーリエ変換(FFT)回路の構成を高速逆フーリエ変換(IFFT)回路としてそのまま単純利用できない。
　また、OFDM方式の無線通信装置において、TDD(Time
Division Duplex)による送受信を完全排他で時分割動作する場合、回路規模削減のためには、共通リソースにより高速フーリエ変換(FFT)処理と高速逆フーリエ変換(IFFT)処理が行われることが望ましい。
　図１の構成は、基数４(Radix-4)アルゴリズムに基づいているので、データ点数Ｎ＝２２ｍを前提としているので、各バタフライ演算器が基数２のバタフライ演算を行うパイプライン方式といえども、データ点数Ｎ２ｍ－１の演算には適さない。しかしながら、IEEE802.16-2004/16eなどの標準規格では、サブキャリア数（データ点数）N=128/256/512/1024というようなスケーラブルOFDM方式を規定しているため、サブキャリア数を柔軟に可変できる高速フーリエ変換回路及び高速逆フーリエ変換回路が要求される。
　さらに、OFDM方式によるマルチバンド対応の無線通信装置では、高速フーリエ変換処理回路と高速逆フーリエ変換処理回路は並列構成を採用する。従来においては、回路規模と処理能力のトレードオフにより、高速フーリエ変換処理回路と高速逆フーリエ変換処理回路の並列度はあらかじめ固定されており、通信環境の変動に応じて柔軟に並列度を可変できない。
　そこで、本装置の目的は、共通リソースにより高速フーリエ変換処理及び高速逆フーリエ変換処理を実現し、また、高速フーリエ変換処理及び高速逆フーリエ変換処理におけるサブキャリア数や並列度を柔軟に可変できる高速フーリエ変換処理装置又は高速逆フーリエ変換装置を搭載する無線通信装置を提供することにある。
　上記目的を達成するための無線通信装置の第一の構成は、高速逆フーリエ変換処理を実行する無線通信装置において、乗算器を介して複数段連結する複数のバタフライ演算手段を有し、各バタフライ演算手段は、直列に接続する１対の第１の２入力２出力バタフライ演算器と第２の２入力２出力バタフライ演算器を有し、前記第１の２入力２出力バタフライ演算器の一方の入力にデータが入力され、一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、他方の出力は前記第２の２入力２出力バタフライ演算器の一方の入力に接続し、前記第２の２入力２出力バタフライ演算器の一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、次段のバタフライ演算手段がある場合は他方の出力は乗算器を介して、次段の前記第１の２入力２出力バタフライ演算器の一方の入力に接続し、前記第１の２入力２出力バタフライ演算器は、一方の入力に入力される入力データの実数成分及び虚数成分それぞれに対して所定の減算処理を行う２つの入力データ用加算器と、他方の入力に入力されるフィードバックデータの実数成分及び虚数成分それぞれに対して所定の加算処理を行う２つのフィードバックデータ用加算器とを有し、前記第２の２入力２出力バタフライ演算器は、一方の入力に入力される入力データの実数成分に対して所定の減算処理又は制御信号に応じた切替制御による加算処理を選択的に実行する入力データ用加算器と虚数成分に対して所定の減算処理を行う別の入力データ用加算器と、他方の入力に入力されるフィードバックデータの実数成分に対して所定の加算処理又は制御信号に応じた切替制御による減算処理を選択的に実行するフィードバックデータ用加算器と虚数成分に対して所定の加算処理を行う別のフィードバックデータ用加算器と、一方の入力に入力される入力データの実数成分と虚数成分とを入れ替える第１の入れ替え手段とを有する。
　本無線通信装置の第２の構成は、上記第１の構成において、初段の前記第１の２入力２出力バタフライ演算器は、一方の入力に入力される入力データの実数成分及び虚数成分と他方の入力に入力されるフィードバックデータの実数成分及び虚数成分とをそれぞれ入れ替える第２の入れ替え手段とを備える。
　本無線通信装置の第３の構成は、高速フーリエ変換処理及び高速逆フーリエ変換処理を実行する無線通信装置において、乗算器を介して複数段連結する複数のバタフライ演算手段を有し、各バタフライ演算手段は、直列に接続する１対の第１の２入力２出力バタフライ演算器と第２の２入力２出力バタフライ演算器を有し、前記第１の２入力２出力バタフライ演算器の一方の入力にデータが入力され、一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、他方の出力は前記第２の２入力２出力バタフライ演算器の一方の入力に接続し、前記第２の２入力２出力バタフライ演算器の一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、次段のバタフライ演算手段がある場合は他方の出力は乗算器を介して、次段の前記第１の２入力２出力バタフライ演算器の一方の入力に接続し、前記第１の２入力２出力バタフライ演算器は、一方の入力に入力される入力データの実数成分及び虚数成分それぞれに対して所定の減算処理を行う２つの入力データ用加算器と、他方の入力に入力されるフィードバックデータの実数成分及び虚数成分それぞれに対して所定の加算処理を行う２つのフィードバックデータ用加算器とを有し、前記第２の２入力２出力バタフライ演算器は、一方の入力に入力されるデータの実数成分及び虚数成分それぞれに対して所定の減算処理を行う２つの入力データ用加算器と、他方の入力に入力されるデータの実数成分及び虚数成分それぞれに対して所定の加算処理を行う２つのフィードバックデータ用加算器とを有し、前記入力データ用加算器の一方は、制御信号に応じた切替制御による減算処理又は加算処理を選択的に実行し、前記フィードバックデータ用加算器の一方は、制御信号に応じた切替制御による加算処理又は減算処理を選択的に実行し、さらに、前記第２の２入力２出力バタフライ演算器は、一方の入力に入力される入力データの実数成分と虚数成分とを入れ替える第１の入れ替え手段と、他方の入力に入力されるフィードバックデータの実数成分と虚数成分とを入れ替える第２の入れ替え手段と、一方の出力から出力されるデータの実数成分と虚数成分とを入れ替える第３の入れ替え手段と、他方の出力から出力されるデータの実数成分と虚数成分とを入れ替える第４の入れ替え手段とを有し、前記第１乃至第４の入れ替え手段それぞれの入れ替え動作は、高速フーリエ変換処理時と高速逆フーリエ変換処理時において反対となる。
　本無線通信装置の第４の構成は、高速フーリエ変換処理及び高速逆フーリエ変換処理を実行する無線通信装置において、乗算器を介して複数段連結する複数のバタフライ演算手段を有し、各バタフライ演算手段は、直列に接続する１対の第１の２入力２出力バタフライ演算器と第２の２入力２出力バタフライ演算器を有し、前記第１の２入力２出力バタフライ演算器の一方の入力にデータが入力され、一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、他方の出力は前記第２の２入力２出力バタフライ演算器の一方の入力に接続し、前記第２の２入力２出力バタフライ演算器の一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、次段のバタフライ演算手段がある場合は他方の出力は乗算器を介して、次段の前記第１の２入力２出力バタフライ演算器の一方の入力に接続し、前記第１の２入力２出力バタフライ演算器は、一方の入力に入力される入力データの実数成分及び虚数成分それぞれに対して所定の減算処理を行う２つの入力データ用加算器と、他方の入力に入力されるフィードバックデータの実数成分及び虚数成分それぞれに対して所定の加算処理を行う２つのフィードバックデータ用加算器とを有し、前記第２の２入力２出力バタフライ演算器は、一方の入力に入力される入力データの実数成分及び虚数成分それぞれに対して所定の減算処理を行う２つの入力データ用加算器と、他方の入力に入力されるフィードバックデータの実数成分及び虚数成分それぞれに対して所定の加算処理を行う２つのフィードバックデータ用加算器とを有し、前記入力データ用加算器の一方は、制御信号に応じた切替制御による加算処理又は減算処理を選択的に実行し、前記フィードバックデータ用加算器の一方は、制御信号に応じた切替制御による減算処理又は加算処理を選択的に実行し、高速フーリエ変換処理時と高速逆フーリエ変換処理時において、前記２つの入力データ用加算器の一方と他方の加減則動作が入れ替わり、前記２つのフィードバックデータ用加算器の一方と他方の加減則動作が入れ替わる。
　本無線通信装置の第５の構成は、高速フーリエ変換処理及び高速逆フーリエ変換処理の少なくとも一方を実行する無線通信装置において、乗算器を介して複数段連結する複数のバタフライ演算手段を有し、各バタフライ演算手段は、直列に接続する１対の第１の２入力２出力バタフライ演算器と第２の２入力２出力バタフライ演算器を有し、前記第１の２入力２出力バタフライ演算器の一方の入力にデータが入力され、一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、他方の出力は前記第２の２入力２出力バタフライ演算器の一方の入力に接続し、前記第２の２入力２出力バタフライ演算器の一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、次段のバタフライ演算手段がある場合は他方の出力は乗算器を介して、次段の前記第１の２入力２出力バタフライ演算器の一方の入力に接続し、高速フーリエ変換処理又は高速逆フーリエ変換処理のデータ点数に応じて、初段の第１の２入力２出力バタフライ演算器から順に所定数のバタフライ演算器のバタフライ演算動作を停止させ、途中段の前記第１又は第２の２入力２出力バタフライ演算器からバタフライ演算動作が開始される。
　本無線通信装置の第６の構成は、上記第５の構成において、途中段の前記第２の２入力２出力バタフライ演算器からバタフライ演算動作が開始される場合、前記第２の２入力２出力バタフライ演算器は、前記第１の２入力２出力バタフライ演算器のバタフライ演算動作を実行する。
　本無線通信装置の第７の構成は、高速フーリエ変換処理及び高速逆フーリエ変換処理の少なくとも一方を実行する無線通信装置において、乗算器を介して複数段連結する複数のバタフライ演算手段をそれぞれ有するデータ点数N=2nで動作する複数ｐの処理部を備え、該複数の処理部は、データ点数N=2n×ｐによる並列処理動作を実行し、各バタフライ演算手段は、直列に接続する１対の第１の２入力２出力バタフライ演算器と第２の２入力２出力バタフライ演算器を有し、前記第１の２入力２出力バタフライ演算器の一方の入力にデータが入力され、一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、他方の出力は前記第２の２入力２出力バタフライ演算器の一方の入力に接続し、前記第２の２入力２出力バタフライ演算器の一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、次段のバタフライ演算手段がある場合は他方の出力は乗算器を介して、次段の前記第１の２入力２出力バタフライ演算器の一方の入力に接続し、データ点数N=2n×ｐによる並列処理動作を実行する前記複数の処理部を、データ点数N=2n+α（α：ｐ≧2αを満たす整数）による直列処理動作させる切替手段を有する本無線通信装置の第８の構成は、上記第７の構成において、直列処理動作時は、前記切替手段により、前記複数の処理部のうちの第１の処理部の少なくとも一つの第１又は第二のバタフライ演算器が、乗算器を介して前記複数の処理部のうちの第２の処理部の初段の第１の２入力２出力バタフライ演算器に直列に接続し、前記複数の処理部における各バタフライ演算器に対応付けられた遅延フィードバックメモリを他のバタフライ演算器と共有可能とするために、各バタフライ演算器と各遅延フィードバックメモリはバス接続する。
　本無線通信装置の第９の構成は、上記第７又は第８の構成において、各処理部は、各バタフライ演算器に対応付けられていない少なくとも１ワード分の追加の遅延フィードバックメモリを備える。
　開示の装置によれば、基数４アルゴリズムによる高速逆フーリエ変換装置が提供され、基数２による高速逆フーリエ変換装置と比べて、乗算器の数が低減され、また、基数４アルゴリズムによる高速フーリエ変換と高速逆フーリエ変換を共通リソースに処理可能となるので、回路規模の増大を抑制することができる。
　サブキャリア数や並列度を可変できる高速フーリエ変換処理装置又は高速逆フーリエ変換装置を提供することにより、スケーラブルOFDMに対して柔軟に対応可能な無線通信装置が実現可能となる。
高速フーリエ変換処理の従来の構成例を示す図である。 前段のバタフライ演算器の構成例を示す図である。 後段のバタフライ演算器の構成例を示す図である。 基数２(radix-2)アルゴリズムによる高速フーリエ変換のバタフライ演算フローを示す図である。 変形基数２(radix-2)アルゴリズムによる高速フーリエ変換のバタフライ演算フローを示す図である。 基数４(radix-4)アルゴリズムによる高速フーリエ変換のバタフライ演算フローを示す図である。 変形基数２(radix-2)アルゴリズムによる高速逆フーリエ変換のバタフライ演算フローを示す図である。 基数４(radix-4)アルゴリズムによる高速逆フーリエ変換のバタフライ演算フローを示す図であり、 Radix-4アルゴリズムによる高速逆フーリエ変換処理における後段のバタフライ演算器の構成例を示す。 高速逆フーリエ変換処理における周波数配置の例について示す図である。 周波数配置を並び替える場合の基数４(radix-4)アルゴリズムによる高速逆フーリエ変換のバタフライ演算フローを示す図である。 図１１のRadix-4アルゴリズムによる高速逆フーリエ変換処理における前段のバタフライ演算器（先頭のバタフライ演算器のみ）の構成例を示す図である 高速フーリエ変換処理及び高速逆フーリエ変換処理両方に適用可能な後段のバタフライ演算器の構成例を示す図である。 第４の実施の形態における32点高速フーリエ変換装置の構成例を示す図である。 図１４のバタフライ演算器42の構成例を示す図である。 回転因子生成手段の構成例を示す図である。 N＝28×４並列を例にした第５の実施の形態における高速フーリエ変換装置又は高速逆フーリエ変換装置の構成図を示す図である。 遅延フィードバックメモリのバス接続実施例を示す図である。
符号の説明
１～８：遅延フィードバックメモリ、９、１１、１３、１５：前段のバタフライ演算器、１０、１２、１４、１６：後段のバタフライ演算器、１７～１９：乗算器、２０：バイナリカウンタ、２１、２２：加算器、２３：選択回路、２４：±ｊ制御用論理回路、２５：実数／虚数成分スワッピング手段、２６：入力データ／フィードバックデータスワッピング手段、２７：前段のバタフライ演算器用実数／虚数成分スワップ制御用論理回路、２８：後段のバタフライ演算器用実数／虚数成分スワップ制御用論理回路、３０：拡張遅延フィードバックメモリ、３７：アドレス変換部、３８：バッファ、３９、４１、４３、４５：前段のバタフライ演算器、４０、４２、４４、４６：後段のバタフライ演算器、５０：直列動作時バタフライ制御切替回路、５１：直列動作／並列動作切替用入力データストリーム選択回路、６４：象限識別部、６５：Ｃｏｓテーブル、６６：符号変換部、７１：書き込みバス制御部、７２：読み出しバス制御部、７３、７４、７５：セレクタ
　以下、図面を参照して実施の形態について説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。以下の各実施の形態例では、OFDM方式を採用する無線通信装置に搭載される高速フーリエ変換装置又は高速逆フーリエ変換装置の構成について説明する。
　（第１の実施の形態例）
　第１の実施の形態例では、図１の構成を高速逆フーリエ変換処理（ＩＦＦＴ）に適用するための変形について説明する。以下では、一例として、データ点数N=16における基数２(radix-2)アルゴリズムによる高速フーリエ変換のバタフライ演算フローから、順次、基数４(radix-4)アルゴリズムによる高速フーリエ変換のバタフライ演算フローを求め、それに基づいて、基数４(radix-4)アルゴリズムによる高速逆フーリエ変換のバタフライ演算フローを導く。
　図４は、radix-２アルゴリズムによる高速フーリエ変換のバタフライ演算フローを示す図である。各ステージの演算は一つのバタフライ演算器の演算に相当し、各ステージ間の回転因子は乗算器による該回転因子の乗算に相当する。図４は、radix-２アルゴリズムであるため、各ステージ間、即ち一つのバタフライ演算器毎に乗算器を必要とする構成となる。回転因子Ｗの周期性を利用すると、図４の演算フローを図５のように変形することができる。
　図５は、変形radix-２アルゴリズムによる高速フーリエ変換のバタフライ演算フローを示す図である。図５では、第１ステージと第２ステージ間の回転因子、第３ステージと第４ステージ間の回転因子をW4のみとなるように変形している。回転因子W4（＝WＮ／４）は、－90°（以降－ｊと表記する）の位相に相当し、複素乗算では、±90°の位相回転は、実数成分と虚数成分のスワッピング（入れ替え）と符号変換により実現できることから、回転因子W4のための乗算器が不要となり、第１ステージと第２ステージ間の乗算器及び第３ステージと第４ステージ間の乗算器を削減することができ、radix-４アルゴリズムが実現される（図６参照）。
　図６は、radix-４アルゴリズムによる高速フーリエ変換のバタフライ演算フローを示す図である。図５における第１ステージと第２ステージ間の回転因子W4及び第３ステージと第４ステージ間の回転因子W4の乗算は、乗算器に代わって、実数成分と虚数成分のスワッピング操作により実現される（図３のスワッピング手段25に相当）。図６のバタフライ演算を実現する構成が、図１の構成であり、図１におけるバタフライ演算器の構成は図２及び図３の構成となる。
　パイプライン処理では、インターリーブ型処理と異なり、バタフライ演算器に接続する遅延フィードバックメモリ（ランダムアクセスメモリ、レジスタ）（図１の参照符号１～８に相当）へ、N/2n（N：データ点数、n：バタフライ演算ステージ）サンプルバッファリングし、まず、前段のバタフライ演算器（第１ステージ又は第３ステージ）は、遅延フィードバックメモリから読み出したデータと入力データストリームでバタフライ演算を実施する。サンプルIndexが0～N/2n-1の演算結果は後段のバタフライ演算器（第２ステージ又は第４ステージ）へ出力され、N/2n～N/2n-1-1の演算結果は再び遅延フィードバックメモリへ格納する。N/2nサンプルバタフライ演算結果出力後、格納しておいたN/2nサンプルを遅延フィードバックメモリから読み出すと同時に入力データストリームを格納する。各ステージにおいて、以降同様のバタフライ演算を繰り返すことでパイプライン高速フーリエ変換(FFT)が実現される。
　次に、図６に示したradix-４アルゴリズムによる高速フーリエ変換を高速逆フーリエ変換に適用する場合を考える。式(1)は離散的フーリエ変換（DFT）の定義、式(2)は離散的逆フーリエ変換（IDFT）の定義である。２式の差異の一つは、回転因子の符号であり逆回転の関係にある。回転因子は複素数であるため、ハードウェアでの実現手段は虚数成分を×-1すればよい。もう一つの差異は積分結果の1/Nであり、データ数がN=2nなので、ハードウェアでの実現手段はnビットシフトで実現できる。
Figure JPOXMLDOC01-appb-M000001
Figure JPOXMLDOC01-appb-M000002
　　G[k]　：周波数関数
　　g[n]　：時間関数
　　N　：データ点数
　　WN＝e-j2π/N＝Cos(2π/N)－jSin(2π/N)：回転因子
 
　図７は、変形radix-２アルゴリズムによる高速逆フーリエ変換のバタフライ演算フローを示す図であり、図５を(2)式に従い高速逆フーリエ変換（IFFT）フローに書き換えたものである。回転因子のコンスタレーションは、高速フーリエ変換（FFT）と等価であるが、符号はすべて反対となる。
　図８は、radix-４アルゴリズムによる高速逆フーリエ変換のバタフライ演算フローを示す図であり、図７のフローを、Radix-4アルゴリズムに変換したものである。この場合、乗算器による複素乗算処理が行われる回転因子については、高速フーリエ変換における回転方向と逆回転の回転因子を与えればよいが、前段のバタフライ演算器と後段のバタフライ演算器間にある回転因子（－W4）は、高速フーリエ変換（FFT）と逆に+90°(以降jと表記する)のスワッピング処理となり、図８に示すように、第１のステージと第２ステージ間及び第３ステージと第４ステージ間にスワッピング処理を含むバタフライ演算フローで実現する。このように、回転因子に対する処理について、複素乗算処理に代わってスワッピング処理が行われるため、乗算器に高速フーリエ変換処理の回転因子と逆回転の回転因子を与えるだけでは、高速逆フーリエ変換（IFFT）を実現することはできない。スワッピング処理についても、高速フーリエ変換処理のスワッピング処理と反対の符号変換を実施する必要がある。
　図９は、Radix-4アルゴリズムによる高速逆フーリエ変換処理における後段のバタフライ演算器の構成例を示す。図８に示すバタフライ演算フローで実現するための後段のバタフライ演算器は、図３の構成（Radix-4アルゴリズムによる高速フーリエ変換処理における後段のバタフライ演算器の構成）と同様に、入力データX(n+N/2)の実数成分Xr(n+N/2)と虚数成分Xt(n+N/2)とを入れ替えるスワッピング手段25bと２つのフィードバックデータ用加算器21と２つの入力データ用加算器22と４つのスイッチ23を備え、フィードバックデータ用加算器21の一方及び入力データ用加算器22の一方は、制御信号ｓ及びｔが入力される論理回路24の出力信号に基づいて、加算及び減算が切り替えられる。
　このとき、図３の構成と比較して、加算及び減算の切替が切り替えられるフィードバックデータ用加算器21と入力データ用加算器22が、図３の構成と反対とする。すなわち、高速フーリエ変換処理に対応する図３の構成は、虚数成分側のフィードバックデータ用加算器21と入力データ用加算器22の加算及び減算が切り替えられるが、図９の構成では、実数成分を演算するフィードバックデータ用加算器21と入力データ用加算器22の加算及び減算が切り替えられる。すなわち、実数成分側のフィードバックデータ用加算器21は、論理回路24の出力信号の変化に応じて、減算処理を実施し、加算／減算が切り替えられ、実数成分側の入力データ用加算器22は、論理回路24の出力信号の変化に応じて、加算処理を実施し、減算／加算が切り替えられる。
　このように、図８に示したRadix-4アルゴリズムによる高速逆フーリエ変換処理を実現する場合、図６に示したRadix-4アルゴリズムによる高速フーリエ変換処理を実現する図１の構成と比較して、乗算器における回転因子の符号を反転させるのみならず、後段のバタフライ演算器BF2Bにおけるスワッピング処理の符号変換を実数成分と虚数成分において逆にすることで、図８のRadix-4アルゴリズムによる高速逆フーリエ変換処理が実現される。パイプライン高速逆フーリエ変換に、Radix-4アルゴリズムを適用可能となることにより、Radix-2アルゴリズムに比べて乗算器の数が約半分となり、回路規模の増大を抑制できる。
　（第２の実施の形態例）
　第２の実施の形態例では、高速逆フーリエ変換処理における周波数配置について説明する。図１０は、高速逆フーリエ変換処理における周波数配置の例について示す図であり、データ点数Ｎにおいて、図１０（ａ）は、サンプリング周波数の基準をインデックス(index)０に設定する場合（第１の周波数配置例）であり、図１０（ｂ）は、サンプリング周波数の基準をインデックスN/2に設定する場合（第２の周波数配置例）である。周波数配置については、高速逆フーリエ変換処理の前処理を実行するベースバンド部の構成により決定されるが、ベースバンド部でいずれか一方に決定された周波数配置を他方に変更する場合は、高速逆フーリエ変換処理前に変更する必要がある。第２の周波数配置例（図１０（ｂ））は、例えばWiMAX(Worldwide
Interoperability for Microwave Access)の標準規格IEEE802.16-2004/16e仕様で規定されており、従来のパイプライン処理で採用されている第１の周波数配置例（図１０（ａ））の周波数配置を第２の周波数配置例（図１０（ｂ））の周波数配置に変更するためには、第１のステージにおける前段のバタフライ演算前に並び替える必要がある。
　図１１は、周波数配置を並び替える場合のradix-４アルゴリズムによる高速逆フーリエ変換のバタフライ演算フローを示す図であり、図８のバタフライ演算フローに、第１の周波数配置例（図１０（ａ））から第２の周波数配置例（図１０（ｂ））への並べ替え処理80が加えられたものである。
　図１２は、図１１のRadix-4アルゴリズムによる高速逆フーリエ変換処理における前段のバタフライ演算器（先頭のバタフライ演算器のみ）の構成例を示す。前段のバタフライ演算器（先頭のみ）は、図２の構成に加えて、データインデックスを並べ替えるインデックス並べ替え処理手段26をバタフライ演算前に有する。
　このように、第２の実施の形態によれば、周波数配置の違いを、高速逆フーリエ変換回路で吸収するようにしたため、ベースバンド処理部の出力フォーマットが柔軟になり、異なる周波数配置が混在しても対応可能となる。
　（第３の実施の形態例）
　第３の実施の形態例では、図９のバタフライ演算器を高速フーリエ変換処理にも適用可能にするための変形について説明する。第１の実施の形態例で述べたように、図３に示したradix-4アルゴリズムにおけるパイプライン高速フーリエ変換（FFT）における後段のバタフライ演算器（図３）において、入力データの実数成分と虚数成分をスワッピングし且つ実数成分と虚数成分間の加減則を切り替えることにより、radix-4アルゴリズムにおけるパイプライン高速逆フーリエ変換（IFFT）が実現される（図９）。
　従って、後段のバタフライ演算器での該加減則を固定して、入力データと出力データの両方において、実数成分と虚数成分間のスワッピング制御を行うことで、後段のバタフライ演算器を、高速フーリエ変換処理及び高速逆フーリエ変換処理のいずれにも適用可能とすることができる。
　図１３は、高速フーリエ変換処理及び高速逆フーリエ変換処理両方に適用可能な後段のバタフライ演算器の構成例を示す。図１３の構成は、図３の構成に対して、４つのスワッピング手段25が追加された構成であり、入力データX(n)の実数成分Xr(n)と虚数成分Xt(n)間を入れ替えるスワッピング手段25a、入力データX(n+N/2)の実数成分Xr(n+N/2)と虚数成分Xt(n+N/2)間を入れ替えるスワッピング手段25b、出力データＺ（ｎ）の実数成分Zr(n)と虚数成分Zt(n)間を入れ替えるスワッピング手段25c及び入力データZ(n+N/2)の実数成分Zr(n+N/2)と虚数成分Zt(n+N/2)間を入れ替えるスワッピング手段25dを有する。図９のスワッピング手段25bと図１３のスワッピング手段25bは同一の構成要素である。
　高速フーリエ変換処理と高速逆フーリエ変換処理を切り替えるための制御信号Ｍを各スワッピング手段25(25a、25b、25c、25d)に供給し、動作を切り替えることで高速フーリエ変換処理と高速逆フーリエ変換処理のいずれに適用可能となる。
　このように、第３の実施の形態例によれば、パイプライン高速フーリエ変換及び高速逆フーリエ変換を共通リソースで処理するため、回路規模を縮小できるだけでなく、スタンバイ電力の低下により低電力化も実現される。
　図１３の構成例では、スワッピング手段25a、25c、25dには制御信号Ｍがそのまま供給し、スワッピング手段25bには制御信号Mと論理回路24の出力信号との排他的論理和回路（EX-OR）28の出力信号を供給する（すなわち、スワッピング手段25a、25c、25dの論理値と反対の論理値を供給する）ことで、高速フーリエ変換処理(FFT)と高速逆フーリエ変換処理(IFFT)の切替が可能となる。
　回転因子については、クロック信号clkにより動作するバイナリカウンタに従い、実数成分にCos成分を虚数成分にSin成分を供給するが、上述したように高速フーリエ変換(FFT)と高速逆フーリエ変換（IFFT）では、回転因子の回転方向が逆であり、高速フーリエ変換処理(FFT)と高速逆フーリエ変換処理(IFFT)の切替を可能とするために、Sin成分を×(±1)する切替え機能を持たせる。生成方法としては、バイナリカウンタの下位2bit以外の上位ビットを反転して式(A)により得られるIndex
k’に、以下に示す表１のBinCnt[2(m-i-1)+1 : 2(m-i-1)]を乗じて、回転因子をテーブル変換により求める。
Figure JPOXMLDOC01-appb-M000003
Figure JPOXMLDOC01-appb-T000001
　（第４の実施の形態例）
　第１乃至第３の実施の形態例におけるRadix-4アルゴリズムによる高速フーリエ変換装置及び高速逆フーリエ変換装置は、基数2のバタフライ演算器を用いたパイプライン方式といえども、Radix-4アルゴリズムはデータ点数N=22mを前提に考案されており、データ点数N=22m-1の演算には適さない。しかし、IEEE802.16-2004/16e等の標準規格では、サブキャリア数128/256/512/1024というようなスケーラブルOFDMシンボル変調方式を規定している。第４の実施の形態例では、それらに対応するためサブキャリア数を柔軟に可変できるパイプライン高速フーリエ変換(FFT)及び逆フーリエ変換(IFFT)方式を提供する。
　スケーラブルOFDMシンボル変調方式に対応するためには、データ点数N=22m-1のフーリエ変換が必須であり、Radix-4アルゴリズムを適用する場合、インターリーブ型の処理では最終ステージをRadix-2アルゴリズムにより処理するミックス型が一般的である。パイプライン処理では、ステージ毎のバタフライ演算回数（＝遅延フィードバックメモリ容量）を可変制御することになり繁雑性が増す。第４の実施の形態例では、初段ステージでRadix-2アルゴリズム処理し、以降Radix-4アルゴリズムを適用することにより可変制御を簡易化できる。図８中のN=23処理（点線囲い部分）において、第２ステージが初段ステージとなり、Radix-2アルゴリズム処理に相当する。
　図１の構成において、データ点数N≦2ｎの高速フーリエ変換(FFT)及び高速逆フーリエ変換(IFFT)を処理するためには、まず余剰なバタフライ演算をディセーブル処理させる必要がある。データ点数N=23処理であれば、図９の第1ステージが余剰なバタフライ演算に当たる。ディセーブル処理は、バタフライ演算段数に応じバイナリカウンタ20のMSB側から該当ビットをマスク（0固定）することで実現できる。高速フーリエ変換(FFT)も高速逆フーリエ変換(IFFT)も実現手段は共通のため、以降は図１４に示す32点高速フーリエ変換(FFT)を例に説明する。
　図１４は、第４の実施の形態における32点高速フーリエ変換装置の構成例を示す。バイナリカウンタ20は、如何なるデータ点数においてもリニアにカウントして構わない。バイナリカウンタ20のbit7～bit5の出力を論理積31～33でマスクすると、BF2Ａバタフライ演算器39と41のデータ選択信号sが0固定となり、入力データX[n+N/2]が単一遅延フィードバック経路よりN/2サンプル遅延してZ[n]へ出力される。同様に、後述するBF2Bバタフライ演算器40の実数／虚数データスワップ制御がディセーブルとなり、入力データX[n+N/2]が単一遅延フィードバック経路よりN/2サンプル遅延してZ[n]へ出力される。
　次に、複素乗算器17は、マスクされたバイナリカウンタ20の出力を使用することにより回転因子のIndex＝0となるためW0固定となる（上述の式(A)参照）。この複素乗算も処理遅延するだけで入力データが次段のバタフライ演算器へ出力される。これにより、256点FFT処理と同一のスループットで入力データが初段ステージとなるバタフライ演算器42に到達する。
　図１５は、図１４のバタフライ演算器42の構成例を示す。バタフライ演算器42は、前段のバタフライ演算器BF2Aと後段のバタフライ演算器BF2Bの両機能を切り替え可能な構成である。32点ＦＦＴのような場合に、BF2Bタイプのバタフライ演算器10（後段のバタフライ演算器）をRadix-2アルゴリズムとして使用しなければならない。これに対応するためにRadix-4アルゴリズムの後段のバタフライ演算器に設けられる実数／虚数データスワッピング手段２５は、初段演算指示f2により1固定とすることで、図１５のBF2Bバタフライ演算器42の論理積24は0固定（スワップなし）となり、BF2Aバタフライ演算器と等価論理となる。さらに、BF2Aバタフライ演算器と同様に入力データストリームX[n]とX[n+N/2]のスワッピング手段26（図１２参照）を有することで、高速逆フーリエ変換(IFFT)の周波数配置に柔軟に対応できる。BF2Bバタフライ演算器の構成は、図１３のフィードバックデータ用加算器21,
22の加減算則をフーリエ変換モードMで切り替える方式である。
　回転因子生成に関しては、WNの周期性を利用すると、上述のマスクしたバイナリカウンタ20を使用することで実現できる。任意の整数qに対して式(3)が成り立つので、条件式(A)から256点FFTの回転因子生成を使用した場合、32点FFTに対しq=8となっており等価性が保障される。
Figure JPOXMLDOC01-appb-M000004
　また、スケーラブルOFDMシンボル変調方式に対応するには、サブキャリア数に応じてバイナリカウンタ20へ供給されるクロックレートも1/nする必要がある。ただし、そうすると、実遅延時間が遅くなる。それを調整するために、図１４に示されるように、高速フーリエ変換（FFT）も高速逆フーリエ変換（IFFT）も後段で、データインデックス並び替え処理のためバッファ38を実装する。これを利用してn倍速処理で変換を行い、スケーラブルシンボルレートの変換は並び替え処理で行う。n倍速処理にて空いた時間は、NULL処理又は時分割多重によりマルチバンド処理に利用できる。
　アドレス変換部３７は、バンド多重数に従いバイナリカウンタ20をデコードする。バンド多重数は、バイナリカウンタ20の上位ビットで識別し、バッファ38のバンク制御を行う。図１４の例ではマスクbitのbit7～5に相当する。バイナリカウンタ20の残りのビットはリバースして書込みアドレスとする。読出し側で並び替えを行う場合には、ビットリバースせず書込みアドレスとする。また、後段のバッファ38は後述のように2面構成をとるため、OFDMシンボル周期で面情報を生成する。
　バッファ38は、書込み又は読出しアドレスの何れかがビットリバースによりランダム的なアクセスとなる。そのため、Read/Write競合を回避のために2面(N＝2n×2)構成とする。高速フーリエ変換(FFT)において、図１０（ｂ）の周波数配置に対応する場合は、バッファ38の読出し時に行うことで対応する。
　図１４の構成例の具体的な動作について、最大データ点数Nmax＝28の構成でNmax＝25×23マルチバンドのパイプライン高速逆フーリエ変換(IFFT)を処理する場合について説明する。
　a)バイナリカウンタマスク設定
　バイナリカウンタイネーブル(EN[7:2])は、”000111”のようにバタフライ演算器39～41に該当するビットをマスク設定する。
　b)周波数配置による入力データストリームスワップ制御
　周波数配置を図１０（ｂ）の配置とすると、初段バタフライ演算器42（図１５参照）の入力データストリームスワップ指定(r=1)とし、その他のバタフライ演算器はスルー指定(r=0)とする。
　c)バイナリカウンタ
　バイナリカウンタ20は、クロックclk入力によりサイクリックにインクリメントし、バタフライ演算器のデータ選択、遅延フィードバックメモリRead/Writeアドレス、回転因子生成コントローラ及び逆フーリエ変換結果格納アドレスとして使用する。
　d)入力データストリーム遅延
　バタフライ演算器39, 40は、それぞれ遅延フィードバックメモリ1,
2の容量分遅延してデータを複素乗算器17へ送出する。複素乗算器17への回転因子は、W1(0)が供給され1+j0の演算によりスルーで乗算結果が出力され、バタフライ演算器41も同様に、遅延フィードバックメモリ3の容量分遅延して出力する。
　e)初段バタフライ演算
　入力データN/2=16点をZ[n+N/2]経由で遅延フィードバックメモリ4に格納後、データを先頭から読出しながらX[n]とX[n+N/2]をスワップして(上述のb)項参照)、バタフライ演算を行う。演算結果のIndex
0～N/2-1データはZ[n]に出力され、Index N/2～N-1データはZ[n+N/2]経由で遅延フィードバックメモリ4に格納される。次のN/2データ期間は、遅延フィードバックメモリ4の先頭から演算結果を読出しZ[n]へ出力しつつ入力データストリームを格納する。以降、同じ処理を繰り返す。
　f)Radix-4アルゴリズム演算
　複素乗算器18より入力された前段のバタフライ演算器43では、データN/2=8点をZ[n+N/2]経由で遅延フィードバックメモリ5に格納後、データを先頭から読出しながらX[n]とX[n+N/2]でバタフライ演算を行う。演算結果のIndex
0～N/2-1データはZ[n]に出力され、Index N/2～N-1データはZ[n+N/2]経由で遅延フィードバックメモリ5に格納される。次のN/2データ期間は、遅延フィードバックメモリ5の先頭から演算結果を読出しZ[n]へ出力しつつ入力データを格納する。
　後段のバタフライ演算器44では、データN/2=4点をZ[n+N/2]経由で遅延フィードバックメモリ6に格納後、データを先頭から読出しながらX[n]とX[n+N/2]でバタフライ演算を行う。この時、バイナリカウンタ20のbit3に従い加減算則制御t=1であれば加減算を実施し、t=0であれば±jのスワップ加算を実施する。演算結果のIndex
0～N/2-1データはZ[n]に出力され、Index N/2～N-1データはZ[n+N/2]経由で遅延フィードバックメモリ6に格納される。次のN/2データ期間は、遅延フィードバックメモリ6の先頭から演算結果を読出しZ[n]へ出力しつつ入力データを格納する。以降、同処理を繰り返す。
　次段のRadix-4アルゴリズム演算も遅延フィードバックメモリの容量が異なるだけで、等価動作となる。
　g)回転因子生成
　図１６は回転因子生成手段の構成例を示す。各複素乗算器に供給される回転因子は独立動作する必要があり、本構成を複素乗算器と同数(本実施例：i=1,2,3)実装する。
　バイナリカウンタ20の出力は、Radix-4出力データと同調させる必要がある。バイナリカウンタ20が2n進カウタであることを利用して遅延段数相当減算（加算器61）すれば等価となる。この出力をバタフライ演算制御と同一論理でマスク処理62後、下位2bit以外の上位ビットをリバースし、n-(i+1)*2ビット左(上位)シフトしmod
N/4すると式(A)を実現したことになる。これに先程切り捨てた基準信号の下位2bitを乗じることでIndex kを求め、表１の回転因子を得る。
　本例では、回転因子を第1象限(N/4サンプル)のCosテーブル65にて生成する（N/8サンプルでも可能である）。Index
kの上位2bitにより象限を識別し、Cos/Sinアドレスを生成しテーブル変換した後、符号変換部66により符号変換すれば回転因子は求まる。フーリエ変換と逆フーリエ変換時の逆回転は、符号変換部66による符号変換処理で行うと効率がよい。得られた回転因子は、複素乗算器へ送出され乗算される。複素乗算器の構成は既知のため省略する。
　h)逆フーリエ変換結果格納アドレス変換
　バンド多重がない場合には、単純にバイナリカウンタ20の出力をビットリバースすればよいが、バンド多重している場合には、多重数に応じてバンド識別する必要がある。但し、ハード処理遅延は、遅延相当の減算で調整する。バンド識別は、バイナリカウンタ20のbit
m-1～b-b-1で行い、後段のバッファ38のバンク制御に使用する。書込みアドレスは、残りのビットをリバースすればよい。また、書込みアドレスの最終番地（All
‘1’）のタイミングで、面情報フラグをトグルする。書込みの時点で、データ並び替えは完了しているので、読出し側は書込み面と逆側を単純に読み出す。
　このように、第４の実施の形態例によれば、スケーラブルOFDM方式において、クロックレートを可変せずに、最大データ点数Nmax＝２2nという構成で、時分割多重処理することにより、Nmax＝２n×２のようなマルチバンド構成も提供可能となる。その場合、データ処理遅延が一定のため、バンド構成変更に伴う通信装置のRound
Trip遅延測定を省略できる。
　（第５の実施の形態例）
　第５の実施の形態例では、並列構成の高速フーリエ変換装置及び高速逆フーリエ変換装置において、並列処理と直列処理とを切替可能とし、直列処理時に、動作していない系統のバタフライ演算器を、動作させる系統のバタフライ演算器と直列に接続するようにすることで、各系統に入力されるデータ点数より多いデータ点数での処理を実現する。
　ハードリソースを最適化し並列処理時にはデータ点数N＝2n×p（p：並列度）で動作し、拡張による直列処理時にはデータ点数N＝2n+α（α：p≧2αを満たす整数）でパイプライン高速フーリエ変換(FFT)及び高速逆フーリエ変換(IFFT)を実現する。
　図１７は、N＝28×４並列を例にした第５の実施の形態における高速フーリエ変換装置又は高速逆フーリエ変換装置の構成図を示す。図１７は、説明の簡略化のため拡張直列動作時のバタフライ演算経路を固定としている。具体的には、直列動作時において、直列動作する１系のバタフライ演算器39、40の前段に、２系のバタフライ演算器39、40及び乗算器17を直列に接続可能とする。系毎のパラメータ（変換モード、周波数配置、並列構成のマトリクス等）及び動作タイミングの独立制御も可能とする。
　第５の実施の形態例では、並列構成を拡張して直列構成とするために、遅延フィードバックメモリをバタフライ演算器と１対１に対応付けるのではなく、図示されるように、各バタフライ演算器39～46が、遅延フィードバックメモリ1～8をシェアリング（共有）可能なバス構成とする。しかし、データ点数N＝2n×p並列の遅延フィードバックメモリ容量は(2n－1)×p
wordであるため、最大データ点数Nmax＝2n+αの直列動作で使用する場合、遅延フィードバックメモリはp word(＝並列度)不足する。そこで、並列処理では未使用となる1wordの遅延フィードバックメモリ30を系毎にバス接続で追加配置する。
　並列動作時は、バイナリカウンタ20が2n進カウンタとして動作する。系毎の動作は、図１４の構成などのように、遅延フィードバックメモリ1～8とバタフライ演算器39～46を１対１に対応付けて動作する。但し、2系のバタフライ制御は、拡張指示信号Extendに従いバイナリカウンタ20の該当bitをセレクタ50により選択する。回転因子は、第４の実施の形態例と同様の手法により、拡張時と共通化するためデータ点数Nmax＝2n+αで生成する。
　拡張した直列動作時は、例えば2系のRadix-4演算構成の一部を1系に直列に接続する。具体的には、2系のバタフライ演算器39,
40経由、複素乗算器17の出力を直接/並列切替え信号Extendによりセレクタ51（直列動作／並列動作切替用入力データストリーム選択回路）で選択し1系の先頭のバタフライ演算器39に入力するようにする。次に、2系のバタフライ演算器39には2n+α-1の遅延フィードバックメモリが必要になるため、3,4系の遅延フィードバックメモリ1～8及び30をバス接続し割当てる。同様に、2系のバタフライ演算器40には2m+α-2の遅延フィードバックメモリが必要になるため、2系の遅延フィードバックメモリ1～8及び30をバス接続し割当てる。バイナリカウンタ20は2n+α進カウタとして動作させ、2系のバタフライ制御は拡張指示信号Extendに従いバイナリカウンタ20の拡張bit9-8をセレクタ50（直列動作時バタフライ制御切替回路）により選択する。また、Radix-4演算ステージが1段拡張されたことにより、2系の複素乗算器17に供給される回転因子W1(n)と1系に供給される回転因子W1(n)は、独立制御が必要になる。生成方法は並列処理時と同様で、第４の実施の形態例で説明されたアルゴリズムで対応できる。これにより、最大データ点数Nmax＝2n+αのパイプライン高速フーリエ変換(FFT)及び高速逆フーリエ変換(IFFT)回路が構築され、図中の網掛けブロックはディセーブルとなる。なお、パイプライン処理動作は、上述の各実施の形態例と同様である。
　第５の実施の形態例によれば、パイプライン高速フーリエ変換回路及びパイプライン高速逆フーリエ変換回路の並列度を可変となり、また、最大データ点数Nmaxに対しても柔軟に対応可能となる。すなわち、最大データ点数Nmax及び並列度により最適化した構成を提供することができる。
　図１７の構成例の具体的な動作について、データ点数N＝28×4並列の構成でN＝28+2に拡張したパイプライン高速フーリエ変換(FFT)を処理する場合について説明する。
　a)バイナリカウンタマスク設定
　バイナリカウンタ出力イネーブル(EN[9]及びEN[7:2])は、全て有効設定とする。
　b)周波数配置による入力データストリームスワップ制御
　高速フーリエ変換(FFT)の場合には、周波数配置は結果の並べ替え時に行うため不要であり全てスルー指定(ｒ=0)とする。
　c)バイナリカウンタ
　バイナリカウンタ20は、クロックclk入力により拡張された210進でサイクリックにインクリメントし、バタフライ演算器のデータ選択、遅延フィードバックメモリRead/Writeアドレス、回転因子生成コントローラ及び図中では省略されているが変換結果格納アドレスとして使用する。
　d)遅延フィードバックメモリのシェアリング
　図１８は、遅延フィードバックメモリ（RAM）のバス接続実施例を示す。図１８では、バス接続に着目し2～4系の構成を示している。バスは、書込みと読出しバスを独立して確保する。
　書込みバス制御部71は、各系のバタフライ演算器39,
40の出力を引き込み、本構成例では2系の512点の遅延フィードバックメモリを3,4系で構成し、2系の256点の遅延フィードバックメモリを2系で構成している。セレクタ74,75は読出しデータ選択回路であるが、書込みバス制御部71からのデータを引き込んでいる。これはN=2m+α-1×2並列の構成を考慮しているためであり、バタフライ演算器39のZ[n+N/2]を遅延フィードバックメモリを介さずX[n]へ直接フィードバックする経路が必要になるからである。
　読出しバス制御部72は、系毎に全遅延フィードバックメモリデータバスを引き込み、本構成例では3,4系のバスセレクトしたデータを2系の入力とし、セレクタ74で選択する。同様に2系のバスセレクトしたデータを2系に戻し、セレクタ75で選択する。読出しバス選択回路の負荷を軽減するため、各メモリの読出しバスは後述するチップセレクトによりディセーブル時はAll
‘0’出力することにより論理和で構成できる。
　各遅延フィードバックメモリは、書込みバス制御部71及び読出しバス制御部72よりチップセレクトにてアクセス制御される。チップセレクト制御は、バイナリカウンタ20によりスケジューリングされる。また、遅延フィードバックメモリ30以外のものは、並列動作時は１対１に対応付けられたバタフライ演算器からのフィードバックと書込みバス制御部71からのフィードバックデータを選択するセレクタ73を有する。
　e)Radix-4アルゴリズム演算
　X2(n)より入力されたデータストリームは2系の前段のバタフライ演算器39で、データN/2=512点をZ[n+N/2]経由で3,4系のバス接続された遅延フィードバックメモリに格納後、データを先頭から読出しながらX[n]とX[n+N/2]でバタフライ演算を行う。演算結果のIndex
0～N/2-1のデータはZ[n]に出力され、Index N/2～N-1のデータはZ[n+N/2]経由で3,4系のバス接続された遅延フィードバックメモリに格納される。次のN/2データ期間は、3,4系のバス接続された遅延フィードバックメモリの先頭から演算結果を読出しZ[n]へ出力しつつ入力データを格納する。
　2系の後段のバタフライ演算器40では、データN/2=256点をZ[n+N/2]経由で2系のバス接続された遅延フィードバックメモリに格納後、データを先頭から読出しながらX[n]とX[n+N/2]でバタフライ演算を行う。この時、バイナリカウンタ20のbit8に従い加減算則制御t=1であれば加減算を実施し、t=0であれば±jのスワップ加算を実施する。演算結果のIndex
0～N/2-1のデータはZ[n]に出力され、Index N/2～N-1のデータはZ[n+N/2]経由で2系のバス接続された遅延フィードバックメモリに格納される。次のN/2データ期間は、2系のバス接続された遅延フィードバックメモリの先頭から演算結果を読出しZ[n]へ出力しつつ入力データを格納する。以降、同処理を繰り返す。次段のRadix-4アルゴリズム演算も遅延フィードバックメモリの容量が異なるだけで、等価動作となる。
　1系のRadix-4アルゴリズム演算は、初段入力が2系の複素乗算器17の出力になるだけで、図１４の具体的な動作の説明におけるf)項と同様である。回転因子生成及びフーリエ変換結果格納アドレス変換の処理についても、それぞれ図１４の具体的な動作の説明におけるg)項及びh)項と同様である。
　例えばIEEE802.16-2004/16eで規格化されている
WiMAX(Worldwide Interoperability for Microwave Access)やモバイルWiMAXなどOFDM方式を採用する無線通信装置（無線基地局装置及び無線端末装置を含む）に適用可能である。

Claims (18)

  1. 　高速逆フーリエ変換処理を実行する無線通信装置において、
    　乗算器を介して複数段連結する複数のバタフライ演算手段を有し、各バタフライ演算手段は、直列に接続する１対の第１の２入力２出力バタフライ演算器と第２の２入力２出力バタフライ演算器を有し、
    　前記第１の２入力２出力バタフライ演算器の一方の入力にデータが入力され、一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、他方の出力は前記第２の２入力２出力バタフライ演算器の一方の入力に接続し、前記第２の２入力２出力バタフライ演算器の一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、次段のバタフライ演算手段がある場合は他方の出力は乗算器を介して、次段の前記第１の２入力２出力バタフライ演算器の一方の入力に接続し、
    　前記第１の２入力２出力バタフライ演算器は、一方の入力に入力される入力データの実数成分及び虚数成分それぞれに対して所定の減算処理を行う２つの入力データ用加算器と、他方の入力に入力されるフィードバックデータの実数成分及び虚数成分それぞれに対して所定の加算処理を行う２つのフィードバックデータ用加算器とを有し、
    　前記第２の２入力２出力バタフライ演算器は、一方の入力に入力される入力データの実数成分に対して所定の減算処理又は制御信号に応じた切替制御による加算処理を選択的に実行する入力データ用加算器と虚数成分に対して所定の減算処理を行う別の入力データ用加算器と、他方の入力に入力されるフィードバックデータの実数成分に対して所定の加算処理又は制御信号に応じた切替制御による減算処理を選択的に実行するフィードバックデータ用加算器と虚数成分に対して所定の加算処理を行う別のフィードバックデータ用加算器と、一方の入力に入力される入力データの実数成分と虚数成分とを入れ替える第１の入れ替え手段とを有することを特徴とする無線通信装置。
  2. 　請求項１において、
    　初段の前記第１の２入力２出力バタフライ演算器は、一方の入力に入力される入力データの実数成分及び虚数成分と他方の入力に入力されるフィードバックデータの実数成分及び虚数成分とをそれぞれ入れ替える第２の入れ替え手段とを備えることを無線通信装置。
  3. 　高速フーリエ変換処理及び高速逆フーリエ変換処理を実行する無線通信装置において、
    　乗算器を介して複数段連結する複数のバタフライ演算手段を有し、各バタフライ演算手段は、直列に接続する１対の第１の２入力２出力バタフライ演算器と第２の２入力２出力バタフライ演算器を有し、
    　前記第１の２入力２出力バタフライ演算器の一方の入力にデータが入力され、一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、他方の出力は前記第２の２入力２出力バタフライ演算器の一方の入力に接続し、前記第２の２入力２出力バタフライ演算器の一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、次段のバタフライ演算手段がある場合は他方の出力は乗算器を介して、次段の前記第１の２入力２出力バタフライ演算器の一方の入力に接続し、
    　前記第１の２入力２出力バタフライ演算器は、一方の入力に入力される入力データの実数成分及び虚数成分それぞれに対して所定の減算処理を行う２つの入力データ用加算器と、他方の入力に入力されるフィードバックデータの実数成分及び虚数成分それぞれに対して所定の加算処理を行う２つのフィードバックデータ用加算器とを有し、
    　前記第２の２入力２出力バタフライ演算器は、一方の入力に入力されるデータの実数成分及び虚数成分それぞれに対して所定の減算処理を行う２つの入力データ用加算器と、他方の入力に入力されるデータの実数成分及び虚数成分それぞれに対して所定の加算処理を行う２つのフィードバックデータ用加算器とを有し、前記入力データ用加算器の一方は、制御信号に応じた切替制御による減算処理又は加算処理を選択的に実行し、前記フィードバックデータ用加算器の一方は、制御信号に応じた切替制御による加算処理又は減算処理を選択的に実行し、
    　さらに、前記第２の２入力２出力バタフライ演算器は、一方の入力に入力される入力データの実数成分と虚数成分とを入れ替える第１の入れ替え手段と、他方の入力に入力されるフィードバックデータの実数成分と虚数成分とを入れ替える第２の入れ替え手段と、一方の出力から出力されるデータの実数成分と虚数成分とを入れ替える第３の入れ替え手段と、他方の出力から出力されるデータの実数成分と虚数成分とを入れ替える第４の入れ替え手段とを有し、前記第１乃至第４の入れ替え手段それぞれの入れ替え動作は、高速フーリエ変換処理時と高速逆フーリエ変換処理時において反対となることを特徴とする無線通信装置。
  4. 　高速フーリエ変換処理及び高速逆フーリエ変換処理を実行する無線通信装置において、
    　乗算器を介して複数段連結する複数のバタフライ演算手段を有し、各バタフライ演算手段は、直列に接続する１対の第１の２入力２出力バタフライ演算器と第２の２入力２出力バタフライ演算器を有し、
    　前記第１の２入力２出力バタフライ演算器の一方の入力にデータが入力され、一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、他方の出力は前記第２の２入力２出力バタフライ演算器の一方の入力に接続し、前記第２の２入力２出力バタフライ演算器の一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、次段のバタフライ演算手段がある場合は他方の出力は乗算器を介して、次段の前記第１の２入力２出力バタフライ演算器の一方の入力に接続し、
    　前記第１の２入力２出力バタフライ演算器は、一方の入力に入力される入力データの実数成分及び虚数成分それぞれに対して所定の減算処理を行う２つの入力データ用加算器と、他方の入力に入力されるフィードバックデータの実数成分及び虚数成分それぞれに対して所定の加算処理を行う２つのフィードバックデータ用加算器とを有し、
    　前記第２の２入力２出力バタフライ演算器は、一方の入力に入力される入力データの実数成分及び虚数成分それぞれに対して所定の減算処理を行う２つの入力データ用加算器と、他方の入力に入力されるフィードバックデータの実数成分及び虚数成分それぞれに対して所定の加算処理を行う２つのフィードバックデータ用加算器とを有し、前記入力データ用加算器の一方は、制御信号に応じた切替制御による加算処理又は減算処理を選択的に実行し、前記フィードバックデータ用加算器の一方は、制御信号に応じた切替制御による減算処理又は加算処理を選択的に実行し、高速フーリエ変換処理時と高速逆フーリエ変換処理時において、前記２つの入力データ用加算器の一方と他方の加減則動作が入れ替わり、前記２つのフィードバックデータ用加算器の一方と他方の加減則動作が入れ替わることを特徴とする無線通信装置。
  5. 　高速フーリエ変換処理及び高速逆フーリエ変換処理の少なくとも一方を実行する無線通信装置において、
    　乗算器を介して複数段連結する複数のバタフライ演算手段を有し、各バタフライ演算手段は、直列に接続する１対の第１の２入力２出力バタフライ演算器と第２の２入力２出力バタフライ演算器を有し、
    　前記第１の２入力２出力バタフライ演算器の一方の入力にデータが入力され、一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、他方の出力は前記第２の２入力２出力バタフライ演算器の一方の入力に接続し、前記第２の２入力２出力バタフライ演算器の一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、次段のバタフライ演算手段がある場合は他方の出力は乗算器を介して、次段の前記第１の２入力２出力バタフライ演算器の一方の入力に接続し、
    　高速フーリエ変換処理又は高速逆フーリエ変換処理のデータ点数に応じて、初段の第１の２入力２出力バタフライ演算器から順に所定数のバタフライ演算器のバタフライ演算動作を停止させ、途中段の前記第１又は第２の２入力２出力バタフライ演算器からバタフライ演算動作が開始されることを特徴とする無線通信装置。
  6. 　請求項５において、
    　途中段の前記第２の２入力２出力バタフライ演算器からバタフライ演算動作が開始される場合、前記第２の２入力２出力バタフライ演算器は、前記第１の２入力２出力バタフライ演算器のバタフライ演算動作を実行することを特徴とする無線通信装置。
  7. 　高速フーリエ変換処理及び高速逆フーリエ変換処理の少なくとも一方を実行する無線通信装置において、
    　乗算器を介して複数段連結する複数のバタフライ演算手段をそれぞれ有するデータ点数N=2nで動作する複数ｐの処理部を備え、該複数の処理部は、データ点数N=2n×ｐによる並列処理動作を実行し、各バタフライ演算手段は、直列に接続する１対の第１の２入力２出力バタフライ演算器と第２の２入力２出力バタフライ演算器を有し、
    　前記第１の２入力２出力バタフライ演算器の一方の入力にデータが入力され、一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、他方の出力は前記第２の２入力２出力バタフライ演算器の一方の入力に接続し、前記第２の２入力２出力バタフライ演算器の一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、次段のバタフライ演算手段がある場合は他方の出力は乗算器を介して、次段の前記第１の２入力２出力バタフライ演算器の一方の入力に接続し、
    　データ点数N=2n×ｐによる並列処理動作を実行する前記複数の処理部を、データ点数N=2n+α（α：ｐ≧2αを満たす整数）による直列処理動作させる切替手段を有することを特徴とする無線通信装置。
  8. 　請求項７において、
    　直列処理動作時は、前記切替手段により、前記複数の処理部のうちの第１の処理部の少なくとも一つの第１又は第二のバタフライ演算器が、乗算器を介して前記複数の処理部のうちの第２の処理部の初段の第１の２入力２出力バタフライ演算器に直列に接続し、
    　前記複数の処理部における各バタフライ演算器に対応付けられた遅延フィードバックメモリを他のバタフライ演算器と共有可能とするために、各バタフライ演算器と各遅延フィードバックメモリはバス接続することを特徴とする無線通信装置。
  9. 　請求項７又は８において、
    　各処理部は、各バタフライ演算器に対応付けられていない少なくとも１ワード分の追加の遅延フィードバックメモリを備えることを特徴とする無線通信装置。
  10. 　乗算器を介して複数段連結する複数のバタフライ演算手段を有し、各バタフライ演算手段は、直列に接続する１対の第１の２入力２出力バタフライ演算器と第２の２入力２出力バタフライ演算器を有する無線通信装置であって、前記第１の２入力２出力バタフライ演算器の一方の入力にデータが入力され、一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、他方の出力は前記第２の２入力２出力バタフライ演算器の一方の入力に接続し、前記第２の２入力２出力バタフライ演算器の一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、次段のバタフライ演算手段がある場合は他方の出力は乗算器を介して、次段の前記第１の２入力２出力バタフライ演算器の一方の入力に接続する前記無線通信装置の高速逆フーリエ変換処理方法において、
    　前記第１の２入力２出力バタフライ演算器は、一方の入力に入力される入力データの実数成分及び虚数成分それぞれに対して所定の減算処理を行い、他方の入力に入力されるフィードバックデータの実数成分及び虚数成分それぞれに対して所定の加算処理を行い、
    　前記第２の２入力２出力バタフライ演算器は、一方の入力に入力される入力データの実数成分に対して所定の減算処理又は制御信号に応じた切替制御による加算処理を選択的に実行し、虚数成分に対して所定の減算処理を行い、他方の入力に入力されるフィードバックデータの実数成分に対して所定の加算処理又は制御信号に応じた切替制御による減算処理を選択的に実行し、虚数成分に対して所定の加算処理を行い、一方の入力に入力される入力データの実数成分と虚数成分とを入れ替えることを特徴とする高速逆フーリエ変換処理方法。
  11. 　請求項１０において、
    　初段の前記第１の２入力２出力バタフライ演算器は、一方の入力に入力される入力データの実数成分及び虚数成分と他方の入力に入力されるフィードバックデータの実数成分及び虚数成分とをそれぞれ入れ替えることを高速逆フーリエ変換処理方法。
  12. 　乗算器を介して複数段連結する複数のバタフライ演算手段を有し、各バタフライ演算手段は、直列に接続する１対の第１の２入力２出力バタフライ演算器と第２の２入力２出力バタフライ演算器を有する無線通信装置であって、前記第１の２入力２出力バタフライ演算器の一方の入力にデータが入力され、一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、他方の出力は前記第２の２入力２出力バタフライ演算器の一方の入力に接続し、前記第２の２入力２出力バタフライ演算器の一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、次段のバタフライ演算手段がある場合は他方の出力は乗算器を介して、次段の前記第１の２入力２出力バタフライ演算器の一方の入力に接続する前記無線通信装置の高速フーリエ変換処理及び高速逆フーリエ変換処理方法において、
    　前記第１の２入力２出力バタフライ演算器は、一方の入力に入力される入力データの実数成分及び虚数成分それぞれに対して所定の減算処理を行い、他方の入力に入力されるフィードバックデータの実数成分及び虚数成分それぞれに対して所定の加算処理を行い、
    　前記第２の２入力２出力バタフライ演算器は、一方の入力に入力されるデータの実数成分及び虚数成分それぞれに対して所定の減算処理を行い、他方の入力に入力されるデータの実数成分及び虚数成分それぞれに対して所定の加算処理を行い、一方の入力に入力されるデータの実数成分及び虚数成分それぞれに対して制御信号に応じた切替制御による減算処理又は加算処理を選択的に実行し、他方の入力に入力されるデータの実数成分及び虚数成分それぞれに対して制御信号に応じた切替制御による加算処理又は減算処理を選択的に実行し、
    　さらに、前記第２の２入力２出力バタフライ演算器は、一方の入力に入力される入力データの実数成分と虚数成分とを入れ替え、他方の入力に入力されるフィードバックデータの実数成分と虚数成分とを入れ替え、一方の出力から出力されるデータの実数成分と虚数成分とを入れ替え、他方の出力から出力されるデータの実数成分と虚数成分とを入れ替え、それぞれの入れ替え動作は、高速フーリエ変換処理時と高速逆フーリエ変換処理時において反対となることを特徴とする高速フーリエ変換処理及び高速逆フーリエ変換処理方法。
  13. 　乗算器を介して複数段連結する複数のバタフライ演算手段を有し、各バタフライ演算手段は、直列に接続する１対の第１の２入力２出力バタフライ演算器と第２の２入力２出力バタフライ演算器を有する無線通信装置であって、前記第１の２入力２出力バタフライ演算器の一方の入力にデータが入力され、一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、他方の出力は前記第２の２入力２出力バタフライ演算器の一方の入力に接続し、前記第２の２入力２出力バタフライ演算器の一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、次段のバタフライ演算手段がある場合は他方の出力は乗算器を介して、次段の前記第１の２入力２出力バタフライ演算器の一方の入力に接続する前記無線通信装置における高速フーリエ変換処理及び高速逆フーリエ変換処理方法において、
    　前記第１の２入力２出力バタフライ演算器は、一方の入力に入力される入力データの実数成分及び虚数成分それぞれに対して所定の減算処理を行い、他方の入力に入力されるフィードバックデータの実数成分及び虚数成分それぞれに対して所定の加算処理を行い、
    　前記第２の２入力２出力バタフライ演算器は、一方の入力に入力される入力データの実数成分及び虚数成分それぞれに対して所定の減算処理を行い、他方の入力に入力されるフィードバックデータの実数成分及び虚数成分それぞれに対して所定の加算処理を行い、一方の入力に入力される入力データの実数成分及び虚数成分それぞれに対して制御信号に応じた切替制御による加算処理又は減算処理を選択的に実行し、他方の入力に入力されるフィードバックデータの実数成分及び虚数成分それぞれに対して制御信号に応じた切替制御による減算処理又は加算処理を選択的に実行し、高速フーリエ変換処理時と高速逆フーリエ変換処理時において、前記切替制御による加減則動作が入れ替わることを特徴とする高速フーリエ変換処理及び高速逆フーリエ変換処理方法。
  14. 　乗算器を介して複数段連結する複数のバタフライ演算手段を有し、各バタフライ演算手段は、直列に接続する１対の第１の２入力２出力バタフライ演算器と第２の２入力２出力バタフライ演算器を有する無線通信装置であって、前記第１の２入力２出力バタフライ演算器の一方の入力にデータが入力され、一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、他方の出力は前記第２の２入力２出力バタフライ演算器の一方の入力に接続し、前記第２の２入力２出力バタフライ演算器の一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、次段のバタフライ演算手段がある場合は他方の出力は乗算器を介して、次段の前記第１の２入力２出力バタフライ演算器の一方の入力に接続する前記無線通信装置における高速フーリエ変換処理及び高速逆フーリエ変換処理方法において、
    　高速フーリエ変換処理又は高速逆フーリエ変換処理のデータ点数に応じて、初段の第１の２入力２出力バタフライ演算器から順に所定数のバタフライ演算器のバタフライ演算動作を停止させ、途中段の前記第１又は第２の２入力２出力バタフライ演算器からバタフライ演算動作を開始させることを特徴とする高速フーリエ変換処理及び高速逆フーリエ変換処理方法。
  15. 　請求項１４において、
    　途中段の前記第２の２入力２出力バタフライ演算器からバタフライ演算動作が開始される場合、前記第２の２入力２出力バタフライ演算器は、前記第１の２入力２出力バタフライ演算器のバタフライ演算動作を実行することを特徴とする高速フーリエ変換処理及び高速逆フーリエ変換処理方法。
  16. 　乗算器を介して複数段連結する複数のバタフライ演算手段をそれぞれ有するデータ点数N=2nで動作する複数ｐの処理部を備え、該複数の処理部は、データ点数N=2n×ｐによる並列処理動作を実行し、各バタフライ演算手段は、直列に接続する１対の第１の２入力２出力バタフライ演算器と第２の２入力２出力バタフライ演算器を有する無線通信装置であって、前記第１の２入力２出力バタフライ演算器の一方の入力にデータが入力され、一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、他方の出力は前記第２の２入力２出力バタフライ演算器の一方の入力に接続し、前記第２の２入力２出力バタフライ演算器の一方の出力は遅延フィードバックメモリを介して他方の入力に接続し、次段のバタフライ演算手段がある場合は他方の出力は乗算器を介して、次段の前記第１の２入力２出力バタフライ演算器の一方の入力に接続する前記無線通信装置の高速フーリエ変換処理及び高速逆フーリエ変換処理方法において、
    　切替手段が、データ点数N=2n×ｐによる並列処理動作を実行する前記複数の処理部を、データ点数N=2n+α（α：ｐ≧2αを満たす整数）による直列処理動作させることを特徴とする高速フーリエ変換処理及び高速逆フーリエ変換処理方法。
  17. 　請求項１６において、
    　直列処理動作時は、前記切替手段により、前記複数の処理部のうちの第１の処理部の少なくとも一つの第１又は第二のバタフライ演算器が、乗算器を介して前記複数の処理部のうちの第２の処理部の初段の第１の２入力２出力バタフライ演算器に直列に接続させ、
    　前記複数の処理部における各バタフライ演算器に対応付けられた遅延フィードバックメモリを他のバタフライ演算器と共有可能とするために、各バタフライ演算器と各遅延フィードバックメモリをバス接続することを特徴とする高速フーリエ変換処理及び高速逆フーリエ変換処理方法。
  18. 　請求項１６又は１７において、
    各処理部に、各バタフライ演算器に対応付けられていない少なくとも１ワード分の追加の遅延フィードバックメモリが設けることを特徴とする高速フーリエ変換処理及び高速逆フーリエ変換処理方法。
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