JPH04240943A - 高速ａｔｍスイッチ - Google Patents
高速ａｔｍスイッチInfo
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- JPH04240943A JPH04240943A JP3007449A JP744991A JPH04240943A JP H04240943 A JPH04240943 A JP H04240943A JP 3007449 A JP3007449 A JP 3007449A JP 744991 A JP744991 A JP 744991A JP H04240943 A JPH04240943 A JP H04240943A
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- 230000015654 memory Effects 0.000 claims abstract description 35
- 239000000872 buffer Substances 0.000 claims abstract description 32
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 14
- 230000004044 response Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、高速ＡＴＭ（Ａｓｙｕ
ｃｈｒｏｍｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ） ス
イッチに関し、特に、ＡＴＭスイッチにおけるバッファ
の構成を改良して動作を高速化することに関する。図８
は本発明におけるＡＴＭスイッチの構成例を示すブロッ
ク図である。同図において、１−１〜１−３は入力ハイ
ウエイ、２−１〜２−３は出力ハイウエイ、３１１〜３
３３は入力ハイウエイと出力ハイウエイとのクロスポイ
ントに接続されたスイッチエレメントである。スイッチ
エレメント３１１〜３３３の各々は、入力ハイウエイか
らのデータに含まれるセルを一時的に蓄えて、出力ハイ
ウエイに適当な出力タイミングで出力するものである。 本発明はこのスイッチエレメントの各々の動作速度の向
上に関する。なお、図示例では、ＡＴＭスイッチは、入
力ハイウエイと出力ハイウエイとの交差点に格子状に配
置されたスイッチエレメントを有しているが、本発明に
適用されるＡＴＭスイッチの構成はこれに限られるもの
ではなく、様々な変形例がある。
ｃｈｒｏｍｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ） ス
イッチに関し、特に、ＡＴＭスイッチにおけるバッファ
の構成を改良して動作を高速化することに関する。図８
は本発明におけるＡＴＭスイッチの構成例を示すブロッ
ク図である。同図において、１−１〜１−３は入力ハイ
ウエイ、２−１〜２−３は出力ハイウエイ、３１１〜３
３３は入力ハイウエイと出力ハイウエイとのクロスポイ
ントに接続されたスイッチエレメントである。スイッチ
エレメント３１１〜３３３の各々は、入力ハイウエイか
らのデータに含まれるセルを一時的に蓄えて、出力ハイ
ウエイに適当な出力タイミングで出力するものである。 本発明はこのスイッチエレメントの各々の動作速度の向
上に関する。なお、図示例では、ＡＴＭスイッチは、入
力ハイウエイと出力ハイウエイとの交差点に格子状に配
置されたスイッチエレメントを有しているが、本発明に
適用されるＡＴＭスイッチの構成はこれに限られるもの
ではなく、様々な変形例がある。
【０００２】
【従来の技術】図９は従来のＡＴＭスイッチにおけるバ
ッファメモリの一例を示すブロック図である。同図に示
すように、従来は、ＡＴＭ交換機を構成するバッファメ
モリの各々は、ランダム・アクセス・メモリ（ＲＡＭ）
９１、書き込みカウンタ（Ｗ−ＣＮＴ）９２、読み出し
カウンタ（Ｒ−ＣＮＴ）９３、およびポインタ制御部９
４によって構成していた。
ッファメモリの一例を示すブロック図である。同図に示
すように、従来は、ＡＴＭ交換機を構成するバッファメ
モリの各々は、ランダム・アクセス・メモリ（ＲＡＭ）
９１、書き込みカウンタ（Ｗ−ＣＮＴ）９２、読み出し
カウンタ（Ｒ−ＣＮＴ）９３、およびポインタ制御部９
４によって構成していた。
【０００３】
【発明が解決しようとする課題】ＡＴＭスイッチのバッ
ファメモリとしてＲＡＭを用いる上記従来方式では、Ｒ
ＡＭに対する書き込みおよび読み出し速度によりＡＴＭ
スイッチの動作速度が制限されるので、ＡＴＭ交換機を
高速に動作させることが出来ないという問題がある。
ファメモリとしてＲＡＭを用いる上記従来方式では、Ｒ
ＡＭに対する書き込みおよび読み出し速度によりＡＴＭ
スイッチの動作速度が制限されるので、ＡＴＭ交換機を
高速に動作させることが出来ないという問題がある。
【０００４】また、従来は、ＲＡＭに対する書き込みお
よび読み出しを制御するのに複雑な回路（Ｗ−ＣＮＴ９
２およびＲ−ＣＮＴ９３）が必要であるという問題もあ
った。さらに、高速動作によって、図７のようにスイッ
チエレメントの位置によりクロックの位相がずれるとい
う問題が起こる。
よび読み出しを制御するのに複雑な回路（Ｗ−ＣＮＴ９
２およびＲ−ＣＮＴ９３）が必要であるという問題もあ
った。さらに、高速動作によって、図７のようにスイッ
チエレメントの位置によりクロックの位相がずれるとい
う問題が起こる。
【０００５】本発明の目的は、ＡＴＭスイッチの動作速
度を速くし、且つ、ＡＴＭスイッチにおけるバッファメ
モリに対する書き込みおよび読み出しの制御を簡単にす
ることにある。
度を速くし、且つ、ＡＴＭスイッチにおけるバッファメ
モリに対する書き込みおよび読み出しの制御を簡単にす
ることにある。
【０００６】
【課題を解決するための手段】図１は本発明の一態様に
よるＡＴＭスイッチに含まれるバッファメモリの構成を
示すブロック図である。同図において、１１，１２，…
，１ｎは、直列に接続された複数のレジスタ、２１，２
２，…，２ｎはレジスタ１１，１２，…，１ｎの各々に
対応して設けられレジスタのデータを該入力ハイウエイ
から該出力ハイウエイに順次シフトするためのクロック
信号を発生する制御部である。レジスタ１１，１２，…
，１ｎと制御部２１，２２，…，２ｎとでシフトレジス
タ型のファースト・イン・ファースト・アウト（ＦＩＦ
Ｏ）メモリを構成している。
よるＡＴＭスイッチに含まれるバッファメモリの構成を
示すブロック図である。同図において、１１，１２，…
，１ｎは、直列に接続された複数のレジスタ、２１，２
２，…，２ｎはレジスタ１１，１２，…，１ｎの各々に
対応して設けられレジスタのデータを該入力ハイウエイ
から該出力ハイウエイに順次シフトするためのクロック
信号を発生する制御部である。レジスタ１１，１２，…
，１ｎと制御部２１，２２，…，２ｎとでシフトレジス
タ型のファースト・イン・ファースト・アウト（ＦＩＦ
Ｏ）メモリを構成している。
【０００７】図２は本発明によるＡＴＭスイッチに含ま
れるスイッチエレメントの構成を示すブロック図である
。この態様においては、複数の入力ハイウエイ１−１，
１−２，１−３と複数の出力ハイウエイ２−１，２−２
，２−３の間で格子状に配列したセル蓄積用の複数のス
イッチエレメント（３１１〜３３３）を具備することが
前提である。
れるスイッチエレメントの構成を示すブロック図である
。この態様においては、複数の入力ハイウエイ１−１，
１−２，１−３と複数の出力ハイウエイ２−１，２−２
，２−３の間で格子状に配列したセル蓄積用の複数のス
イッチエレメント（３１１〜３３３）を具備することが
前提である。
【０００８】スイッチエレメント３１１〜３３３の各々
は、図２に２０１で示されるように、入力ハイウエイ方
向の前段のスイッチエレメントからの入力データをこの
スイッチエレメント２０１に固有のクロック信号φ２
に同期させて出力する第１のクロック信号変換手段２０
２と、第１のクロック信号変換手段２０２の出力に接続
されている図１に示したバッファメモリ２０３と、出力
ハイウエイ方向の前段のスイッチエレメントからの出力
データを上記固有のクロック信号φ２ に同期させて出
力する第２のクロック信号変換手段２０４と、バッファ
メモリ２０３の出力データと第２のクロック信号変換手
段２０４の出力データとを多重して出力ハイウエイ方向
の次段のスイッチエレメント内の第２のクロック信号変
換手段に送出する多重回路手段２０５とを具備する。
は、図２に２０１で示されるように、入力ハイウエイ方
向の前段のスイッチエレメントからの入力データをこの
スイッチエレメント２０１に固有のクロック信号φ２
に同期させて出力する第１のクロック信号変換手段２０
２と、第１のクロック信号変換手段２０２の出力に接続
されている図１に示したバッファメモリ２０３と、出力
ハイウエイ方向の前段のスイッチエレメントからの出力
データを上記固有のクロック信号φ２ に同期させて出
力する第２のクロック信号変換手段２０４と、バッファ
メモリ２０３の出力データと第２のクロック信号変換手
段２０４の出力データとを多重して出力ハイウエイ方向
の次段のスイッチエレメント内の第２のクロック信号変
換手段に送出する多重回路手段２０５とを具備する。
【０００９】
【作用】図１において、制御部２１に一定周期で書き込
み要求信号※ＷＥ（※ＷＥは信号ＷＥの反転信号を表す
）が与えられると、クロック信号ＣＫが制御部２１から
出力され、それによりレジスタ１１に入力ハイウエイか
らの１セル分のデータが書き込まれる。クロック信号Ｃ
Ｋが一定時間後に立ち下がると、制御部２１から信号Ｅ
ＭＰが書き込み要求信号※ＷＥとして次段の制御部２２
に与えられ、これにより制御部２２はクロック信号ＣＫ
を制御部２１に読み出し信号ＲＥとして与えるとともに
、レジスタ１２に対して書き込み信号として与える。 これにより、レジスタ１１の内容はレジスタ１２にシフ
トされる。同様の動作が各段のシフトレジスタおよび対
応する制御部において行われている。
み要求信号※ＷＥ（※ＷＥは信号ＷＥの反転信号を表す
）が与えられると、クロック信号ＣＫが制御部２１から
出力され、それによりレジスタ１１に入力ハイウエイか
らの１セル分のデータが書き込まれる。クロック信号Ｃ
Ｋが一定時間後に立ち下がると、制御部２１から信号Ｅ
ＭＰが書き込み要求信号※ＷＥとして次段の制御部２２
に与えられ、これにより制御部２２はクロック信号ＣＫ
を制御部２１に読み出し信号ＲＥとして与えるとともに
、レジスタ１２に対して書き込み信号として与える。 これにより、レジスタ１１の内容はレジスタ１２にシフ
トされる。同様の動作が各段のシフトレジスタおよび対
応する制御部において行われている。
【００１０】このように、ＡＴＭスイッチを構成するバ
ッファメモリとして、従来のＲＡＭの代わりに、本発明
によりシフトレジスタを使うことにより動作速度が上が
る。即ち、ＲＡＭの動作速度はゲート１０段程度である
が、シフトレジスタではラッチを使った場合ゲート４段
程度となり高速回路が実現できる。また、従来のＲＡＭ
による構成では書き込み・読み出しを行うための複雑な
制御回路が必要であったが、本発明によりシフトレジス
タの制御部は簡単なゲート回路で構成され、またそのた
めＦＩＦＯメモリは規則的な構造となる。
ッファメモリとして、従来のＲＡＭの代わりに、本発明
によりシフトレジスタを使うことにより動作速度が上が
る。即ち、ＲＡＭの動作速度はゲート１０段程度である
が、シフトレジスタではラッチを使った場合ゲート４段
程度となり高速回路が実現できる。また、従来のＲＡＭ
による構成では書き込み・読み出しを行うための複雑な
制御回路が必要であったが、本発明によりシフトレジス
タの制御部は簡単なゲート回路で構成され、またそのた
めＦＩＦＯメモリは規則的な構造となる。
【００１１】シフトレジスタ型のＦＩＦＯメモリを用い
た場合、これを高速に動作させることによりＡＴＭスイ
ッチの各格子点（クロスポイント）でのクロックの位相
が互いにずれてしまうので、図２の態様においては、ク
ロスポイント毎に独立なクロックで動作できるＡＴＭス
イッチを構成した。
た場合、これを高速に動作させることによりＡＴＭスイ
ッチの各格子点（クロスポイント）でのクロックの位相
が互いにずれてしまうので、図２の態様においては、ク
ロスポイント毎に独立なクロックで動作できるＡＴＭス
イッチを構成した。
【００１２】
【実施例】図３は本発明の実施例によるＡＴＭスイッチ
を構成するバッファメモリ内の制御部の構成を示すブロ
ック図である。同図において、図１と同一部分には同一
の参照符号を付してある。２つの制御部２１および２２
が示されており、各制御部はＮＯＲゲート３１とセット
・リセット（ＳＲ）フリップフロップ３２で構成されて
いる。ＮＯＲゲート３１は３つの入力信号を受け取るよ
うになっており、その第１の入力は前段の制御部または
入力ハイウエイからの書き込み信号※ＷＥを、第２の入
力信号はフリップフロップ３２のセット出力Ｑを、そし
て第３の入力は次段のクロック信号を読み出し信号ＲＥ
として受け取る。ＮＯＲゲート３１の出力はフリップフ
ロップ３２のセット入力端子Ｓに接続されており、フリ
ップフロップ３２のリセット端子Ｒは次段のクロック信
号を受け取るように接続されている。
を構成するバッファメモリ内の制御部の構成を示すブロ
ック図である。同図において、図１と同一部分には同一
の参照符号を付してある。２つの制御部２１および２２
が示されており、各制御部はＮＯＲゲート３１とセット
・リセット（ＳＲ）フリップフロップ３２で構成されて
いる。ＮＯＲゲート３１は３つの入力信号を受け取るよ
うになっており、その第１の入力は前段の制御部または
入力ハイウエイからの書き込み信号※ＷＥを、第２の入
力信号はフリップフロップ３２のセット出力Ｑを、そし
て第３の入力は次段のクロック信号を読み出し信号ＲＥ
として受け取る。ＮＯＲゲート３１の出力はフリップフ
ロップ３２のセット入力端子Ｓに接続されており、フリ
ップフロップ３２のリセット端子Ｒは次段のクロック信
号を受け取るように接続されている。
【００１３】図４はフリップフロップ３２の周知の構成
例を示す回路図である。図に示すように、フリップフロ
ップ３２は２つのＮＯＲゲート４１および４２で構成さ
れている。図５は図３におけるクロック信号ＣＫ１およ
びＣＫ２の関係を示すタイムチャートである。
例を示す回路図である。図に示すように、フリップフロ
ップ３２は２つのＮＯＲゲート４１および４２で構成さ
れている。図５は図３におけるクロック信号ＣＫ１およ
びＣＫ２の関係を示すタイムチャートである。
【００１４】図１と図３〜図５により、本発明の一態様
によるバッファの動作を説明する。いま、全てのレジス
タ１１〜１ｎ（図１参照）にデータが入っていない場合
を考える。すなわち、制御部２１〜２ｎ内のフリップフ
ロップ３２はリセットされており、したがって、その反
転出力※Ｑである出力ＥＭＰは全て１となっているとす
る。
によるバッファの動作を説明する。いま、全てのレジス
タ１１〜１ｎ（図１参照）にデータが入っていない場合
を考える。すなわち、制御部２１〜２ｎ内のフリップフ
ロップ３２はリセットされており、したがって、その反
転出力※Ｑである出力ＥＭＰは全て１となっているとす
る。
【００１５】なお、出力ＥＭＰは、対応するレジスタに
データが存在するときに０で存在しないときは１である
。この状態で、書き込み要求※ＷＥ＝０が来ると制御部
２１はクロックパルスＣＫ１を発生し（時刻ｔ１）、レ
ジスタ１１にデータが取り込まれて時刻ｔ２で制御部２
１の出力ＥＭＰ＝０となる。このＥＭＰは次段の制御部
２２に書き込み要求※ＷＥとして与えられる。このとき
、制御部２２内のフリップフロップ３２の反転出力※Ｑ
は依然としてＥＭＰ＝１であるので、制御部２１からの
ＥＭＰ＝０に応答してすぐにクロック信号ＣＫ２が制御
部２２内のＮＯＲゲート３１から出力される。このクロ
ック信号ＣＫ２に応じてレジスタ１２はレジスタ１１の
値を取り込み、制御部２２内のフリップフロップ３２の
反転出力である※Ｑは０に、即ち、ＥＭＰ＝０となる（
時刻ｔ３）。
データが存在するときに０で存在しないときは１である
。この状態で、書き込み要求※ＷＥ＝０が来ると制御部
２１はクロックパルスＣＫ１を発生し（時刻ｔ１）、レ
ジスタ１１にデータが取り込まれて時刻ｔ２で制御部２
１の出力ＥＭＰ＝０となる。このＥＭＰは次段の制御部
２２に書き込み要求※ＷＥとして与えられる。このとき
、制御部２２内のフリップフロップ３２の反転出力※Ｑ
は依然としてＥＭＰ＝１であるので、制御部２１からの
ＥＭＰ＝０に応答してすぐにクロック信号ＣＫ２が制御
部２２内のＮＯＲゲート３１から出力される。このクロ
ック信号ＣＫ２に応じてレジスタ１２はレジスタ１１の
値を取り込み、制御部２２内のフリップフロップ３２の
反転出力である※Ｑは０に、即ち、ＥＭＰ＝０となる（
時刻ｔ３）。
【００１６】制御部２２からのクロック信号ＣＫ２は制
御部２１内のフリップフロップ３２のリセット端子に入
力されるので、制御部２１内のフリップフロップ３２の
反転出力※ＱであるＥＭＰは１となる（ｔ３）。このよ
うにしてデータは順次シフトされ、最終的にレジスタ１
ｎにデータが取り込まれ、制御部２ｎのＥＭＰは０とな
る。
御部２１内のフリップフロップ３２のリセット端子に入
力されるので、制御部２１内のフリップフロップ３２の
反転出力※ＱであるＥＭＰは１となる（ｔ３）。このよ
うにしてデータは順次シフトされ、最終的にレジスタ１
ｎにデータが取り込まれ、制御部２ｎのＥＭＰは０とな
る。
【００１７】また、レジスタ１１にデータが取り込まれ
たときに制御部２２のＥＭＰが０であった場合、レジス
タ１１にデータが取り込まれたままになり、レジスタ１
２の値がレジスタ１３に取り込まれ、レジスタ１２にレ
ジスタ１１の値が取り込まれると、このときクロックで
制御部２１のＥＭＰが１となる。尚、図５に示すように
、本実施例によるシフトレジスタの動作のためのクロッ
ク信号のサイクルタイムＴｃｙは、ＮＯＲゲート３１の
ディレイタイムＴｇａｔｅとフリップフロップ３２のデ
ィレイタイムＴｓｒの和の２倍である。
たときに制御部２２のＥＭＰが０であった場合、レジス
タ１１にデータが取り込まれたままになり、レジスタ１
２の値がレジスタ１３に取り込まれ、レジスタ１２にレ
ジスタ１１の値が取り込まれると、このときクロックで
制御部２１のＥＭＰが１となる。尚、図５に示すように
、本実施例によるシフトレジスタの動作のためのクロッ
ク信号のサイクルタイムＴｃｙは、ＮＯＲゲート３１の
ディレイタイムＴｇａｔｅとフリップフロップ３２のデ
ィレイタイムＴｓｒの和の２倍である。
【００１８】レジスタ１１〜１ｎの各々にデータをセッ
トするために必要なセットアップ時間Ｔｆｆｓは、各レ
ジスタ内のデータフリップフロップの遅延時間をＴｆｆ
ｄとすると、Ｔｆｆｓ＜Ｔｓｒ＋Ｔｇａｔｅ−Ｔｆｆｄ
を満たす必要がある。さらに、レジスタ１１〜１ｎの各
々にデータを保持するために必要な時間Ｔｆｆｈは、Ｔ
ｆｆｈ＜Ｔｓｒ＋Ｔｇａｔｅ＋Ｔｆｆｄを満たす必要が
ある。
トするために必要なセットアップ時間Ｔｆｆｓは、各レ
ジスタ内のデータフリップフロップの遅延時間をＴｆｆ
ｄとすると、Ｔｆｆｓ＜Ｔｓｒ＋Ｔｇａｔｅ−Ｔｆｆｄ
を満たす必要がある。さらに、レジスタ１１〜１ｎの各
々にデータを保持するために必要な時間Ｔｆｆｈは、Ｔ
ｆｆｈ＜Ｔｓｒ＋Ｔｇａｔｅ＋Ｔｆｆｄを満たす必要が
ある。
【００１９】本実施例によれば、サイクルタイムＴｃｙ
はゲート４段程度ですみ、従来のＲＡＭによるバッファ
の構成の場合のゲート１０段程度と比較して、高速化を
図ることができる。図６は、図１に示したレジスタ１１
〜１ｎの各々の構成例である。図示の如く、レジスタは
周知のトランスファーゲート付ラッチ、２インバータと
スイッチからなるラッチ、Ｄ−ラッチ、およびＲＡＭセ
ル型ラッチ等により構成できる。
はゲート４段程度ですみ、従来のＲＡＭによるバッファ
の構成の場合のゲート１０段程度と比較して、高速化を
図ることができる。図６は、図１に示したレジスタ１１
〜１ｎの各々の構成例である。図示の如く、レジスタは
周知のトランスファーゲート付ラッチ、２インバータと
スイッチからなるラッチ、Ｄ−ラッチ、およびＲＡＭセ
ル型ラッチ等により構成できる。
【００２０】次に、本発明のクロック供給方法を図７お
よび図２によって説明する。図７のように、ＡＴＭスイ
ッチの各クロスポイントに配置されたスイッチエレメン
ト７１，７２，７３，７４，…，７ｎに供給されるクロ
ック信号φ１，φ２ ，φ３ ，φ４ ，…，φｎ は
位相がずれてしまうため、これを吸収する必要がある。
よび図２によって説明する。図７のように、ＡＴＭスイ
ッチの各クロスポイントに配置されたスイッチエレメン
ト７１，７２，７３，７４，…，７ｎに供給されるクロ
ック信号φ１，φ２ ，φ３ ，φ４ ，…，φｎ は
位相がずれてしまうため、これを吸収する必要がある。
【００２１】図２では図７におけるスイッチエレメント
７２が２０１で示されている。図２において、まず入力
ハイウエイ方向からクロック信号φｘ に同期して入力
されるデータのスイッチエレメント２０１への書き込み
は、第１のクロック信号変換手段２０２によりこのスイ
ッチエレメントに固有のクロック信号φ２ に同期させ
てバッファメモリ２０３に出力される。バッファメモリ
２０３は、図１に示した構成を持ち、クロック信号φ２
に同期して入力データをシフトさせる。
７２が２０１で示されている。図２において、まず入力
ハイウエイ方向からクロック信号φｘ に同期して入力
されるデータのスイッチエレメント２０１への書き込み
は、第１のクロック信号変換手段２０２によりこのスイ
ッチエレメントに固有のクロック信号φ２ に同期させ
てバッファメモリ２０３に出力される。バッファメモリ
２０３は、図１に示した構成を持ち、クロック信号φ２
に同期して入力データをシフトさせる。
【００２２】第１のクロック信号変換手段２０２から出
力されるクロック信号φ２ に同期したデータは、入力
ハイウエイ方向の次段のスイッチエレメント内の第１の
クロック信号変換手段２０２に入力され、そのスイッチ
エレメントに固有のクロック信号に同期させて出力され
る。一方、出力ハイウエイ方向の前段のスイッチエレメ
ント７１からクロック信号φ１ に同期して転送されて
くるデータも、第２のクロック信号変換手段２０４によ
りこのバッファメモリに固有なクロック信号φ２ に同
期させて出力される。
力されるクロック信号φ２ に同期したデータは、入力
ハイウエイ方向の次段のスイッチエレメント内の第１の
クロック信号変換手段２０２に入力され、そのスイッチ
エレメントに固有のクロック信号に同期させて出力され
る。一方、出力ハイウエイ方向の前段のスイッチエレメ
ント７１からクロック信号φ１ に同期して転送されて
くるデータも、第２のクロック信号変換手段２０４によ
りこのバッファメモリに固有なクロック信号φ２ に同
期させて出力される。
【００２３】多重化回路２０５では、バッファメモリ２
０３の出力と第２のクロック信号変換手段２０４の出力
とを選択して多重化し、出力ハイウエイ方向の次段のス
イッチエレメントに引き渡す。第１および第２のクロッ
ク信号変換手段は、図１に示したバッファメモリで用い
たシフトレジスタをエラスティックバッファとして用い
ることにより実現することができる。３段のシフトレジ
スタを用いることによりクロック信号の変換が可能であ
る。
０３の出力と第２のクロック信号変換手段２０４の出力
とを選択して多重化し、出力ハイウエイ方向の次段のス
イッチエレメントに引き渡す。第１および第２のクロッ
ク信号変換手段は、図１に示したバッファメモリで用い
たシフトレジスタをエラスティックバッファとして用い
ることにより実現することができる。３段のシフトレジ
スタを用いることによりクロック信号の変換が可能であ
る。
【００２４】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ＡＴＭスイッチを構成するバッファメモリを
シフトレジスタ型のＦＩＦＯメモリにより構成したこと
により、従来のＲＡＭによる構成と比較して、バッファ
メモリ内の遅延時間が短縮され、かつ、書き込みおよび
読み出しの制御が簡単になるので、ＡＴＭ交換機の高速
動作が可能になる。また、スイッチエレメントのデータ
入力部にクロック信号変換手段を用いることにより、ス
イッチエレメントの位置によるクロックの位相差を吸収
している。
によれば、ＡＴＭスイッチを構成するバッファメモリを
シフトレジスタ型のＦＩＦＯメモリにより構成したこと
により、従来のＲＡＭによる構成と比較して、バッファ
メモリ内の遅延時間が短縮され、かつ、書き込みおよび
読み出しの制御が簡単になるので、ＡＴＭ交換機の高速
動作が可能になる。また、スイッチエレメントのデータ
入力部にクロック信号変換手段を用いることにより、ス
イッチエレメントの位置によるクロックの位相差を吸収
している。
【図１】本発明によるバッファメモリの構成を示すブロ
ック図である。
ック図である。
【図２】本発明によるスイッチエレメントの構成を示す
ブロック図である。
ブロック図である。
【図３】本発明の実施例によるバッファメモリ内の制御
部の構成を示すブロック図である。
部の構成を示すブロック図である。
【図４】図３におけるＳＲフリップフロップの構成を示
す回路図である。
す回路図である。
【図５】本発明の実施例による制御部の動作を説明する
タイムチャートである。
タイムチャートである。
【図６】本発明の実施例によるバッファメモリ内のレジ
スタの構成例を示す図である。
スタの構成例を示す図である。
【図７】高速動作におけるクロックの問題点を説明する
ブロック図である。
ブロック図である。
【図８】本発明によるＡＴＭスイッチの構成例を示すブ
ロック図である。
ロック図である。
【図９】従来のバッファメモリの構成を示すブロック図
である。
である。
１１，１２，…，１ｎ…レジスタ
２１，２２，…，２ｎ…制御部
１−１，１−２，…，１−ｎ，…入力ハイウエイ２−１
，２−２，２−３…出力ハイウエイ２０１…スイッチエ
レメント ２０２…第１のクロック信号変換手段 ２０３…バッファメモリ ２０４…第２のクロック信号変換手段 ２０５…多重化回路
，２−２，２−３…出力ハイウエイ２０１…スイッチエ
レメント ２０２…第１のクロック信号変換手段 ２０３…バッファメモリ ２０４…第２のクロック信号変換手段 ２０５…多重化回路
Claims (2)
- 【請求項１】 入力データを一時的に蓄積するバッフ
ァメモリを備え、該バッファメモリは、直列に接続され
た複数のレジスタ（１１，１２，…，１ｎ）と、該レジ
スタの各々に対応して設けられ該レジスタのデータを該
入力ハイウエイから該出力ハイウエイに順次シフトする
ためのクロック信号を発生する制御部（２１、２２，…
，２ｎ）とからなるシフトレジスタ型のＦＩＦＯにより
構成されていることを特徴とするＡＴＭスイッチ。 - 【請求項２】 複数の入力ハイウエイ（１−１，１−
２，１−３）と複数の出力ハイウエイ（２−１，２−２
，２−３）の間で格子状に配列したセル蓄積用の複数の
スイッチエレメント（３１１〜３３３）を具備し、該ス
イッチエレメント（３１１〜３３３）の各々は、該入力
ハイウエイ方向の前段のスイッチエレメントからの入力
データを該スイッチエレメントに固有のクロック信号に
同期させて出力する第１のクロック信号変換手段（２０
２）と、該第１のクロック信号変換手段の出力に接続さ
れており、直列に接続された複数のレジスタ（１１，１
２，…，１ｎ）と、該レジスタの各々に対応して設けら
れ該レジスタのデータを該入力ハイウエイから該出力ハ
イウエイに順次シフトするための該固有のクロック信号
に同期したクロック信号を発生する制御部（２１、２２
，…，２ｎ）とからなるシフトレジスタ型のＦＩＦＯ（
バッファメモリ）（２０３）と、該出力ハイウエイ方向
の前段のスイッチエレメントからの出力データを該固有
のクロック信号に同期させて出力する第２のクロック信
号変換手段（２０４）と、該シフトレジスタ型のＦＩＦ
Ｏの出力データと該第２のクロック信号変換手段の出力
データとを多重して該出力ハイウエイ方向の次段のスイ
ッチエレメント内の第２のクロック信号変換手段に送出
する多重化手段（２０５）とを具備することを特徴とす
るＡＴＭスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3007449A JPH04240943A (ja) | 1991-01-25 | 1991-01-25 | 高速ａｔｍスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3007449A JPH04240943A (ja) | 1991-01-25 | 1991-01-25 | 高速ａｔｍスイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04240943A true JPH04240943A (ja) | 1992-08-28 |
Family
ID=11666150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3007449A Withdrawn JPH04240943A (ja) | 1991-01-25 | 1991-01-25 | 高速ａｔｍスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04240943A (ja) |
-
1991
- 1991-01-25 JP JP3007449A patent/JPH04240943A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |