JPS5897096A - 音声信号の時間軸変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は音声信号の時間軸変換装置に関し、特に速度可
変の音声信号記録再生装置（以下テープレコーダと略記
する）により録音時とは異る速度で再生された信号の周
波数変化を補正して復元するに際し、再生音声信号をそ
の零クロス点を始点とする基本周期単位で時間軸変換処
理することにより、不連続部分が無くかつ、ピッ４チ変
化を生じ時間軸変換装置を提供する事を目的とする。

一般にテープレコーダを用いて磁気テープに録音された
信号を再生聴取する場合、必要によっては録音したとき
の録音時間よりも短い時間で（または逆にゆっくりと）
再生したい場合がある。この場合、単にテープ速度を変
えただけでは元の音声信号のピッチも同時に変化するた
め、内容が全く理解できない。このため、再生された信
号の周波数成分を記録されたときの正常な音声の周波数
成分に近似するように変換するいわゆる時間軸変換が必
要となる。

このような時間軸変換装置として、並列接続された２つ
のアナログシフトレジスタを用いて一方のアナログシフ
トレジスタに入力音声信号をサンプリング記憶入力せし
めるとともに他方のシフト・レジスタから記憶時と異る
クロック周波数で読み出し、読出しが終ると上記一方の
シフトレジスタの読出しを行ない、上記他方のシフトレ
ジスタに記憶入力するという動作をくシ返しミ記憶時と
出力時のクロック周波数の比により時間軸変換する装置
は、例えば特開昭４８−９０５０８号公報。

特開昭４９−１７７０５号公報などにより公知である。

また、ランダムアクセスメモリを用いて、音声信号を順
次サンプリング記憶するとともに、記憶時と異る読出し
クロックにより読出し、記憶時と読出し時のクロック周
波数の比により時間軸変換する装置は、例えば特開昭４
８−８００１８号公報などにより公知である。

ところが、このような従来の時間軸変換装置においては
、サンプリング処理区間が、その信号波形には無関係に
一定間隔であり、信号の位相の乱れ（ピッチの変動）や
、接続部の不連続により雑音が生じるために、時間軸変
換後の音声信号の音質が良くないという欠点が、あった
。

入力音声信号の一部を除去し、残りの保持部分を波形伸
長する時間軸圧縮において、了解度は除去部分の持続時
間に多いに依存する。除去部分の持続時間が長くなると
情報の脱落、保持部分の不連続性のため了解度は悪化す
る。

本発明は上記欠点を除去するものであシ、所望の再生速
度で再生された入力音声信号を所定のクロック周波数で
サンプリングし記憶装置に書込み、書込速度よシも遅い
読出しクロックにより読出すことにより時間軸変換され
た音声信号を得るものである。そして、時間軸圧縮にお
いて必要となる除去部分と保持部分が入力音声信号の零
クロスを始点とする基本周期単位になるように構成する
ことにより、雑音が無く、了解度の良好な音声出力を得
るものである。

以下本発明の一実施例を図面とともに説明する。

第１図に本発明による音声信号の時間軸変換装置の動作
原理を示す。

第１図において、＾は記録時の約２倍の速度で再生した
高速再生信号であり、（ロ）は、高速再生信号（８）の
零クロスを始点とする１基本周期ごとに保持および除去
して、保持部分を伸長処理して接続した伸長信号波形で
ある。

このように、零クロスを始点とする基本周期単位で時間
軸変換処理するので、変換後の音声信号は、基本周期の
乱れがなく、接続部での不連続も発生しないので音質が
良好である。また、時間軸圧縮時の除去部分の持続時間
が短いので了解度の低下が著しく軽減される。

第２図は本発明による音−信号の時間軸変換装置の一実
施例を示すブロック図である。

本実施例は音声信号を波形伸長するいわゆる時間軸の圧
縮に用いるものであり、音声信号をサンプリングして所
定の速度で記憶装置に書き込み、書込み速度よりも遅い
速度の読出速度で読出し、書込速度と読出速度の比に対
応した時間軸変換比の音声信号を得るものである。

上記記憶装置はサイクリックに書込みおよび読出しが行
なわれ、かつ書込速度が読出速度よりも大きいので、書
込位置が読出位置に追いつき、追い越すことになるが、
本実施例では、書き込みを連続的に行ない、書込位置・
が読出位置よ″−リ゛も音声信号の１基本周期以上先行
し、読出位置が基本周期の始点に達すると、読出位置を
最新の基本周期位置と読出位置が互いに追い越したり、
追い越されたシしないよう構成している。

第２図において、１は音声信号入力端子でありアナログ
・デジタル変換手段（以下Ａ−Ｄ変換器と略記する）２
および基本周期抽出手段３に接続されている。Ａ−Ｄ変
換器２の出力信号は記憶装置（以下ＲＡＭと略記する）
４に供給されている。

ＲＡＭ４は例えば６１２ワードの記憶容量のランダムア
クセスメモリーを使用することができ、以下の説明では
記憶容量を６１２ワードとする。

ＲＡＭ４の出力端子は出力制御手段６に接続され、制御
手段６の出力端子はデジタル・アナログ変換手段（以下
Ｄ−Ａ変換器と略記する）６に接続されＤ−Ａ変換器６
の出力端子は音声信号出力端子７に接続されている。出
力制御手段５はラッチ回路８および９により構成されて
いる。１ｏは零クロス検出手段であり、フリップフロッ
プ回路（以下ＦＦ回路と略記する）？１、インバータ１
２およびアンドゲート１３によシ構成されている。ＦＦ
回路１１のＤ入力にはＡ−Ｄ変換器２のサインビット出
力が接続されている。１４は書込アドレスカウンタであ
り、１６は読出アドレスカラ／りであり、それぞれＲＡ
Ｍ４の記憶容量に対応して、６１１の次の計数値は０と
なるよう構成している。

１６はデータセレクタであり、書込アドレスカウンタ１
４および読出アドレスカウンタ１６の出力端子が入力に
接続され、出力端子はＲＡＭ４のアドレス入力端子に接
続されている。

１７および１８はＦＦ回路、１９はアンドゲートであり
、これらと基本周期抽出手段３および零クロス検出手段
１ｏにより始点検出手段２０を構成している。２１は第
１アドレスレジスタであって、書込アドレスカウンタ１
４の出力であるアドレスデータが供給され、始点検出手
段２ｏの始点検出信号ＳＴＰにより上記アドレスデータ
を一時記憶する。２２は第１アＰレスレジスタであって
、第１アドレスレジスタ２１の出力が供給され比較手段
２３の比較出力ＷＡ２＜ＲＡの立下りエツジで上記出力
を一時記憶する。第２アドレスレジメタ２２は比較出力
ＷＡ２＜ＲＡ　　が′Ｈ＃のとき、入力信号をそのまま
出力端子に発生するトランスペアレントラッチを用いて
いる。２３は読出アドレスカウンタ１５の出力ＲＡがＡ
入力に、第２アドレスレジスタの出力（ＷＡ２）がＢ入
力に供給され、これらを比較する比較手段である。比較
手段２３のＡ）Ｂ出力すなわち（ＲＡ＞ＷＡ２）出力は
第２アドレスレジスタ２２のロード端子に供給され、第
１アドレスレジスタ２１のアドレスデータＷＡ１を一時
的に変憶する。また、比較手段２３のＡ−Ｂ出力すなわ
ち（ＷＡ２＝ＲＡ）出力はＦＦ回路２４のＣＫ大入力供
給されている。２６はアンドゲートであり、その出力は
読出アドレスカウンタ１６のロード端子に供給され、第
１アドレスレジスタ２１のアドレスデータＷＡ１を読出
アドレスカウンタ１５にロードする。２６はクロック発
生回路である。２９〜３６はそれぞれクロック発生回路
２６から所定のクロック信号ＣＬ２　。

ＣＬ２　、ＣＬｓ　、ＣＬ４　、ＲＤＣＬＫｌ、、ＲＤ
ＣＬＫｌ。

ＲＤＣＬＫ２およびＲＤＣＬＫ３が供給されている。

上記零クロス検出手段１ｏは、入力音声信号に所定方向
の零クロスが存在すればその出力に零クロス検出信号Ｓ
Ｚを発生する。この零クロス検出信号ＳＺはＦＦ回路１
７のＣＬＲ入力に供給されている。ＦＦ回路１７のＤ入
力には”Ｈ”信号が供給され、ＣＫ大入力は基本周波数
抽出手段３の出力ＳＦが供給されている。ＦＦ回路１８
のＤ入力にはＦＦ回路１７のＱ出力が供給され、ＣＫ大
入力はクロック信号ＣＬ２が供給されている。アンドゲ
ート１９の２つの入力にはそれぞれ、ＦＦ回路１７のＱ
出力およびＦＦ回路１８のＱ小力が供給されている。

ＦＦ回路１７は基本周期抽出手段３よりの基本周期信号
によシセットされ、Ｑ出力がＨ″となる。ＦＦ回路１８
はＦＦ回路１７のＱ出力がＨ”となった後のクロックＣ
Ｌ２の立上りエツジでセットされそのＱ出力が′Ｈｎと
なる。また、ＦＦ回路１７はセットされた後、最初に到
来した零クロス検出手段１ｏよりの零クロス検出信号に
よりリセットされ、そのＱ出力は′Ｌ”となる。ＦＦＣ
Ｌ２の最初の立上りエツジで′Ｌ”がラッチされ、その
Ｑ出力はＬ”となる。ＦＦ回路１７および１８のＣ出力
およびＱ出力のＡＮＤ出力が始点検出手段２ｏの出力と
なっている。その結果、始点検出手段２０は、音声信号
の基本周期抽出信号ＳＦが到来した後、最初に到来した
零クロス検出信号ＳＺの発生時点で始点検出信Ｓｊして
単一パルスＳＴＰを発生する。

２７および２８はナントゲートであり、ナントゲート２
７の２人力にはそれぞれ、クロック信号ＣＬｓおよびＣ
Ｌ４が供給されている。ナントゲート２８の一方の入力
にはナントゲート２７の出力が供給され他方の入力には
クロック信号ＣＬ２が供給されている。

なお、上記基本周期抽出手段３として、例えば特願昭５
６−８９０７５号に示した「音声信号の基本周期抽出装
置」を用いることができる。

第３図は第２図のクロック発生回路２６の一実施態様を
示すブロック図である。

第３図において、１ｏＯはクロック発振回路でその発振
周波数は８．４ＭＨｚ　である。１０１〜１０５はそれ
ぞれ所定の分周比を有する分周器であり、それぞれの入
力にはクロック発振回路１００の出力信号が共通的に供
給される。１１０は切換接点（イ）−に）および共通接
点（す）を有する切換スイッチである。切換接点（イ）
〜に）にはそれぞれ、分周器１０１〜１０４の出力端が
接続されている。１１１〜１１４はそれぞれ％分周器で
あり％分周器１１１の入力には切換スイッチ１１０の共
通接点（す肋）接続されており、そのＱ出力は分周器１
１２の入力に供給されている。切換スイッチ１１０の共
通接点（勇はクロック出力端子１１６に接続されるとと
もにインバータ１１６を介してクロック出力端子１１７
に接続されている。％分周器１１１のＱ出力およびＣ出
力はそれぞれクロック出力端子１１８および１１９に接
続され、％分周器１１２のＱ出力およびＣ出力はそれぞ
れクロック出力端子１２０および１２１に接続されてい
る。Ｚ分周器１１３には１　／２１０分周器１０６の出
力が供給され、そのＱ出力は％分周器１１４に供給され
ている。

１　／２１０分周器１０６の出方はクロック出方端子１
２２にも供給される。％分周器１３３のＣ出力はクロッ
ク出力端子１２３に接続されている。ｙ６分周器１１４
のＱ出力およびσ出カクロック出カ端子１２４および１
２６に接縦されている。

クロック出力端子１１５，１１７，１１８゜１１９．１
２０，１２１．１２２，１２３，１２４および１２６か
らそれぞれ、クロック信号ＣＬ４゜ＲＤＣＬＫ３．ＲＤ
ＣＬＫ２．ＲＤＣＬＫｌおよびＲＤＣＬＫｌが送出され
る。

上記構成により、出力端子１２４からは常時１０ＫＨｚ
　　のクロック信号ＲＤＣＬＫ１が送出される。

また、クロック出力端子１２０からは切換スイッチ１１
ｏの切換位置（イ）〜に）に対応して、２０　ＫＨｚ　
。

１７．５ＫＨ２，１５ＫＨｚ、および１２　、５ＫＨ２
のクロック信号ＣＬ２が送出される。

なお、電源のＯＮ時および切換スイッチ１１０の接点切
換時に、分凋器１０１〜１０５，１１１〜１１４を初期
状態にリセットすることにより、クロック信号ＣＬ２と
読出クロック信号ＲＤＣＬＫ１は常に同期させることが
できる。

クロック発生回路２６は上記クロック信号を第２図の所
定のクロック供給端子２９〜３６に供給しており、クロ
ック発生回路２６の切換スイッチ１１０を切換えること
により、上記音声信号の時間軸変換装置は２．０，１．
７５，１．５および１．２６の時間軸変換比を有する音
声信号の時間軸変換信号を発生することができる。

次に上記構成の音声信号の時間軸変換装置の動作を第４
図のタイミング図とともに説明する。

音声信号入力端子１に供給され、た音声信号はＡＤ変換
器２によりＡＤ変換され、ＲＡＭ４に供給される。書込
アドレスカウンタ１４は、クロック信号ＣＬ２が供給さ
れているので書込アドレスＷＡが順次増大し、対応した
ＲＡＭ４のアドレス（ＷＡ　）に入力音声信号のＡＤ変
換信号Ａｓが連続的に書込まれる。

一方、第４図（ｂ）に示すように始点検出手段２０に対
応して始点が検出され、最新の始点が書込まれたＲＡＭ
４のアドレスデータが書込アドレスカウンタ１４から第
１アドレスレジスタ２１に記憶される。ＲＡＭ４に書込
まれた音声データは読出アドレスカウンタ１６のアドレ
ス指定に従って順次読出される。比較手段２３は第２ア
ドレスレジスタ２２のアドレスデータ（ＷＡ２）と読出
アドレスカウンタ１５のアドレスデータ（ＲＡ）を比較
し、ＷＡ２＜ＲＡになると、その出方をＨ”ニスる。こ
の”Ｈ”信号にょシ第２アドレスレジスタ２２は入力デ
ータｗＡ１をそのまま出方し、比較手段２３に供給する
。そして、ＷＡ２＜ＲＡ比出力”Ｌ”となったとき、す
なわちｗＡｌがＲＡよシ大きくなったとき、そのデータ
ｗＡ１を第２アドレスレジスタ２２は一時記憶する。従
って第２アドレスレジスタ２２は音声信号の最新の始点
またはそれより以前の始点が書込まれた記憶装置のアド
レスを記憶していることになる。

時刻ｔ１　　において、書込アドレスＷＡが第４図（、
）の０点の書込まれたアドレスＡａ　であり、第１アド
レスレジスタ２１および第２アドレスレジスタ２２がそ
れぞれ、始点■及び０点の書込まれたアドレスＡ２　お
よびＡ１であシ、読出しアドレスＲＡが０点の書込まれ
たアドレスＡｂであったとする。そして、時間が経過し
て時刻ｔ２　において、書込アドレスＷＡが音声信号の
０７点の書込まれたアドレスＡｃ　になり、読出アドレ
スＲＡが第２アドレスレジスタ２２の記憶データＡ１に
達すると、比較手段２３のＲＡ＝ＷＡ２出力により、読
出アドレスカウンタ１５に第１アドレスレジスタ２１の
記憶データＷＡ１がセットされる。すなわち読出アドレ
スＲＡはＡ１　　からＡ２にジャンプすることになり、
ＲＡＭ４に書込まれた音声信号のうち時刻ｔ０から七〇
′までの１基本周期のデータは読出されないことになる
。

読出アドレスＲＡが〜におきかわった瞬間に第２アドレ
スレジスタ２２の出力Ｗ　Ａ、　２　スなワチＡ１はＲ
Ａより小さくなり、ＷＡ２（竺入出力が力は第１アドレ
スレジスタ２１の出方Ａ２ト同シものとなる。この〜も
ＲＡより大きくはないのでＷＡ２（ＲＡ比出力Ｈ”の状
態が続く。

さらに時間が経過して時間ｔ３で始点検出信号５ＴＰ３
が発生し、始点■の書込まれたアドレス〜が第１アドレ
スレジスタ２１に記憶される。このとき読出アドレスＲ
Ａはへよシも小さいのでＷＡ２＜ＲＡ比出力Ｌ″となり
、始点■の書込まれたアドレス札が第２アドレスレジス
タ２２に記憶される。

さらに時間が経過し読出アドレスＲＡおよび書込アドレ
スＷＡも増加し、順次読出し、書込みが続けられ、時間
ｔ４において、始点検出信号５ＴＰ４が発生し、始点■
に対応したアドレスＡ４が書込アドレスカウンタ１４か
ら第１アドレスレジスタ２１に記憶される。このとき読
出アドレスＲＡは始点■に対応したアドレスＡ３に達し
ていないものとする。

そして、読出アドレスＲＡがんに達すると、なり読出ア
ドレスカウンタ１５のアドレスＲＡは第１アドレスレジ
スタ２１の記憶データＡ４におきかわる。

すなわち、読出アドレスＲＡ（ｌ−１１，Ａ３からＡ４
にジャンプすることになる。

このように、書込アドレスＷＡが読出アドレスＲＡよシ
も１基本周期以上先行した状態で、読出アドレスＲＡが
始点に対応したアドレスに達すると最新の始点に対応し
たアドレスに読出アドレスをジャンプさせるように構成
して、基本周期単位で選択的に読出すことができる。

第４図のタイミング図は時間軸変換比が２の場合につい
てのものであり、１基本周期ごとに飛越し、読出しが交
互に行なわれる。時間軸変換比と書込周波数の関係およ
び読出周波数、飛越周期数の関係を第１表に示す。

例えば、時間軸変換比が１．７６の場合、４回に１回の
割合で２基本周期が連続に読出され、他は１基本周期ご
とに読出し、飛越しが行なわれ、時間軸変換比が１．６
の場合、２基本周期読出し、１第　　　１　　　表 品ｔのように本発明によれば大刀音声信号を順次連続的
に書込み、記憶装置がら零クロス点を始点とする基本周
期単位で選択的に読出し、書込み速度と読出し速度に対
応して音声信号の時間軸変換をすることができる。

さらに、上記読出しに関し、書込アドレスが１基本周期
以上読出アドレスよりも先行し、読出アドレスが基本周
期の始点に対応したアドレスに達すると、読出アドレス
を基本周期め最新の始点に対応したアドレスにジャンプ
させるよう構成しているので、時間軸変換比に対応して
読出周期数および飛越周期数を設定しなくとも自動的に
動作するとともに、基本周期の変動に対しても自動的に
対応するものである。

さらに、第１表では４段階の時間軸変換比を示したが、
クロック発生回路２６に分局器を追加することによシ種
々の変換比を得ることができる。゛第５図は始点検出手
段２０の一動作例を示すタイミング図である。

第６図において、（ａ）および（ｂ）はクロック供給端
子３２および３１に供給されるクロックＣＬ４およびＣ
Ｌｓである。（ｃ）はクロック供給端子２９に供給され
るクロックＣＬ２である。クロック市とクロックＣＬ２
はクロックＣＬ４の分周出力であシ同期している。Ａ−
Ｄ変換器２はクロックＣＬ２によシ駆動されており、同
図（ｄ）で水子タイミングで音声信号のＡ−Ｄ変換出力
Ａｓが発生する。同図（ｅ）に示すようにＡ−Ｄ変換出
力Ａｓのサインビットが“Ｈｌから“Ｌ”に変化すると
、すなわち音声信号が負から正に変化すると、ＦＦ回路
１１は同図（１）に示すようにＯＬ２の立上りに同期し
て変化する。アンドゲート１３の出力は同図（ｑ）に示
すようにクロックＣＬ２の立下りにほぼ同期した単一パ
ルスとなり、これが零クロス検出信号ＳＺとなる。

零クロス検出手段１０は音声信号が負から正に移行する
零クロス時点、すなわち微係数が正の極性を有する零ク
ロス時に検出信号ＳＺを発生するよう構成したが、正か
ら負に移行する零クロス点、すなわち負の微係数を有す
る零クロス点を検出するよう構成することもできる。

このように零クロス検出手段１ｏは同一極性の微係数を
有する零クロス点だけを検出する。この零クロス点を始
点または終点とする基本周期単位で時間軸変換処理した
音声信号は接続点の微係数が連続的であり、雑音の発生
が極めて少ない。

第５図Φ）はＦＦ回路１７のＱ出力を示している。

ＦＦ回路１７はすでに基本周期信号ＳＦによりセットさ
れており、上記零クロス検出信号Ｓｚの立上りに同期し
てリセットされ、そのＱ出力は“Ｌ”となる。このＬ”
出力がクロック信号ＯＬ２の立上りエツジでＦＦ回路１
８にラッチされＦＦ回路１８のＱ出力は同図（ｉ）に示
すようになる。従って、アンドゲート１９は、同図（Ｊ
）に示すように、零クロス信号Ｓｚの発生したクロック
信号ＣＬ２の“Ｌ’の期間だけ゛Ｈ″信号を発生する。

この信号すなわち始点検出信号ＳＴＰは音声信号の負か
ら正に移行する零クロス点で発生し、第１アドレスレジ
スタ２１に供給される。その結果、第１アドレスレジス
タ２１は、音声信号の負から正に移行する零クロス点の
正側のデータが書込まれたＲＡＭ４のアドレス（ＷＡ　
）を基本周期の始点として一時記憶する。

第６図は、読出アドレスカウンタ１６に第１アドレスレ
ジスタ２１のアドレスデータＷＡ１　がロードされるタ
イミングを示すタイミング図である。

第６図において、（ａ）　、　（ｂ）および（Ｃ）はク
ロック供給端子３６．３５おｒび３３に供給されるクロ
ック信号ＲＤＣＬＫ３．ＲＤＣＬＫ２およびＲＤＣＬＫ
ｌを示している。第６図（ｄ）は第１アドレスレジスタ
２１のアドレスデータＷＡ　’ｔがロードされる以前の
を示している。（、）は上記アドレスデータＷＡ１がロ
ードされた後の読出アドレスカウンタ１５のアドレスデ
ータＲＡ’を示している。（ｆ）はＦＦ回路２４のＱ出
力、（ｑ）はアンドゲート２６の出力波形を示している
。

第６図において、読出アドレスカウンタ１５は（、）に
示すクロック信号ＲＤＣＬＫ１が供給され、（ｄ）に示
すようにそのアドレスデータＲＡが順次増大する。そし
て時間ｔ１　　においてそのアドレスＲＡが第２アドレ
スレジスタ２２に記憶しているアドレスデータＷＡ２に
等しくなったとすると比較手段２３のＡ＝Ｂ出力がＨ”
となり同図（ｆ）に示すようにＦＦ回路２４のＱ出力が
′Ｈ”となる。ＦＦ回路２４のＣＬＲ入力にはクロック
信号ＲＤＣＬＫ１が供給されておりＲＤＣＬＫｌの立下
りエツジに同期して時間ｔ２　よりＬ１となる。アンド
ゲート２６の出力は同図（９）に示すようなタイミング
で単一ハルスＰＩ、を発生する。この信号ＰＬは読出ア
ドレスカウンタ１６に供給されてネーシ、第１７ドレス
レジスタ２１に記憶しているアドレスゲータＷＡ１を読
出アドレスカウンタ１６にロードする。

その結果同図（ｅ）に示すようにアドレスがＷＡｌから
順次増大する。

すなわち、読出アドレスＲＡは順次増大して基本周期の
始点の書込まれたＲＡＭ４のアドレスＷＡ２に達すると
、新しい始点の書込まれたアドレスＷＡ１にジャンプす
る。その結果、読出アドレスＲＡは・・・、、、ＲＡ−
２，ＲＡ　、、ＷＡｌ、ＷＡｌ−４・・・・・・と変化
する。

読出アドレスＲＡ−１は負から正に移行する零クロス点
の負側のデータに対応したアドレスでｓｂ、ＷＡｌは正
側のデータに対応したアドレスであるので、ＲＡＭ４の
出力はなめらかに接がシ、不自然な雑音は発生しない。

第７図はＲＡＭ４および出力制御手段６の一動作例を示
すタイミング図である。ＲＡＭ４は互いに異った周波数
のクロック信号でデータの書込および読出しを行なって
おり、ＲＡＭ４の出力端には、書込みデータおよび種々
の接続時間の読出データが発生するので、出力制御手段
６により、一定の持続時間を有する読出データを得てい
る。

第７図において、（ａ）はクロック供給端子３３に供給
される読出クロック信号ＲＤＣＬＫ１である。

（ｂ）はクロック供給端子２９に供給されるクロック信
号ＣＬ２である。第４図ではクロック信号ＲＤＣＬＫ１
およびＣＬ２の周波数は１０ＫＨｚおよび１５ＫＨｚと
して示している。

ナントゲート２７の２つの入力端子には第６図で示した
クロック信号ＣＬ４およびＣＬ３が供給されており、ナ
ントゲート２８の２つの入力端子にはナントゲート２７
の出力およびクロックＣＬ２が供給されているので、ナ
ントゲート２８の出力には、同図（Ｃ）に示すように、
立上りがクロックＣＬ２の立下りに同期し、“Ｈ”期間
が゛Ｌ２期間よりも長いクロック信号が発生する。この
クロック信号はＲＡＭ４のＲ／Ｗ端子およびデータセレ
クタ１６のセレクト端子Ｓに供給されている。

データセレクタ１６はセレクト端子ＳがＩ　Ｈｊのとき
読出アドレスＲＡを、１Ｌ１のとき書込アドレスＷＡを
ＲＡＭ４に供給する。ＲＡＭ４は上記クロック信号がＨ
’のとき読出しＩ　Ｌ　Ｈのとき書込み動作を行なう。

第７図（ｄ）は、ＲＡＭ４の入力端子に供給されるＡ−
Ｄ変換器２のＡ−Ｄ変換出力Ａｓであり、クロックＣＬ
２に同期してデータＷ１．Ｗ２・・・・・・がセットア
ツプされる。（、）は書込アドレスＷＡであり、やはシ
クロツクＣＬ２に同期してそのアドレスＷＡ１．ＷＡ２
・・・・・・がセットアツプさ、れる。（ｆ）は読出ア
ドレスＲＡでありクロックＲＤＣＬＫ１に同期して雪の
アドレスＲＡ１．ＲＡ２・・・・・・がセットアツプさ
れる。（ｑ）はＲＡＭ４の出力端子に表われるデータで
あり、Ｒ／Ｗ端子に供給されるクロック信号が”Ｈ”の
とき上記読出アドレスＲＡ１．ＲＡ２・・・・・・に対
応したデータＲ１，Ｒ２・・・・・・が発生しており、
クロック信号が”Ｌ″のとき、上記Ａ−Ｄ変換出力デー
タＷ１．Ｗ２・・・・・・が発生している。第７図（ｑ
）に示すように、ＲＡＭ４の出力端子には、書込データ
および読出データが混在して発生するので、出力制御手
段６において、必要なデータのみを取り出すように構成
している。

の立上シエッジでラッチするラッチ回路８に供給して同
図（ｈ）に示すデータを得る。これで、不要す書込デー
タは除去きれたが、読出データの持続時間が一定でない
。このデータを読出クロックＲＤＣＬＫ１の立上シェッ
ジでラッチするラッチ回路９に供給して、同図（ｉ）に
示すデータを得る。この持続時間の一定なデータをＤ−
Ａ変換器６に供給して時間軸変換された音声信号を得る
。

なお、第７図は読出クロック周波数が１０ＫＨｚ書込ク
ロック周波数が１５ＫＨｚの場合の動作例であるが、前
記の他の書込クロック周波数の場合でも同様に動作する
ことはいうまでもない。

このようにして、ＲＡＭ４は書込アドレスカウンタ１４
の内容に対応した書込アドレスにＡ−Ｄ変換中力を齋込
む、とともに、読出アドレスカウンタ１６の内容に対応
した読出シトレスのデータを読出し、書込みおよび読出
しを異った速度で実行する。

以上のように、本発明による音声信号の時間軸変換装置
は入力音声信号を所定の書込速度で記憶装置に書込み、
書込速度と異る読出速度で読出し、書込みと読出しの速
度の比に対応した変換比で音声信号の時間軸変換するに
際し、入力音声信号を順次連続的に書込み、記憶装置か
ら零クロス点を始点とする基本周期単位で選択的に読出
し、書込み速度と読出し速度に対応して音声信号の時間
軸変換をすることができる。

さらに、上記読出しに関し、書込アドレスが１基本周期
以上読出アドレスよりも先行し、読出アドレスが基本周
期の始点に対応したアドレスに達すると、読出アドレス
を基本周期の最新の始点に対応したアドレスにジャンプ
させるよう構成しているので、時間軸変換比に対応して
読出周期数および飛越周期数を設定しなくとも自動的に
動作するとともに、基本周期の変動に対しても自動的に
対応するものである。

第４図（、）に示した音声信号には、微係数の正または
負の零クロス点が１基本周期中に各１ケずつ存在するが
、とのような零クロス点が１基本周期中に複数個存在す
る音声信号は珍しくない、第８図（、）に示す音声信号
には正および負の微係数を有する零クロス点が前半は各
２ケずつ、後半は各１ケずつ存在する。音声信号（、）
に対応して基本周期抽出手段３がΦ）に示す基本周期信
号ＳＦを発生したとする。このような場合、基本周期信
号ＳＦの発生に続いて到来する零クロス点を始点とする
と、例えば周期Ｔ１からＴ２の区間では零クロス点■か
らθまでが１基本周期となシ、この−波と、周期Ｔから
Ｔ６の区間の１基本周期、すなわち零クロス点■からθ
までの一波を選択読出しすると、基本周期のピッチが乱
れ、聞きづらいものとなる。

本発明の始点検出手段は第８図に示した音声信号に対し
て、周期Ｔ１　　の区間では、＠を始点とし、周期Ｔ２
の区間ではＯを始点とすることができる。

すなわち、各基本周期中の零クロス点の特性最大値を有
する零クロス点を始点とする始点検出手段を用いている
。以下にその構成を説明する。

第９図は第２のに示した始点検出手段２ｏの他の実施態
様を示すブロック図である。

本実施例の始点検出手段は、入力音声信号の零クロス点
の傾斜を求め、各基本周期内でより大きい傾斜を有する
零クロス点が発生するたびに、検出信号ＰＬＢ　を発生
するようにしたものである。

第９図において５３および６４は遅延回路Ｉおよび■で
あり、それぞれ、例えばＮ段のシフトレジスタにより構
成される。これらは、それぞれ、Ａ−Ｄ変換器２および
遅延回路Ｉの出力をクロック信号ＯＬ２のＮ個分の時間
だけ遅延させる。遅延回路１５３の出力ＤＡＳは零クロ
ス検出手段１゜およびＲＡＭ４にも供給されており、遅
延回路Ｉ５３および１１５４は零クロス点の前後の音声
レベルを計測するために設けたものである。上記Ｎを例
えば４とすると、クロック信号ＣＬ２の周波数が２０　
ＫＨｚ　、　１７．５　ＫＨｚ　、　１５　ＫＨｚおよ
び１２．６ＫＨｚ　　のとき、それぞれ、零クロス点の
０．２ｍ８６Ｇ。

０　、２２９　ｍ５ｅｃ　、　０　、２６７ｍ５　ｅ　
ｃおよび０．３２ｍ５ｅｃ前および後の音声レベルを計
測することができる。

６８はＦＦ回路であり、Ｓ入力は“Ｈ″′′信号Ｖ）が
供給され、ＣＫ大入力は零りロス検出手段１０信号ＯＬ
２が供給されている。６１および６２はそれぞれ３人力
のアンドゲートであり、それらの１つの入力は共通的に
接続され、ＦＦ回路６８のＱ出力が供給される。アンド
ゲート６１の他の２人力には、クロック信号ＣＬ３およ
びＣＬ４が供給され、アンドゲート６２の他の２人力に
は、クロック゛信号ＣＬ３およびＣＬ４が供給される。

６６は比較回路であり、遅延回路＋１５４の出力が八人
力に、遅延回路１５３の出力がＳ入力に供給され、Ｓ入
力〉八人力の時その出力がＨ”となる。６７はデータセ
レクタであり、遅延回路５４およびＡ−Ｄ変換器２の出
力がそれぞれＡおよびＳ入力に供給され、Ｓ入力が”Ｌ
″′のとき八人力に、Ｓ入力がＨ＃のときＳ入力に供給
された信号を出力する。６８はラッチ回路でありデータ
セレクタ６７の出力をアンドゲート６２の出力によりラ
ッチする。６９はラッチ回路でありラッチ回路６８の出
力をアンドゲート７０の出力−よりラッチする。ラッチ
回路６９のクリア端子には基本周期信号ＳＦが供給され
ている。７１は比較回路であり、八人力およびＢ人′力
にはそれぞれ、ラッチ回路６９および６８の出力が供給
され、Ｓ入力〉八人力のとき、その出力が”Ｈ”となる
。比較回路７１の出力はアンドゲート７０の一方の入力
に供給されている。アンドゲート６１の出力はアントゲ
−）７０の他方の入力に供給されている。

７２はアドレスレジスタであり、アンドゲート７０の出
力信号ＰＬＢにより書込アドレスカウンタ１４の出力Ｗ
Ａをラッチする。アドレスレジスタ７２の出力は第１ア
ドレスレジスタ２１に供給され、基本周期信号ＳＦによ
り第１アドレスレジスタ２１にラッチされる。

次に上記構成による始点検出手段６２の動作を第１０図
および第１１図を参照しながら説明する。

第１０図（、）に示す入力音声信号に対し、基本周期信
号ＳＦおよび零クロス検出信号ＳＺは同図（ｂ）および
（Ｃ）に示すタイミングで発生する。この信号ＳＺ（第
１図ｅ）によりＦＦ回路６８のＱ出力が第１１図（１）
に示すように“Ｈ′となり、その後すぐＣＬ２が°゛Ｈ
＃になりＦＦ５Ｂはクリアされて単一パルスを発生する
。そしてアンドゲート６２および６１の出立には第１１
　（ｑ）および但）に示すタイミングでクロック信号Ｃ
Ｌ４の幅を持った単一パルスがそれぞれ発生する。

上記零クロス検出信号ＳＺは遅延回路１５３の出力信号
をもとにして零クロス検出手段１ｏにより検出されてい
るから第１１図（ｅ）に示す零クロス検出信号ＳＺが発
生したとき、比較回路６６およびデータセレクタ６７の
八人力に供給されている信号は第１１図（ｄ）に示すＡ
−Ｄ変換出力のＷ−４であり、Ｓ入力に供給されている
信号はＷ４である。

すなわち零クロス点から前後に所定時間離れたところの
音声データが比較回路６６に供給されている。符号ビッ
トは比較回路６６に入力されないのでそのレベルすなわ
ち絶対値が比較回路６６により比較され、大きい方がデ
ータセレクタ６７の出力に現れている。そのデータが第
１１図（ａ）に示すタイミングですなわち零クロス検出
信号Ｓｚが発生するたびにラッチ回路６８にラッチされ
。ラツ子回路６８にランチされた音声レベルデータは比
較回路７１によりラッチ回路６９にラッチされている音
声レベルデータとレベル比較される。そしてラッチ回路
６９にラッチされているところの以前の零クロス点に対
応した音声レベルよりも新しく到来した零クロス点に対
応した音声レベルの方が大きい時にのみ比較回路７１の
出力がＨ”となり、第１１図（ｈ）に示すタイミングで
アンドゲート６１の出力に発生する単一パルスと協動し
てアンドゲート７ｏの出力ＰＬＢをＨ″とし、ラッチ回
路６８の音声レベルデータをラッチ回路６９にラッチす
る。なお、ラッチ回路６９は基本周期信号ＳＦによりク
リアされるよう構成しであるので、基本周期信号ＳＦの
発生に続いて最初に到来する零クロス点に対応した音声
レベルデータは必ずラッチ回路６９にラッチされる。こ
のラッチ信号ＰＬＢ　はアドレスレジスタ７２にも供給
されており、その時点の書込アドレスデータ１４のアド
レスデータＷＡをアドレスレジスタ７２に一時記憶する
。第１アドレスレジスタ２１は基本周期信号夕をラッチ
するよう構成している。

すなわち、上記構成により、始点検出手段５２は、零ク
ロス点が発生すると、その所定時間前および後のレベル
を比較し、大きい方を、同−周期内でより以前に発生し
た零クロス点に対応した上記レベルと比較し、新しい零
クロス点に対応した上記レベルが大きい時出力信号ＰＬ
Ｂ　を発生するとともに、上記レベルを記憶する。この
信号ＰＬＢは書込アドレスカウンタ１４の出力データＲ
Ａ。

すなわち上記零クロス点の書込まれたアドレスをアドレ
スレジスタ７２に一時記憶する。従って基本周期信号Ｓ
Ｆが到来する直前には、アドレスレジスタ７２にはその
基本周期中に存在した零クロス点のうちの零クロス点前
後の音声レベルの最大値を有する零クロス点が書込まれ
たＲＡＭ４のアドレスが記憶されたことになる。

第９図の構成の動作をあらためて、第１０図のタイミン
グ図に対応して説明する。

時刻ｔ０で基本周期信号ＳＦ、が発生し、時間ｔ１で最
初の零クロス信号Ｓｚ１が到来している。このときラッ
チ６９はクリアされ０データが記憶されている。始点検
出手段６２はＳ２１の前後のうち大きい方の音声レベル
データすなわちＳｚｌにおける傾斜データをラッチ回路
６９にラッチするとともに、書込アトセスカウンター４
の出力データＲＡをアドレスレジスタ７２に記憶する。

次いで時刻ｔ２　で零クロス信号Ｓｚ２が発生しておシ
、これに対応した傾斜データはＳｚｌに対応したそれよ
シ犬きいので、この零クロス信号ＳＺ２における傾斜デ
ータがラッチ回路６９にラッチされ、書込アドレスカウ
ンタ１４の出力データＲＡがアドレスレジスタ７２に記
憶される。さらに時刻ｔ３　で零クロス信号ＳＺ３が発
生している。がこれに対応した傾斜データはＳ２２に対
応したそれより小さいので、ラッチ信号ＰＬＢは発生し
ない。そして基本周期信号ＳＦ２の発生する時刻１４時
点で、アドレスレジスタ７２は時間ｔ１〜ｔ４　　まで
の１周期中の零クロス５ｚ−ｓｚ３のうちの最大の傾斜
データに対応し牟零クロス点Ｓｚ２が発生した時点のＲ
ＡＭ４のアドレスＷＡを記憶していることになる。この
アドレスデータＷＡ１を入力音声信号の基本周期の始点
として第１アドレスレジスタ２１に一時記憶する。この
アドレスデータＷＡ１は第２図に示したように、第２ア
ドレスレジスタ２２および一致検出手段２３に供給され
る。

このようにして、各基本周期内の最大傾斜を有する零ク
ロス点が基本周期の始点として検出される。第１０図に
おいて、零クロス検出信号Ｓｚ２゜ｓｚ、、ｓｚ８およ
び５ｚ１１に対応した零クロス点が各基本周期の始点と
して検出される。

なお、第９図の実施例では、始点検出手段６２は零クロ
ス点の所定時間前および後のレベルの大きい方をその零
クロス点の傾斜データとして保持し、他の零クロス点の
傾斜データと比較し、より大きい傾斜データを有する零
クロス点の発生ごとに検出信号ＰＬＢ　　を発生するよ
う構成したが、上記レベルの和またはどちらか一方を零
クロス点の特性値とすることも可能であり、さらに、零
クロス点の微分値、あるいは零りロス点付近の積分値を
用いることもできる。

以上詳述したように、本発明によれば、入力音声信号を
所定の書込周波数で記憶装置に書込み書込周波数と異な
る読出周波数で記憶装置からデータを読出し、書込周波
数と読出周波数の比に対応して音声信号の時間軸を変換
する手段を備え、入力音声信号を順次連続的に記憶装置
に書込み、零クロス点を始点とする基本□周期単位で選
択的に読出すことにより、出力信号に空白時間や不連続
の発生しない音声信号の時間軸変換装置を提供すること
ができる。

さらに、上記読出しに関し、書込アドレスが１基本周期
以上読出アドレスよりも先行し、読出アドレスが基本周
期の始点に対応したアドレスに達すると、読出アドレス
を基本周期の最新の始点に対応したアドレスにジャンプ
させるよう構成しているので、時間軸変換比に対応して
読出周波数および飛越周波数を設定しなくとも自動的に
動作するとともに、基本周期の変動に対しても自動的に
対応するものである。

号の零クロス点の特性、例えば傾斜データを求め、各基
本周期中に存在する零クロス点のうち、零クロス特性の
最大値に対応する零クロス点を各基本周期の始点とする
基本周期単位で時間軸変換するので、時間軸変換後の音
声信号の基本周期に乱れが無く、音質が良好である。

さらに、本発明によれば、同一極性の微係数を有する零
クロス点を始点とする基本周期単位で選択的に読出すの
で、接続点における雑音の発生が゛極めて少ない時間軸
変換信号を得ることができるものである。

【図面の簡単な説明】

第１図は本発明の動作原理を表す波形図、第２図は本発
明による音声信号の時間軸変換装置の一実施例を示すブ
ロック図、第３図は本装置に用いるクロック発生回路の
一実施例を示すブロック図、第４図、第６図、第６図お
よびｉＴ図は本装置の動作例を示すタイミング図、第８
図は音声信号波の１例およびそれに対する基本周一抽出
信号波形を示す図、第９図は本発明による時間軸変換装
置の始点検出手段の一実施態様を示すブロック図、第１
０図および第１１図は、その動作を示すタイミング図で
ある。 ２・・・・・・Ａ−Ｄ変換器、３・・・・・・基本周期
抽出手段、４・・・・・・記憶装置、６・・・・・・出
力制御手段、６・・・・・・Ｄ−Ａ変換器、１ｏ・・・
・・・零クロス検出手段、１４・・・・・・書込アドレ
スカウンタ、１６・・・・・・読出アドレスカウンタ、
１６・・・・・・データ・セレクタ、２０，５２・・・
・・・始点検出手段、２１．２２・・・・・・第１およ
び第２アドレスレジスタ、２３・・・・・・一致検出手
段、２６・・・・・・クロック発生回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第３図 智） 第５図 第６図

Claims (1)

1. 【特許請求の範囲】 （１）入力音声信号を所定の書込周波数で記憶装置に書
   込み、書込周波数と異なる読出周波数で記憶装置からデ
   ータを読出し、書込周波数と読出周波始点を検出する始
   点検出手段と、入力音声信号を順次連続的に記憶装置に
   書込む書込み手段と、記憶装置から基本周期単位で選択
   的に読出す読出し手段とを具備し、出力信号に空白時間
   の発生、不連続点の発生および書込信号の反復読出しが
   発生しないよう、零クロス点を始点とする基本周期単位
   で選択的に読出すことを特徴とする音声信号の時間軸変
   換装置。 （２）選択的に読出す読出手段は入力音声信号の始点が
   書込まれた記憶装置のアドレスを一時記憶する少くとも
   ２つの一時記憶装置と、この一方の一時記憶装置の記憶
   しているアドレスデータと読出アドレスとの一致を検出
   する一致検出手段とを具備し、書込位置と読出位置の相
   対位置が音声信号の１基本周期以上になり、かつ読出ア
   ドレスが基本周期の始点に対応したアドレスに達したと
   き、この読出位置を上記他方の一時記憶装置の記憶して
   いるアドレスにジャンプさせるよう構成したことを特徴
   とする特許請求の範囲第１項記載の音声信号の時間軸変
   換装置。 （３）始点検出手段は、入力音声信号の基本周期を抽出
   する基本周期抽出手段と、入力音声信号の零クロスを検
   出する零クロス検出手段と、零クロス点を所定特性に関
   して計測し、他の零クロス点の上記特性と比較する零ク
   ロス特性検出手段とを具備し、基本周期内の上記所定特
   性の最大値に対応した零クロス点を基本周期の始点とす
   ることを特　・徴とする特許請求の範囲第１項記載の音
   声信号の時間軸変換装置。 （４）零クロス検出手段は、同一極性の微係数を有する
   零クロス点を検出することを特徴とする特許請求の範囲
   第３項記載の音声信号の時間軸変換装置。 （６）零クロス特性検出手段は、遅延回路、一時記憶回
   路および比較回路を具備し、零クロス点の所定時間前お
   よび後の音声信号レベルの和、または大きい方、または
   その一方をその零クロス特性として保持し、先に到来し
   た零クロス点の零クロス特性と比較して、後の零クロス
   点の零クロス特性が大きい時その特性値を保持するとと
   もに、検出信号を発生するよう構成したことを特徴とす
   る特許請求の範囲第３−項記載の音声信号の時間軸変換
   装置。