KR100403254B1 - 음성기록재생장치용메모리의판독/기록제어방법및제어회로 - Google Patents

Abstract

본 발명은 메모리에 대한 판독 요구와 기록 요구가 동시에 발생한 때에도 연속한 음성의 재생을 실현하고, 불연속점을 기초로 하는 노이즈의 발생을 방지하는 것을 목적으로 한다.

음성 데이타를 기억하는 DRAM(2)에 입력되는 음성 데이타의 배열 방향이 정방향인지 역방향인지를 도시한 방향 신호 UPDOWN과, DRAM에 대한 판독 요구 신호 RREQ 및 기록 요구 신호 WREQ와, 판독/기록 동작이 실행될 때마다 반전하는 전환 신호 SW와, 1바이트 단위로 주기적으로 출력되는 판정 타이밍 신호 JUDGE를 입력하고, 판독 요구 신호와 기록 요구 신호가 동시에 입력될 때, 판정 타이밍 신호 JUDGE의 출력시 방향 신호 및 전환 신호를 판정하고, 배열이 정방향인 경우는 메모리에 대한 액세스를 기록 우선으로 하고 배열이 역방향인 경우는 메모리에 대한 액세스를 판독 우선으로 하는 판독/기록 판정 회로를 설치한다.

Description

음성 기록 재생 장치용 메모리의 판독/기록 제어 방법 및 제어 회로

음성 신호를 기록 재생하는 음성 기록 재생 장치에 관한 것으로, 음성 데이타를 기억하는 메모리의 판독 기록 제어에 관한 것이다.

최근, VTR에서는 고속 재생시 재생 음성이 자연스럽게 들리도록 한 다이제스트 플레이라고 불리는 기능이 부가되어 왔다. 이 기능은 VTR에 의해서 3배, 5배 등의 고속 재생을 행하였을 때에 음성이 통상의 속도로 들리도록 한 것으로 고속 재생된 음성 데이타를 일단 메모리에 기록하고, 이 메모리로부터 통상의 속도로 기억한 음성 데이타를 판독하여 재생하는 것이다.

이 경우, 판독 속도가 기록 속도에 비해 느리므로 판독가능한 양의 음성 데이타만이 메모리에 기억되고, 나머지 재생 데이타는 기억되지 않고 버려진다. 예를 들면, 5배속 재생시에는 통상 재생에서 15초간의 음성 데이타는 3초간 고속 재생되지만, 그중에 0.6초 동안만 데이타가 메모리에 기록되고 이 데이타가 통상 속도에서 3초간 판독되어 소리로서 방출되고, 나머지 12초간의 음성은 추출되게 된다.

상술한 다이제스트 플레이 기능에서, VTR의 재생 방향이 정방향인 경우에는 메모리에 대한 판독 기록시의 어드레스 지정 방향은, 예를 들면 하위 어드레스로부터 상위 어드레스로 동일 방향으로 설정되고, 또한 기록 속도가 판독 속도보다 빠르기 때문에, 항상 기록 동작이 판독 동작에 선행한다.

따라서, 판독 요구와 기록 요구가 동시에 발생한 경우에는, 기록을 우선으로 하면 메모리로부터 판독한 데이타를 기초로 하는 음성은 도중에 끊기지 않고 재생된다.

그런데, VTR의 재생 방향이 역방향인 경우에는 메모리에 입력되는 음성 데이타의 배열이 역전되기 때문에, 이 배열대로 메모리에 기록되는 경우에는 판독시의 어드레스 지정 방향을 기록시와는 역방향, 즉 하위 어드레스로부터 상위 어드레스를 향해 기록되는 경우에는 상위 어드레스로부터 하위 어드레스를 향해 판독하지 않으면 발음된 순서로 음성을 들을 수 없다.

그래서, 입력되는 음성 데이타의 배열에 따라서 어드레스 지정 방향을 변경하는 것이 생각되지만, 판독시와 기록시에 어드레스 지정 방향이 반대이기 때문에, 동작중에 판독 요구와 기록 요구가 동일 어드레스에 대해 동시에 발생하게 된다.

제6도에는 이러한 고속 역전 재생의 경우에 있어서, 판독 어드레스와 기록 어드레스의 움직임을 도시한다. 이 도면은 5배속 역전 재생의 예로서 횡축이 시간, 종축이 메모리의 어드레스를 도시하고 있고, 판독 어드레스는 실선으로, 기록 어드레스는 파선으로 나타내고 있다.

도시된 바와 같이, 기록 동작은 메모리의 하위 어드레스로부터 상위 어드레스를 향해 기간 A, B, C로 행해지고, 판독 동작은 메모리의 상위 어드레스로부터 하위 어드레스를 향해 항상 연속하여 행해진다. 그리고, 이 예에서는 기록 기간 B, C는 각각 메모리의 최하위 어드레스 LSB에서 최상위 어드레스 MSB까지 판독하는 기간 D의 1/5로 설정되어 있다.

우선, A기간에서 어드레스 P에서 최하위 어드레스 LSB까지 고속 역재생된 음성 데이타가 차례로 기록되고, 이 기간에 기록된 음성 데이타는 D 기간 내의 D1 기간 중에 최하위 어드레스로부터 차례로 상위 어드레스를 향해 판독되고, c점에 도달하면 지금 판독한 c점에서의 어드레스 Q보다 하위의 어드레스에 대해 새로운 입력 음성 데이타의 기록이 개시된다. 이 기록 동작과 병행하여 어드레스 Q보다 상위의 어드레스에서 A 기간으로 기록된 데이타 판독이 속행된다. 기록 및 판독이 진행하여 d점에 도달하면 기록 동작은 종료하고, d점 이후에서는 B2 기간에 기록된 음성 데이타가 차례로 판독되게 된다. 이후, 마찬가지 동작이 행해진다.

여기서, 판독 요구와 기록 요구가 동시에 발생한 c점에 주목하면, c점의 전후에서는 A 기간에 기록된 음성 데이타가 연속 판독되지만, c점에서는 종래와 같이 기록 우선으로 하면, 이 점에만 새로운 데이타가 기록되고 원래 판독하여야 할 h점에서의 음성 데이타는 판독되지 않으며 새롭게 기록된 음성 데이타가 판독되게 된다. 따라서, c점에서는 불연속점이 생기고 재생한 경우에 이 불연속점은 노이즈가 되어 나타난다. 이러한 현상은 판독 요구와 기록 요구가 동시에 발생하는 a, b, d, e, f 점에서도 발생한다.

본 발명은 음성 데이타를 기억하는 음성 기록 재생 장치용 메모리에 대한 판독/기록시의 어드레스 지정 방향을 입력되는 음성 데이타의 배열이 정방향인 경우는 동일 방향으로 하고, 배열이 역방향인 경우는 반대 방향으로 함과 동시에 상기 메모리에 대한 판독 요구와 기록 요구가 동시에 일어날 때, 상기 배열이 정방향인 경우는 기록 우선으로 하고, 배열이 역방향인 경우는 판독 우선으로 함으로써 상기 과제를 해결하는 것이다.

또한, 본 발명은 음성 데이타를 기억하는 음성 기록 재생 장치용 메모리에 입력되는 음성 데이타의 배열이 정방향인지 역방향인지를 도시한 방향 신호와 상기 메모리에 대한 판독 요구 신호 및 기록 요구 신호를 입력하고, 상기 판독 요구 신호와 기록 요구 신호가 동시에 입력될 때 상기 방향 신호를 판정하고, 상기 배열이 정방향인 경우는 상기 메모리에 대한 액세스를 기록 우선으로 해서 기록 인에이블 신호를 출력하고, 상기 배열이 역방향인 경우는 상기 메모리에 대한 액세스를 판독 우선으로 해서 판독 인에이블 신호를 출력하는 판독/기록 판정 회로를 설치하여 상기 과제를 해결하는 것이다.

또한, 본 발명에서는 판독/기록 제어 회로는 또 상기 판독 인에이블 신호 및 기록 인에이블 신호를 기초로 하여, 판독/기록 동작이 실행될 때마다 반전하는 전환 신호를 생성하는 신호 생성 회로를 구비하고, 상기 판독/기록 판정 회로는 상기 판독 요구 신호와 기록 요구 신호가 동시에 입력될 때 상기 전환 신호를 판정하여 상기 우선해서 행해진 판독 혹은 기록 중 한 쪽의 동작 후에 다른 쪽의 동작을 행하기 위한 기록 인에이블 신호 혹은 판독 인에이블 신호를 출력하는 것을 특징으로한다.

본 발명에서는 메모리에 대한 판독 요구와 기록 요구가 동시에 발생될 때, 메모리에 입력되는 음성 데이타의 배열이 정방향인지 역방향인지에 의해서 기록 우선인지 판독 우선인지를 전환하도록 하였으므로, 재생된 음성은 도중에서 끊기지 않고 연속되어 불연속점을 기초로 하는 노이즈의 발생이 방지된다.

제3도는 본 발명의 실시예를 포함하는 음성 기록 재생 장치 전체의 개략 블럭도로서 참조번호(1)는 입력되는 아날로그 음성 신호를 디지탈 음성 데이타로 변환하는 AD 변환기, 참조번호(2)는 변환된 음성 데이타를 기억하는 DRAM, 참조번호 (3)는 DRAM(2)에 접속되어 DRAM(2)의 판독/기록 제어를 행하는 DRAM 제어기, 참조번호(4)는 음성 기록 재생 장치 전체의 제어를 주관하는 DSP, 참조번호(5)는 메모리(2)로부터 판독된 음성 데이타를 아날로그 음성 신호로 변환하는 DA 변환기, 참조번호(6)는 기준 클럭 신호를 각 부로 송출하는 클럭 발생기이다.

DRAM(2)에 대한 기록 요구 신호 WREQ 및 판독 요구 신호 RREQ는 각각 AD 변환기(1) 및 DA 변환기(5)로부터 DRAM 제어기(3)에 대해 출력되고, DRAM 제어기(3)는 판독 및 기록의 각 동작이 종료하면 기록 응답 신호 WACK 및 판독 응답 신호 RACK를 반송하고, AD 변환기(1) 및 DA 변환기(5)는 이들 ACK 신호에 따라서 기록 요구 신호 WREQ 혹은 판독 요구 신호 RREQ를 리셋한다.

또한, DSP(4)는 외부에서 VTR의 고속 재생 속도가 몇 배인지를 도시한 속도 정보 ST와 재생 방향이 정방향인지 역방향인지를 도시한 방향 정보 DS를 입력하여 방향 정보 DS에 따라서 입력 음성 데이타의 배열 방향을 도시한 방향 신호 UPDOWN을 DRAM 제어기(3)에 출력하고, 또한 속도 정보 ST를 AD 변환기(1)로 출력한다. AD 변환기(1)는 속도 정보 ST에 따라서 샘플링 주파수를 전환함과 동시에 속도 정보에 따른 타이밍으로 기록 요구 신호 WREQ를 출력한다. 또한, DSP(4)는 클럭 신호 CLK를 DRAM 제어기(3)로 출력한다.

다음으로, DRAM 제어기(3)의 상세 회로 구성을 제1도를 참조하여 설명한다. DRAM 제어기(3) 내에는 AD 변환기(1)로부터의 기록 요구 신호 WREQ에 따라서 내부에서 생성되는 제2 기록 요구 신호 WREQ2, DA 변환기(5)로부터의 판독 요구 신호 RREQ, DSP(4)로부터의 방향 신호 UPDOWN과 내부에서 생성되는 전환 신호 SW 및 판정 타이밍 신호 JUDGE를 입력하고, 기록 인에이를 신호 WEB 및 판독 인에이블 신호 REB를 출력하는 판독 기록 판정 회로(7)가 설정되어 있고, 이들 인에이블 신호는 인버터(8, 9)를 통해 NAND 게이트(10, 11)로 입력된다. 또한, 이들 인에이블 신호는 반전되어 AND 게이트(12)에 입력되고, 그 출력 REF 및 DSP(4)로부터의 클럭 신호 CLK가 RAS/CAS 발생 회로(13)에 입력된다. DRAM(2)은 CASbeforeRAS 방식의 리프레시를 행하는 메모리로서, RAS/CAS 발생 회로(13)는 신호 REF가 H 레벨일 때 RAS 전에 CAS를 내려서 DRAM(2)에 리프레시를 행하게 하고, 신호 REF가 L 레벨일 때 판독 혹은 기록 동작을 행하게 하기 위해서 소정의 타이밍으로 RAS/CAS 신호를 DRAM(2)으로 송출한다. 이밖에, DRAM(2)에는 기록 인에이블 신호 WEB가 그대로 출력된다.

또한, CAS 신호를 8회 카운트할 때마다 출력을 발생하는 8비트 카운터(14)가 설치되어 있고, 그 출력이 NAND 게이트(10, 11)에 입력되며, 이들 게이트를 통과한클럭 신호 WACLK 및 RACLK가 어드레스 카운터(15)에 입력된다. 8비트 카운터(14)의 출력은 D 플립플롭(16)의 D단자에 인가되어 있고, 그 클럭 단자 CL에는 클럭 신호 CLK의 반전 신호가 인가되며, 반전 Q 출력이 판정 타이밍 신호 JUDGE가 된다. 즉, 신호 JUDGE는 8카운트마다 정기적으로 출력된다. 또한, 클럭 신호 WACLK 및 RACLK는 NAND 게이트(17)에 입력되고, 그 출력이 자기의 반전 Q 출력을 D단자에 입력하는 D 플립플롭(18)의 클럭 단자 CL에 인가되어 있으며, 이 D 플립플롭(18)의 출력이 전환 신호 SW가 된다.

어드레스 카운터(15)는 판독 어드레스 카운터(151), 기록 어드레스 카운터(152), 기록 종료 카운터(153)와 카운터(152와 153)의 내용을 비교하여 일치 신호 WAEND를 출력하는 비교기(154)를 구비하고 있고, 일치 신호 WAEND가 D 플립플롭(18)의 리셋 신호로서 입력되어 있다. 이 어드레스 카운터(15)에는 방향 신호 UPDOWN 및 인에이블 신호 WEB, REB가 입력되어 있고, 방향 신호에 따라서 기록 어드레스 카운터(152)의 카운트 방향을 전환함과 동시에 인에이블 신호에 따라서 어드레스 카운터(151과 152) 중 어느 한 쪽을 어드레스 버스(30)로 송출하도록 구성되어 있다.

또한, 신호 WREQ를 일단에 입력하는 AND 게이트(40)와, 신호 CAS 및 WACLK를 입력하는 AND 게이트(41)와 이들 AND 게이트(40, 41)의 출력을 각각 D단자 및 클럭 단자 CL에 입력하는 D 플립플롭(42)과 D단자에 H 레벨의 신호가 입력되어 D 플립플롭(42)의 Q 출력을 래치 펄스로서 입력하고, 그 반전 Q 출력을 AND 게이트(40)의 타단에 입력하고, WACLK에서 리셋되는 래치 회로(43)가 설치되고 있고, D플립플롭(42)의 반전 Q 출력이 신호 WACK로서 AD 변환기(1)에 출력되고, 래치 회로(43)의 Q 출력이 제2 기록 요구 신호 WREQ2가 된다. 또한, OR 게이트(44)는 신호 REB 및 JUDGE를 입력하는 것이고, 그 출력이 신호 RACK로서 DA 변환기(5)로 출력된다.

또한, 기록 동작시에 데이타를 DRAM(2)으로 송출하기 위해서 AD 변환기(1)로부터의 8비트 병렬 데이타를 직렬 데이타로 변환하는 시프트 레지스터(44)가 설치되고, 이 시프트 레지스터(44)에는 신호 WEB와 CAS를 입력하는 OR 게이트(45)의 출력이 클럭 단자 CL에 인가되고, AND 게이트(40)의 출력이 프리셋 단자 p에 인가되어 있다. 한편, 판독 동작시에 데이타를 DSP(4)로 송출하기 위해서 시프트 레지스터(46)가 설치되고, 이 시프트 레지스터(46)에는 신호 REB와 CAS를 입력하는 OR 게이트(47)의 출력이 클럭 단자 CL에 인가되고, 데이타 라인(32)으로부터의 데이타가 D단자에 인가되어 있다.

다음으로, 제2도는 판독 기록 판정 회로(7)의 구체 회로를 도시한 도면으로서 신호 RREQ가 D단자에 인가되고 신호 JUDGE가 클럭 단자에 인가되는 D 플립플롭(20)과 신호 RREQ의 반전 신호와 신호 WREQ2가 인가되는 AND 게이트(21)와 신호 SW 및 신호 UPDOWN이 인가되는 EX-NOR 게이트(22)와 EX-NOR 게이트(22)의 출력과 신호 WREQ2가 인가되는 AND 게이트(23)와 AND 게이트(22, 23)의 출력이 인가되는 OR 게이트(24)와 OR 게이트(24)의 출력이 D단자에 인가되고 신호 JUDGE가 클럭 단자에 인가된 D 플립플롭(25)과 D 플립플롭(20)의 반전 Q 출력과 D 플립플롭(25)의 Q 출력이 인가되는 OR 게이트(26)로 구성되고, OR 게이트(26)의 출력이 판독 인에이블 신호 REB로서 출력되며, D 플립플롭(25)의 반전 Q 출력이 기록 인에이블 신호 WEB로서 출력된다.

이하, 본 실시예의 동작을 제4도 및 제5도의 타이밍차트를 참조하여 설명한다.

우선, DRAM(2)의 액세스에 앞서서, DSP(4)는 최초 판독 어드레스, 개시 기록 어드레스, 종료 기록 어드레스를 각각 판독 어드레스 카운터(151), 기록 어드레스 카운터(152), 종료 어드레스 카운터(153)에 셋트한다.

이 상태에서, 판독 요구 신호 RREQ와 기록 요구 신호 WREQ가 제4도(a), (b)에 도시한 바와 같이 동시에 H 레벨이 되었다고 하면, DRAM 제어기(3) 내의 판독 기록 판정 회로(7)에서는 D 플립플롭(20, 25)은 신호 JUDGE가 인가될 때까지 반전 Q 출력이 H 레벨이므로 인에이블 신호 REB, WEB는 모두 H 레벨로 되고, 이 때문에 AND 게이트(12)의 출력 REF는 H 레벨이 된다. 따라서, 리프레시 용의 소정 타이밍으로 RAS/CAS 신호가 출력된다.

신호 WREQ가 상승한 직후에는 AND 게이트(40)의 출력은 H 레벨이 되고 신호 WACLK는 H 레벨이므로, 제4도(1)과 같이 CAS 신호가 상승하면 D 플립플롭(42)에 H 레벨의 신호가 받아들여지고, 이 신호가 래치 펄스로서 래치 회로(43)에 인가되므로 출력인 제2 기록 요구 신호 WREQ2는 제4도(c)와 같이 H 레벨이 된다. 또한, D 플립플롭(42)의 반전 Q 출력인 신호 WACK는 제4도(p)와 같이 L 레벨이 되고, 이 신호가 AD 변환기(1)에 입력되어 신호 WREQ가 제4도(b)와 같이 리셋된다.

여기서, 방향 신호 UPDOWN이 제4도(d)에 도시한 바와 같이 정방향 재생을 도시한 L 레벨이면, 전환 신호 SW는 초기 상태에서 L 레벨이므로[제4도(o)], EX-NOR 게이트(22)의 출력은 H 레벨이 되고, 신호 RREQ, WREQ2는 상술한 바와 같이 H 레벨로 되어 있으므로 AND 게이트(21)의 출력은 L 레벨, AND 게이트(23)의 출력은 H 레벨이 된다. 따라서, OR 게이트(24)의 출력 V는 제4도(h)와 같이 H 레벨이 되고, D 플립플롭(20, 25)의 D단자는 모두 H 레벨이 된다.

여기서, 주기적으로 입력되는 판정 타이밍 신호 JUDGE가 인가되면[제4도(e)], 그 상승에 따라서 D 플립플롭(20)의 반전 Q 출력은 L 레벨이 되지만, D 플립플롭(25)의 Q 출력이 H 레벨이 되기 때문에 OR 게이트(26)의 출력인 판독 인에이블 신호 REB는 제4도에 도시한 바와 같이 H 레벨을 유지하고, 한편 D 플립플롭(25)의 반전 Q 출력인 기록 인에이블 신호 WEB는 제4도(g)에 도시한 바와 같이 L 레벨이 된다.

신호 WEB가 L 레벨이 되면, AND 게이트(12)의 출력 신호 REF는 L 레벨이 되므로 RAS/CAS 발생 회로(13)는 제4도(k)에 도시한 바와 같이, 액세스용의 소정 타이밍으로 RAS/CAS 신호를 발생하고, DRAM(2)에 대한 액세스를 행할 수 있도록 한다. 또한, 이 때 어드레스 카운터(15)에서는 신호 WEB가 L 레벨인 것에 따라서 기록 어드레스 카운터(152)의 내용을 출력하기 때문에, DSP(4)에 의해서 셋트된 최초 기록 어드레스가 어드레스 버스(30)에 출력된다.

AD 변환기(1)로부터 데이타 버스(19)로 송출된 8비트의 병렬 데이타는 신호 WREQ가 H 레벨이 된 때에 AND 게이트(40)의 출력이 H 레벨이 됨으로써 시프트 레지스터(44)에 프리셋되고, 이 시프트 레지스터(44)에는 OR 게이트(45)를 통해 신호WEB가 L 레벨인 기간에 CAS 신호가 클럭으로서 입력되므로 이 클럭에 의해서 데이타가 시프트되어 데이타 라인(31)으로부터 DRAM(2)으로 직렬로 송출되고 기록된다.

이와 같이, DRAM(2)에 대해서는 기록 동작이 우선하여 실행되게 된다.

이 기록 동작에서, CAS 신호가 8회 출력되어 1바이트의 데이타가 DRAM(2)에 기록되면, 카운터(14)가 펄스 출력을 발생하고, 이 펄스가 NAND 게이트(10)에 의해서 반전되어 클럭 WACLK로서 어드레스 카운터(15)에 입력되므로[제4도(n)], 대응하는 기록 어드레스 카운터(152)가 증분된다. 따라서, 다음의 기록 동작시에는 이러한 증분된 어드레스에 8비트의 데이타가 기록된다. 데이타의 기록 동작이 진행되고, 기록 어드레스 카운터(152)와 종료 어드레스 카운터(153)의 내용이 일치하면, 비교기(154)로부터 신호 WAEND가 출력되고 이 신호에 의해 D 플립플롭(18)이 리셋트되기 때문에 그 출력 신호 SW는 초기 상태의 L 레벨이 된다.

그런데, 클럭 신호 WACLK가 L 레벨이 되면 그 하강에서 D 플립플롭(18)은 자기의 반전 Q 출력을 받아들이기 때문에, 전환 신호 SW는 제4도(o)에 도시한 바와 같이 H 레벨이 되고, 또한 래치 회로(43)가 신호 WACLK에 의해서 리셋트되기 때문에 신호 WREQ2가 L 레벨이 된다. 전환 신호 SW가 H 레벨이 되면, EX-NOR 게이트(22)의 출력은 L 레벨이 되고, 이 때 신호 WREQ2도 L 레벨로 되어 있으므로 AND 게이트(21, 22)의 출력은 모두 L 레벨이 되고, 이로써 OR 게이트(24)의 출력 V도 L 레벨이 된다. 따라서, 이 상태에서 신호 JUDGE가 인가되면 D 플립플롭(25)의 출력 WEB는 H 레벨이 되어 기록 동작이 종료되고, 한편 D 플립플롭(20)의 L 레벨의 반전 Q 출력이 OR 게이트(26)에 입력되고, 이번에는 그 출력 신호 REB가 L 레벨로변화한다.

신호 REB가 L 레벨로 변화함으로써 어드레스 카운터(15)에서는 판독 어드레스 카운터(151)의 내용이 어드레스 버스(30)로 송출됨과 동시에 기록시와 마찬가지로 RAS/CAS 발생 회로(13)로부터 신호 RAS, CAS가 발생하고, 이로써 대기되어 있던 판독 동작이 DRAM(2)에 대해 실행된다.

판독된 데이타는 데이타 라인(32)을 통해 시프트 레지스터(46)에 입력되고, 이 시프트 레지스터(46)에는 OR 게이트(47)글 통해 신호 REB가 L 레벨인 기간에 CAS 신호가 클럭으로서 입력되므로 이 클럭에 의해서 직렬로 입력되는 데이타를 시프트 레지스터(46)에 취입된다.

이 판독 동작에서도 CAS 신호가 8회 출력되어 1바이트의 데이타가 DRAM(2)으로부터 판독되면, 카운터(14)가 펄스 출력을 발생하고 이 펄스가 NOR 게이트(11)에 의해서 반전되어 클럭 RACLK로서 어드레스 카운터(15)에 입력되므로[제4도(m)], 대응하는 판독 어드레스 카운터(151)가 증분된다. 따라서, 다음 판독 동작시에는 이 증분된 어드레스에 대해 데이타 판독이 행해진다.

그런데, 클럭 신호 RACLK가 L 레벨이 되면, 그 하강에서 D 플립플롭(18)은 자기의 반전 Q 출력을 받아들이기 때문에, 전환 신호 SW는 제4도(o)에 도시한 바와 같이 L 레벨이 된다. 전환 신호 SW가 L 레벨이 되면, EX-NOR 게이트(22)의 출력은 H 레벨이 되고, 이 때 신호 WREQ2는 L 레벨로 되어 있으므로 AND 게이트(21, 22)의 출력은 모두 L 레벨이 되고, 이로써 OR 게이트(24)로부터 D 플립플롭(25)으로의 신호 V도 L 레벨이 된다.

이 상태에서 신호 JUDGE가 L 레벨이 되면, 아직 신호 REB는 L 레벨이므로 OR 게이트(44)로부터 RACK 신호가 출력되고 이것이 DA 변환기(5)로 송출된다. 이 때문에, DA 변환기(5)에서 신호 RREQ가 리셋되어 제4도(a)에 도시한 바와 같이 신호 RREQ가 L 레벨로 떨어진다. D 플립플롭(20, 25)은 신호 JUDGE의 상승으로 입력을 받아들이므로 양 플립플롭의 반전 Q 출력은 H 레벨이 되고, 신호 REB, WEB가 모두 H 레벨로 되어 판독 동작이 종료한다.

이상과 같이, 재생 방향이 정방향인 경우는 판독 요구와 기록 요구가 동시에 발생할 때 기록 우선으로 액세스가 행해지고, 기록 동작의 종료 후에 판독 동작이 실행된다.

다음으로, 재생 방향이 역방향인 경우에 관해서 제5도를 참조하여 설명한다.

이 경우는, 제5도에 도시한 바와 같이 방향 신호 UPDOWN이 H 레벨이 된다. 그래서, 기록과 판독 요구 신호 WREQ2, RREQ가 모두 H 레벨이 되면 D 플립플롭(20)의 D단자가 H 레벨이 됨과 동시에, 신호 SW는 초기 상태에서 L 레벨이기 때문에[제5도(o)], EX-NOR 게이트(22)의 출력은 L 레벨이 되고, 이로써 AND 게이트(21, 23)의 출력은 L 레벨이 되며, 따라서 OR 게이트(24)의 출력 V는 제5도(h)와 같이 L 레벨이 된다.

여기서, 판정 타이밍 신호 JUDGE가 인가되면[제5도(o)], 그 상승에 따라서 D 플립플롭(20)의 반전 Q 출력은 L 레벨이 되고, D 플립플롭(25)의 Q 출력도 L 레벨이 되기 때문에, OR 게이트(26)로부터의 판독 인에이블 신호 REB는 제5도에 도시한 바와 같이 L 레벨이 되고, 한편 D 플립플롭(25)의 반전 Q 출력인 기록 인에이블 신호 WEB는 제5도(g)와 같이 H 레벨을 유지한다.

신호 REB가 L 레벨이 되면, AND 게이트(12)의 출력 신호 REF는 L 레벨이 되므로 RAS/CAS 발생 회로(13)는 제5도(k)에 도시한 바와 같이 RAS/CAS 신호를 L 레벨로 해서 DRAM(2)에 대한 액세스를 행할 수 있도록 한다. 또한, 이 때 어드레스 카운터(15)에서는 신호 REB가 L 레벨인 것에 따라서 판독 어드레스 카운터(151)의 내용을 출력하기 때문에, DSP(4)에 의해서 셋트된 최초 판독 어드레스가 어드레스 버스(30)에 출력된다.

따라서, DRAM(2)에 대하여 판독 동작이 우선하여 실행되게 된다. 또한, 데이타의 DSP(4)로의 송출은 전술한 경우와 같이 시프트 레지스터에 의해서 행해진다.

이 판독 동작에서, CAS 신호가 8회 출력되어 1바이트의 데이타가 DRAM(2)으로부터 판독되면, 카운터(14)가 펄스 출력을 발생하고 이 펄스가 NOR 게이트(11)에 의해서 반전되어 클럭 RACLK로서 어드레스 카운터(15)에 입력되기 때문에[제5도(m)], 대응하는 판독 어드레스 카운터(151)가 증분된다. 따라서, 다음 판독 동작시에는 이 증분된 어드레스에 데이타 판독이 행해진다.

클럭 신호 RACLK가 L 레벨이 되면, 그 하강에서 D 플립플롭(18)은 자기의 반전 Q 출력을 받아들이기 때문에, 전환 신호 SW는 제5도(o)에 도시한 바와 같이 H 레벨이 된다. 전환 신호 SW가 H 레벨이 되면, 방향 신호 UPDOWN이 H 레벨이기 때문에 EX-NOR 게이트(22)의 출력은 H 레벨이 되고, 이 때 신호 WREQ2는 H 레벨을 유지하고 있으므로 AND 게이트(23)의 출력은 H 레벨이 되고, 이로써 OR 게이트(24)의 출력 V도 H 레벨이 된다.

이 상태에서 신호 JUDGE가 L 레벨이 되면, 아직 신호 REB는 L 레벨이기 때문에 OR 게이트(44)로부터 RACK 신호가 출력되고, 이것이 DA 변환기(5)로 송출된다. 이 때문에, DA 변환기(5)에서 신호 RREQ가 리셋트되어 제5도(a)에 도시한 바와 같이 신호 RREQ가 L 레벨로 떨어진다. D 플립플롭(20, 25)은 신호 JUDGE의 상승에서 입력을 받아들이기 때문에, 플립플롭(20)의 반전 Q 출력은 H 레벨이 되고 D 플립플롭(25)의 반전 Q 출력은 L 레벨이 된다. 따라서, 신호 REB가 H 레벨로 되어 판독동작이 종료하고, 이번에는 신호 WEB가 L 레벨로 변화한다.

신호 WEB가 L 레벨이 됨으로써 어드레스 카운터(15)에서는 기록 어드레스 카운터(152)의 내용이 어드레스 버스(30)로 송출됨과 동시에 판독시와 마찬가지로 RAS/CAS 발생 회로(13)로부터 신호 RAS, CAS가 발생하고, 이로써 대기되어 있던 기록 동작이 DRAM(2)에 대해 실행된다. 또한, DRAM(2)으로의 데이타의 송출은 상술한 바와 마찬가지로 시프트 레지스터(44)에 의해 행해진다.

이 기록 동작에서, CAS 신호가 8회 출력되어 1바이트의 데이타가 DRAM(2)에 기록되면, 카운터(14)가 펄스 출력을 발생하고 이 펄스가 NAND 게이트(10)에 의해서 반전되어 클럭 WACLK로서 어드레스 카운터(15)에 입력되기 때문에[제5도(n)], 대응하는 기록 어드레스 카운터(152)가 증분된다. 따라서, 다음 기록 동작시에는 이 증분된 어드레스에 대해 데이타 기록이 행해진다. 데이타의 기록 동작이 진행하고, 기록 어드레스 카운터(152)와 종료 어드레스 카운터(153)의 내용이 일치하면, 비교기(154)로부터 신호 WAEND가 출력되고 이 신호에 의해 D 플립플롭(18)이 리셋되기 때문에, 그 출력 신호 SW는 초기 상태의 L 레벨이 된다.

그런데, 클럭 신호 WACLK가 L 레벨이 되면, 그 하강에서 D 플립플롭(18)은 자기의 반전 Q 출력을 받아들이기 때문에, 전환 신호 SW는 제5도(o)에 도시한 바와 같이 L 레벨이 된다. 또한, 래치 회로(43)가 신호 WACLK에 의해서 리셋되기 때문에 신호 WREQ2가 L 레벨이 된다.

전환 신호 SW가 L 레벨이 되면, EX-NOR 게이트(22)의 출력은 L 레벨이 되고 이 때 신호 WREQ2는 L 레벨로 되어 있으므로 AND 게이트(21, 22)의 출력은 모두 L 레벨이 되고, 이로써 OR 게이트(24)로부터 D 플립플롭(25)으로의 신호 V도 L 레벨이 된다. 또한, D 플립플롭(20)으로의 입력 RREQ도 L 레벨로 되어 있으므로 이 상태에서 신호 JUDGE가 인가되면 양(both) D 플립플롭의 반전 Q 출력은 H 레벨이 되고, 신호 REB, WEB가 모두 H 레벨로 되어 기록 동작이 종료한다.

이상과 같이, 재생 방향이 역방향인 경우는 판독 요구와 기록 요구가 동시에 발생할 때 판독 우선으로 액세스가 행해지고, 판독 동작의 종료 후에 기록 동작이 실행된다.

따라서, 제6도에서, 판독 요구와 기록 요구가 동시에 발생하는 점 a, b, c, d, e, f에서는 판독 동작이 우선되고, 이 때문에 불연속점이 발생하지 않으며 재생 음성은 연속하게 된다.

또한, 판독과 기록 요구 신호가 한 쪽만 입력된 때는, 물론 요구가 있던 동작만이 행해진다.

본 발명에 의하면, 메모리에 대한 판독 요구와 기록 요구가 동일 어드레스에 대해 동시에 발생한 경우, 입력 음성 데이타의 배열 방향에 따라서 메모리로의 액세스가 기록 우선인지 판독 우선인지 적절하게 교체되기 때문에, 연속한 음성의 재생을 실현할 수 있고, 불연속점에 기초하는 노이즈의 발생을 확실하게 방지할 수 있다.

제1도는 본 발명의 실시예로서의 DRAM 제어기의 구성을 도시한 블럭도.

제2도는 본 실시예에서의 판독/기록 판정 회로의 구체적 구성을 도시한 회로도.

제3도는 본 실시예를 포함하는 음성 녹음 재생 장치 전체의 구성을 도시한 블럭도.

제4도는 본 실시예에서의 정방향 재생시의 동작을 설명하기 위한 타이밍차트.

제5도는 본 실시예에서의 역방향 재생시의 동작을 설명하기 위한 타이밍차트.

제6도는 본 실시예에서의 역방향 재생시의 어드레스 지정 상태를 도시한 설명도.

도면의 주요 부분에 대한 부호의 설명

1 : AD 변환기 2 : DRAM

3 : DRAM 제어기 4 : DSP

5 : DA 변환기 7 : 판독 기록 판정 회로

10, 11, 17 NAND 게이트 13 : RAS/CAS 신호 발생 회로

14 : 8비트 카운터 15 : 어드레스 카운터

151 : 판독 어드레스 카운터 152 : 기록 어드레스 카운터

16, 18, 20, 25, 42 : D 플립플롭 19 : 데이타 버스

12, 21, 23, 40, 41 : AND 게이트 22 : EX-NOR 게이트

24, 26, 44, 45, 47 : OR 게이트 43 : 래치 회로

44, 46 : 시프트 레지스터

Claims (3)

1. 음성 데이타를 기억하는 음성 기록 재생 장치용 메모리의 판독/기록 제어 방법에 있어서,

   입력되는 음성 데이타의 배열이 정방향인 경우에 상기 메모리에 대한 판독/기록시의 어드레스 지정 방향을 동일 방향으로 하고, 상기 배열이 역방향인 경우에는 반대 방향으로 함과 동시에, 상기 메모리에 대한 판독 요구와 기록 요구가 동시에 일어날 때, 상기 배열이 정방향인 경우는 기록 우선으로 하며, 배열이 역방향인 경우는 판독 우선으로 하는 것을 특징으로 하는 음성 기록 재생 장치용 메모리의 판독/기록 제어 방법.
2. 음성 데이타를 기억하는 음성 기록 재생 장치용 메모리의 판독/기록 제어 회로에 있어서,

   상기 메모리에 입력되는 음성 데이타의 배열이 정방향인지 역방향인지를 나타내는 방향 신호와 상기 메모리에 대한 판독 요구 신호 및 기록 요구 신호를 입력하고, 상기 판독 요구 신호와 기록 요구 신호가 동시에 입력될 때, 상기 방향 신호를 판정하고 상기 배열이 정방향인 경우는 상기 메모리에 대한 액세스를 기록 우선으로 해서 기록 인에이블 신호를 출력하며, 상기 배열이 역방향인 경우는 상기 메모리에 대한 액세스를 판독 우선으로 해서 판독 인에이블 신호를 출력하는 판독/기록 판정 회로를 구비한 것을 특징으로 하는 음성 기록 재생 장치용 메모리의 판독/기록 제어 회로.
3. 제2항에 있어서,

   상기 판독 인에이블 신호 및 기록 인에이블 신호를 기초로 하여 판독/기록 동작이 실행될 때마다 반전하는 전환 신호를 생성하는 전환 신호 생성 회로를 더 구비하며,

   상기 판독/기록 판정 회로는 상기 판독 요구 신호와 기록 요구 신호가 동시에 입력될 때, 상기 전환 신호를 판정하여 상기 우선하여 행해진 판독 혹은 기록중 한 쪽의 동작 후에 다른 쪽의 동작을 행하기 위한 기록 인에이블 신호 혹은 판독 인에이블 신호를 출력하는 것을 특징으로 하는 음성 기록 재생 장치용 메모리의 판독/기록 제어 회로.