JP3640100B2 - 再生装置 - Google Patents
再生装置 Download PDFInfo
- Publication number
- JP3640100B2 JP3640100B2 JP31850795A JP31850795A JP3640100B2 JP 3640100 B2 JP3640100 B2 JP 3640100B2 JP 31850795 A JP31850795 A JP 31850795A JP 31850795 A JP31850795 A JP 31850795A JP 3640100 B2 JP3640100 B2 JP 3640100B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- output
- ram
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、磁気テープ等の記録媒体に対応した再生装置であって、特に再生データを一旦メモリに取り込んで処理を行ない、再生出力する再生装置に関するものである。
【０００２】
【従来の技術】
磁気テープを記録媒体とするデータ記録方式において広く採用されているヘリカルスキャン記録方式では、回転ヘッドに磁気テープを巻き付け、テープ進行方向に対して斜め方向にヘッド走査を行なうことで、図２１に示すように磁気テープＴには斜め方向にトラックＴＫが形成される。
【０００３】
このようなデータ記録方式において、いわゆるノントラッキング方式として知られているものがある。
このノントラッキング方式とは、再生時には図２１にＰａ，Ｐｂとして示すように記録時より高密度スキャンを行なうことにより、トラック上を正確にトレースしなくてもトラックＴＫ上の全データを読み込むことができるようにしている。そしてさらに読み込んだデータはデータとともに記録されているアドレスを用いてＲＡＭに記憶していき、つまりＲＡＭ上で正確な順序に並び変えていくことで、再生データストリームを再構成することができるようにしている。
【０００４】
図２０にノントラッキング方式における磁気テープ上のトラックＴＫの構成を示す。
図２０（ａ）に示すように、１トラックは１０８ブロックで構成される。１ブロックは２８８ビットである。
トラックのうち中央の９２ブロックがメインデータ領域とされ、その両側に９ブロックの内側２重記録領域、及び７ブロックの外側２重記録領域が形成されている。
【０００５】
内側２重記録領域では、その位置から外側方向に９２ブロック離れたメインデータ領域内のブロックと同一内容のデータが記録され、また外側２重記録領域では、その位置から内側方向に９２ブロック離れたメインデータ領域内のブロックと同一内容のデータが記録されている。
具体的には、図２０（ａ）におけるデータ領域ＤＡ１内で斜線を付した先頭７ブロックと同一内容のデータが、外側２重記録領域にも記録され、また、データ領域ＤＡ２内で斜線を付した終端９ブロックと同一内容のデータが、内側２重記録領域にも記録されるものとなる。
【０００６】
この内側２重記録領域と外側２重記録領域は、トラックとヘッドの相対関係においてトラックの始端及び終端における信号読取の信頼性を向上させるために設けられている。つまり、テープの揺動でヘッドの当たり位置がずれても、互いに補い合うようにされ、メインデータ領域内に記録されているブロックとしてのデータについて、トラック始端側もしくは終端側における読取不能のブロック（データ内容）が発生しないようにしている。例えばトラックとヘッドの当たり開始位置（走査開始位置）がずれてデータ領域ＤＡ１内の先頭数ブロックが読み込めないような場合があっても、そのデータは外側２重記録領域から読み込むことができる。
【０００７】
９２ブロックのメインデータ領域については、中央の２ブロックがサブコード（ＡＵＸ）、その両側の各１ブロックがＩＢＧ（Inter-block Gap)、さらにその両側の各４ブロックが制御コード（ＣＴＬ）の領域とされる。そして、さらにその両側において４０ブロックづつのデータ領域ＤＡ１，ＤＡ２が形成される。
【０００８】
１ブロック内の信号フォーマットは図２０（ｂ）のようになる。
まず先頭１１ビットがシンクパターンとされ、続いて１３ビットでアドレスＡＤＲＳが記録される。このアドレスＡＤＲＳは６ビットのトラックアドレスと７ビットのブロックアドレスにより構成されている。
各ブロックにはこのようにトラックアドレスとブロックアドレスが記録されており、再生時にはこれらのアドレスを用いて適正なブロック順序でデータストリームを再構成することができる。
【０００９】
上述のようにノントラッキング方式の場合、再生ヘッドは必ずしもトラックＴＫ上を正確にトレースしないため、図２１に示したように高密度スキャンを行なうことで各トラックについて全ブロックを読み出すことができるようにしているが、この場合各ブロックの読出順序はランダムなものとなる。読み出されたブロックデータは一旦ＲＡＭに蓄えられるが、このとき、ＲＡＭ上ではトラックアドレスとブロックアドレスを用いて書き込みアドレスを生成し各ブロックデータを書き込んでいく。従って、或るトラックについて全ブロックが読み取れた段階では、ＲＡＭ上ではそのトラックの全てのデータが並んでいるものとなる。従ってＲＡＭから順番にブロックデータを読み出せば適正なデータストリームが再構成されたことになる。
【００１０】
アドレスＡＤＲＳに続いて各１２ビットで４ワードのＰ，Ｑパリティ（ＰOD，ＱOD，ＰEV，ＱEV）が記録される。
そしてパリティワードに続いて各１２ビットで１６ワードのデータ（ＤＴ1 〜ＤＴ16）が記録される。
１６ワードのデータ（ＤＴ1 〜ＤＴ16）に続いて、各１２ビットで２つのＣＲＣ（Cyclic Redundancy Check code）ワードが記録される。また、このＣＲＣワードには、オーバーライトプロテクトコード（以下、ＯＷＰコードという）が記録される。
【００１１】
ノントラッキング方式では、記録領域のずれを許容しているため、トラックの両端付近に古いデータの消し残りが存在することがある。また、記録時のドロップアウトやヘッドの目詰まりなどにより、オーバライト時に消去されなかった消し残り部分が発生することもある。再生時にはこのような消し残りデータはＣＲＣはセーフとなるため、正しいデータと誤認されてしまう。そこで、記録動作の切れ目ごとに更新されるコードとしてＯＷＰコードが記録される。
【００１２】
再生時には、再生スキャンするトラックについて読み出される各ブロックからＯＷＰコードを抽出していき、多数決で基準のＯＷＰコードを設定する。
１トラック内で或る部分に消し残りが発生していた場合、その消し残りブロックから抽出されるＯＷＰコードは、オーバーライトしたブロックから抽出されるＯＷＰコードとは異なるものとなる。
ところが、１トラックを再生した場合、一部に消し残りがあっても、殆どは正しくオーバーライトされたブロックが読み取れるため、ＯＷＰコードとして多数決を取ることにより、その多数側のＯＷＰコードが正しくオーバーライトされたときに設定されたＯＷＰコードと判別することができる。
そして、そのＯＷＰコードを基準ＯＷＰコードと設定し、以降、その一連の記録に対する再生においては、ＯＷＰコードが異なるブロックのデータは消し残りデータであると判断して、無効とすることができ、誤ったデータを出力してしまうことを防止できる。
【００１３】
なお、ＯＷＰコードは同じ２ワードを並べて２４ビットのＣＲＣと排他的論理和（Exclusive-ＯＲ）をとってから記録するようにしている。従って再生時には、再生データから生成したＣＲＣとの排他的論理を取ることで、ＯＷＰコードを復元することができる。
【００１４】
【発明が解決しようとする課題】
ところで、再生時にＲＡＭに取り込んだデータは、所定の処理を行なった後、順番にＤ／Ａ変換器に対して出力していくことで、例えばアナログオーディオ信号として出力される。
即ち磁気テープから読み出されたデータは一時的にＲＡＭに蓄積された後に再生出力されるわけであるが、ＲＡＭに蓄積されるデータ量はほぼ一定の量になるように再生サーボがかけられている。
【００１５】
ＲＡＭから読み出してＤ／Ａ変換器に出力されたデータは、ＲＡＭ上で見ればもはや不要なデータとなる。そして、そのデータワードを記憶しておいた各アドレスは、その後テープから読み出されてくるデータの記憶エリアとして用いられる。
このため、Ｄ／Ａ変換器に出力したタイミングで、そのデータワードが記憶されているアドレスにはエラーフラグをセットしておく。
【００１６】
その後、テープから読み出されてきたデータについては、ＣＲＣチェックがセーフとなったデータワードのみをＲＡＭに書き込むようにしているが、このように新たにデータが書き込まれるタイミングで、そのアドレスにおけるエラーフラグをリセットするようにしている。つまり、エラーフラグにより、そのデータワードが既に出力された不要なものであるか否かを判別できる。
新たにテープから読み出されてきた各データワードについて、ＣＲＣエラーとなったものはＲＡＭに書き込まないが、この場合、そのデータワードを書き込むべきアドレスには旧データワードが残され、エラーフラグもセットされている。ＲＡＭ上でこのようにエラーフラグがセットされているデータワードについてはＣＲＣエラーとして扱い、訂正や補間処理により対処できる。
【００１７】
このようにＲＡＭ上に記憶されている各データワードに関しては、エラーフラグにより今後出力すべき適正なデータワードであるか否かを判別することになるが、テープ再生動作を開始した直後は、ＲＡＭが初期化されていないため各データワードのエラーフラグの状態はどのようなものとなっているかが分からない。このような状態による不安定な動作を避けるために、再生開始時には、ＲＡＭの全データワード記憶領域について、エラーフラグセットをセットするという動作を行なうことが求められている。
【００１８】
また、記録の継ぎ目を再生した場合についても同様にエラーフラグセットの必要性がある。
例えば図２２（ａ）にテープ上に示すようにそれぞれ異なる時点で記録されたデータ群Ｘとデータ群Ｙの記録の継ぎ目があったとする。
各データ群（例えば楽曲等の音声データ群）については、それぞれ各トラックに対応して図示するように連続的な値となるトラックアドレス（Ｖアドレス）が付加されている。トラックアドレスは記録時において発生されるものであるため、異なる時点で記録したデータ群Ｘとデータ群Ｙについては連続性は保たれない。このため、図２２（ａ）の例では、データ群Ｘについては、トラックアドレスが・・・・『１８』『１９』『２０』として進んできたところで終了しており、隣接するデータ群Ｙとしての最初のトラックはトラックアドレスが『１２』とされている。
【００１９】
いまトラックアドレスが『０』〜『３１』でサイクリックにインクリメントされる値であるとし、図２２（ｂ）にトラックアドレスに対応するＲＡＭの記憶領域イメージを示す。データ群Ｘについて読み出されてきたデータは図示するようにトラックアドレスに従ってトラックアドレス『２０』に対応するアドレスまでに書き込まれていくが、データ群Ｙに進むと、最初のトラックアドレスは『１２』であるため、ＲＡＭ上ではトラックアドレス『１２』に対応するアドレスから書き込みが行なわれていく。
【００２０】
このような場合、ＲＡＭ上では、蓄積されてまだＤ／Ａ変換器に出力されていないデータ群Ｘのデータワードに対してデータ群Ｙのデータワードが上書きされてしまうことになり、データ群Ｙのデータワードの中でＣＲＣエラーによりＲＡＭに書き込まれないデータワードがあった場合、それに対応するＲＡＭ上のアドレスにはデータ群Ｘのデータワードが残されてしまう。つまりデータ群Ｙにおいて訂正系列上関係の無いデータが混じってしまうことになり、パリティエラーが引き起こされる。
【００２１】
パリティエラーが多くなり、訂正しきれずに見逃されてしまうと、再生音として大きな異音が生じ、問題となる。
このようなことを避けるため、上述した再生開始時だけでなく、記録の継ぎ目の再生の際にも、ＲＡＭの１周分の領域でエラーフラグセットを行なう必要が生じる。
【００２２】
また、以上のように再生開始時や記録の継ぎ目でＲＡＭの１周分の領域でエラーフラグセット（以下、オールエラーセットという）を行なうことが要請されているわけであるが、単純にこの処理を行なうと、再生開始時や記録の継ぎ目でオールエラーセットの処理時間だけ再生出力が待たされることになる。
例えば１トラック２０ｍｓｅｃにつき３２Kbitのエリアを割り当てる場合、ＲＡＭが１ＭｂｉｔのＤ−ＲＡＭであるとすると0.64秒、４ＭｂｉｔのＤ−ＲＡＭであるとすると2.56秒待つ必要がある。
この間、再生音声としての音だしが遅れたり、記録された音声データの冒頭部分が欠けて再生出力されるなどの現象が生じるという問題がある。
【００２３】
またＲＡＭとしては、大容量化が容易で、またビットあたりのコストも安いＤ−ＲＡＭ（ダイナミックＲＡＭ）が使用されることが多い。
Ｄ−ＲＡＭの基本クロックとしては、入出力４ビット構成の場合、反転ＲＡＳ信号、反転ＣＡＳ信号、反転ＷＥ信号、反転ＯＥ信号がある。
そして反転ＲＡＳ信号は行アドレス（ＲＯＷアドレス）のラッチ、メモリセルデータの増幅、リフレッシュ動作、及びチップ全体のアクティブ／プリチャージ動作に関与し、反転ＣＡＳ信号は列アドレス（ＣＯＬＵＭＮアドレス）のラッチ、データの読出／書込動作に関与する。
反転ＷＥ信号はデータの読出／書込動作に関与する。
反転ＯＥ信号はデータの読出動作に関与する。
【００２４】
ここで、反転ＲＡＳ信号により行アドレスのアクセスが行なわれた場合、その１行についての全てのメモリセルに対応してセンスアンプを活性化させて、リフレッシュを実行すると同時に、各メモリセルのデータを出力バッファに取り込む。このため、行アドレスのアクセス時には大きなスパイク電流が流れるという性質がある。
一方、列アドレスのアクセスについては、反転ＣＡＳ信号により取り込まれた列アドレスにより、行アドレスのアクセスによって出力バッファに取り込まれたデータからその列アドレスとなるデータをデータバスに出力する動作となるため、電流量としてはさほど大きなものとはならない。
【００２５】
以上の性質から、オールエラーセットのための処理として特に工夫なくアクセスを行なうようにし、反転ＲＡＳ信号による行アドレスアクセスの回数が多くなると、その分消費電力が多くなり、Ｄ−ＲＡＭを使用するシステムにおける省電力化に対する大きな問題となる。
【００２６】
【課題を解決するための手段】
本発明はこのような問題に鑑みて、適切なタイミングでオールエラーセットとしての処理を実現するとともに、さらにこのオールエラーセットを高速に行なうことができるようにし、再生開始時における迅速な音出し開始や、記録の継ぎ目での音の欠落の防止を実現することを目的とする。
また、オールエラーセットの動作として効率の良いアクセス処理を行ない、消費電力の削減を実現することも目的とする。
【００２７】
このため、所定量のデータワードにより構成される各ブロックにより１つのトラックが形成されてデータ記録が行なわれており、各トラックに対するトラック番号及び各ブロックに対するブロック番号が記録されている記録媒体に対応する再生装置として、記録媒体からデータを読み出す読出手段と、行アドレスと列アドレスがマルチプレクスされたＲＡＭで構成されるメモリ手段と、前記読出手段によって記録媒体から読み出されたデータについて、トラック番号及びブロック番号に基づいて書込アドレスを発生させ前記メモリ手段に書き込んでいく制御を行なうとともに、メモリ手段からデータを読み出して再生出力データとする第１のメモリ制御手段と、前記メモリ手段に記憶されているデータが不要とされるときに、１回の行アドレスアクセス期間内に複数の列アドレスアクセスを実行して記憶されている各データワードに対して一括してエラーフラグをセットすることができる第２のメモリ制御手段と、を備えて構成される。
【００３１】
また、読出手段によって記録媒体から読み出されるデータについて、データの不連続箇所を検出する検出手段を設け、第２のメモリ制御手段は、検出手段によって不連続箇所が検出されたらオールエラーセットを行なうようにする。
さらに、第２のメモリ制御手段は、読出手段によって記録媒体からのデータ読み出し動作が開始される際に、オールエラーセットを行なうようにする。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態となる再生装置について説明する。この再生装置は磁気テープを記録媒体としてノントラッキング方式で音声データなどを再生するものとする。説明は次の順序で行なう。
１．再生装置の構成
２．Ｄ−ＲＡＭの記憶エリア
３．Ｄ−ＲＡＭインターフェース回路の構成
４．通常のＤ−ＲＡＭアクセス動作
５．オールエラーセットアドレス発生部の構成
６．オールエラーセット処理のためのＤ−ＲＡＭアクセス動作
７．本例の効果
【００３３】
１．再生装置の構成
再生装置としての回路ブロックを図１に示す。
この再生装置は、上述した図２０のフォーマットによりトラックが形成されている磁気テープからの再生動作を行なうもので、テープから読み出されたデータは一旦、記憶手段に記憶されていくことになるが、この記憶手段としてＤ−ＲＡＭ１が設けられている。
このＤ−ＲＡＭ１は、図１の各部が含まれる信号処理ＩＣに対して外付けされている構成とし、記憶容量として４Ｍビットもしくは１Ｍビットのいづれかのものが採用される。
【００３４】
磁気テープに対する磁気ヘッド２のヘリカルスキャンにより回転ヘッドの１回転につき１トラックが記録され、また再生されることになるが、ここで１トラックを『Ｖ』と呼ぶこととすると、記録データ又は再生データを記憶するＤ−ＲＡＭ１としては、４Ｍビットの場合は１２８Ｖ分、１Ｍビットの場合は３２Ｖ分の記憶容量を持つものとなる。
【００３５】
磁気テープから読み出されたデータはＤ−ＲＡＭ１に記憶されていくことになるが、Ｄ−ＲＡＭ１へのデータの書込みアクセス動作の前に、まず、記憶されたＤ−ＲＡＭ１に記憶されているデータに対する処理部を先に説明する。
【００３６】
図１においてＤ−ＲＡＭ１に対する書込／読出処理はＤ−ＲＡＭインターフェース回路１８により行なわれる。
Ｄ−ＲＡＭ１に書き込まれたデータは、まず誤り訂正処理が行なわれることになる。Ｄ−ＲＡＭインターフェース回路１８を介してＤ−ＲＡＭ１から読み出されたデータブロックは、データバス１７を介して誤り訂正／ＰＱセット処理回路２１に供給される。なお、データバス１７は、１ワードにつき１２ビットのデータと１ビットのエラーフラグについて使用されている。
誤り訂正／ＰＱセット制御回路２０は、磁気テープから読み出されてＤ−ＲＡＭ１に記憶されたデータについて、訂正処理及びＰＱセットに関する制御を行なう。
【００３７】
訂正処理が施されたデータについて、Ｄ−ＲＡＭ１上で訂正ＯＫのデータについてはエラーフラグオフ（『０』）とされ、訂正しきれなかったデータについてはエラーフラグが『１』にセットされる。
訂正処理後は一定周期でＤ−ＲＡＭ１から読み出されるデータが、ＤＡデータラッチ回路２２に取り込まれる。
ＤＡ出力／エラーセットアドレス発生回路１９は、ＤＡデータラッチ回路２２に対してラッチクロックを供給する。
【００３８】
ＤＡデータラッチ回路２２には１２ビット幅に圧縮されているオーディオデータが供給されることになるが、このデータが伸長回路２３で１８ビットに伸長される。
またＤＡデータラッチ回路２２にラッチされた１ワードのデータにつきエラーフラグがオンとされていた場合、即ち例えば訂正処理で訂正しきれないものであったような場合は、補間回路２４で補間処理が施される。そして、Ｄ／Ａ変換器２５においてアナログオーディオ信号とされ、端子２６から再生音声信号として出力されることになる。
【００３９】
ここで、Ｄ−ＲＡＭ１に対して使い終ったメモリエリアについては、次にテープから読み出されてくるブロックデータの書き込みに先だって、エラーフラグを『１』にセットしておく処理が行なわれる。
即ち、Ｄ／Ａ変換器２５側に出力し終ったデータが記憶されていたのメモリエリアへのエラーフラグセットとして、ＤＡ出力／エラーセットアドレス発生回路１９は、Ｄ／Ａ変換器２５側への周期的なＤ−ＲＡＭ１からのデータ読み出しアクセススロットの直後のスロットにおいて、同じアドレスにエラーフラグ＝１を書き込むようにしている。
【００４０】
また、Ｐ，Ｑパリティワードについても同様に、不要となったメモリエリアには次にテープから読み出されてくるブロックデータの書き込みに先だって、エラーフラグを『１』としておく処理が行なわれる。
即ち、誤り訂正／ＰＱセット制御回路２０は、訂正処理の終ったＰ，Ｑパリティワードに対してＤ−ＲＡＭ１上で同じアドレスにエラーフラグ＝１を書き込むようにしている。
【００４１】
以上のようにＤ−ＲＡＭ１では、Ｄ／Ａ変換器２５側への出力が済んで、使い終ったとされるワードデータについては、エラーフラグがセットされていることになる。そしてテープから読み出されたデータについてのＤ−ＲＡＭ１への書き込みアクセス時には、エラーフラグが参照される。
【００４２】
次に磁気テープから読み出されたデータをＤ−ＲＡＭ１に書き込むまでの回路部を説明する。
回転ヘッド部２では、図示しない磁気テープに対してＡヘッド、Ｂヘッドによるヘリカルスキャン再生が行なわれる。Ａヘッド、Ｂヘッドはほぼ１８０°対向して配置されている。
Ａヘッド、Ｂヘッドによって読み取られた信号はヘッドアンプ３で増幅された後、波形等化器４を介してＰＬＬ回路５に供給される。ＰＬＬ回路５では再生データから再生クロックが生成され、復調回路６で再生クロックを用いてデータの復調処理が行なわれて、同期信号（ＳＹＮＣ）及びＮＲＺ復調データが出力される。
【００４３】
図２０で説明したように磁気テープの１トラックではブロックという単位でデータが記録されているが、１ブロック毎の再生データについて、同期信号（ＳＹＮＣ）及びＮＲＺ復調データはＣＲＣ処理部９に供給され、同期信号（ＳＹＮＣ）のタイミングを基準としてＮＲＺ復調データのＣＲＣチェックが行なわれる。そのデータブロックについてチェックＯＫであった場合は、セーフ信号（ＳＡＦＥ）が再生制御回路１０に供給される。再生制御回路１０はＣＲＣチェックについてセーフとされたデータブロックについて、以降、回路の同期が取られ、Ｄ−ＲＡＭ１への書き込み及び誤り訂正、Ｄ／Ａ出力などの処理を実行することになる。
【００４４】
遅延回路７は、ＣＲＣ処理部９においてＣＲＣチェックを行なう期間を待機させるために設けられている。つまり、テープから読み出された１ブロックのデータについてＣＲＣチェックがセーフでない場合はＤ−ＲＡＭ１への書き込みは行なわないものであるため、ＮＲＺ復調データについてこの判断期間として１ブロック期間分だけ転送を遅らせる。遅延回路７はシフトレジスタや、もしくはメモリ及びカウンタによって構成できる。
【００４５】
シリアル／パラレル変換部８では、遅延回路７を介してシリアル転送されてくる１ブロックのワードデータをそれぞれパラレルに変換して出力する。
シリアル／パラレル変換部８から出力される１ブロックのデータについては、データラッチ回路１１によって各ワード（１２ビット）が順次ラッチされ、データバス１７に出力されていく。
また、ブロックアドレスについてはブロックアドレスラッチ回路１２にラッチされる。この場合、ラッチされるアドレスは図２０に示した各ブロックの１３ビットのアドレス（トラックアドレス６ビット＋ブロックアドレス７ビット）である。
【００４６】
詳しくは後述するが、Ｄ−ＲＡＭ１上ではトラックアドレスは７ビットとされている。これは読み出されたトラックアドレス６ビットに加えて、Ａ／Ｂヘッドのアジマスに対応するビットＶ０が付加されるものであり、このビットＶ０は、ブロックアドレスラッチ回路１２の出力に付加される。これによりトラックアドレスとブロックアドレスで合計１４ビットのアドレスとされ、アドレス変換回路１８に供給される。
データラッチ回路１１及びブロックアドレスラッチ回路１２には再生制御回路１０からラッチクロックが供給される。
【００４７】
ワードアドレス発生部１３は５ビットカウンタとされる。そしてＣＲＣチェックがセーフとなったタイミング、即ちブロックアドレスラッチ回路１２のラッチタイミング初期値がロードされ、以降データラッチ回路１１へのラッチタイミング毎にカウントアップしていく。そしてそのカウント値に基づいてワードアドレスを発生させる。
図２０に示したように１ワードは１２ビットであるため、再生制御回路１０は１２ビットカウンタを有し、この１２ビットカウンタのカウントアップ毎にデータラッチ回路１１に対するラッチクロック（＝ワードカウンタのカウントクロック）を供給している。
【００４８】
アドレス変換回路１５には、１４ビットのブロックアドレス（及びトラックアドレス）と、５ビットのワードアドレスが供給される。
このアドレス変換回路１５では、ラッチされたテープ上でのブロックアドレスから、トラックの両端の２重記録領域におけるブロックを本来のブロックと同じブロックアドレスに変換し、ワードアドレスを元に、インターリーブ系列に従ってＤ−ＲＡＭ１上の実アドレスに変換する。
またインターリーブのかかっていないＣＴＬブロックについても、８ブロックとも同じ実アドレスに変換する。
【００４９】
このアドレス変換回路１５により、ワードの実アドレスとしては４ビットに変換され、７ビットのトラックアドレス、７ビットのブロックアドレスと合わせて１８ビットがアドレスバス１６に出力されることになる。
【００５０】
このアドレスバス１６に出力されたアドレスと、データバス１７に出力されているワードデータがＤ−ＲＡＭインターフェース回路１８を介してＤ−ＲＡＭ１に供給され、書き込みアクセスが実行される。
【００５１】
エラーフラグチェック部２７では、Ｄ−ＲＡＭ１上で書き込みを行なうべきブロックアドレスでのエラーフラグの状態が読み込まれ、フラグ状態が判別される。判別されたエラーフラグの状態は再生制御回路１０に検出される。
【００５２】
また読み出されるデータには、図２０で説明したようにＣＲＣコードとともにＯＷＰコードが付加されている。ＯＷＰコードは前述したように一連の記録に対して同一のコードが付されるものである。従って、例えば図２に示すように磁気テープ上で異なる時点で記録されたデータ群Ｘとデータ群Ｙが隣接していたとき、データ群Ｘのデータとして読み出されたブロックからは『ＯＷＰX 』というＯＷＰコードが検出され、またデータ群Ｙのデータとして読み出されたブロックからは『ＯＷＰY 』というＯＷＰコードが検出される。
【００５３】
このＯＷＰコードは、前述のとおりブロックデータは正しくオーバライトされたものか、もしくは消し残りデータであるかを判断する基準となるものであるが、このＯＷＰコードからは、記録されたデータ群の継ぎ目を判別することもできる。つまり、トラック走査により読み出されるＯＷＰコード値の大多数がそれまでと異なる値となったときは、例えば図２の場合ではデータ群Ｘとデータ群Ｙの記録の継ぎ目であると判断できる。このＯＷＰコードによって検出できる継ぎ目とは、図２２で説明したようにトラックアドレスが不連続となるポイントに相当する。図１においてＯＷＰチェック部１４は、このようなＯＷＰコードによる判別処理を行なう。
そして、判別情報は再生制御回路１０もしくは再生装置の全体を制御するマイクロコンピュータによって形成されるコントローラ３０に供給する。
【００５４】
２．Ｄ−ＲＡＭの記憶エリア
次にＤ−ＲＡＭ１の記憶エリアについて説明する。
上述したように、１トラックのデータ量を『１Ｖ』とすると、Ｄ−ＲＡＭ１が４Ｍビットの場合は１２８Ｖ分、１Ｍビットの場合は３２Ｖ分の記憶容量を持つものとなるが、４Ｍビットとして説明すると、Ｄ−ＲＡＭ１には図３に模式的に示すように０Ｖ〜１２７Ｖという１２８トラックに対応したアドレス空間が形成される。このトラックに対応するアドレス（トラックアドレス）はＶ６〜Ｖ０の７ビットにより形成される。
１ＭビットのＤ−ＲＡＭが用いられる場合は、Ｖ４〜Ｖ０の５ビットで３２Ｖ分のトラックアドレスが形成されることになる。
【００５５】
１つのＶアドレス内では、１２８ブロック分の領域があり、ブロックアドレスとしてＢ０〜Ｂ６の７ビットで、００ｈ〜７Ｆｈのアドレスが形成される。（『ｈ』が付された値は１６進表記）
また各ブロックの領域はデータ１６ワードに対応して、Ｗ０〜Ｗ３の４ビットで０ｈ〜Ｆｈのワードアドレスが形成される。
以上、Ｄ−ＲＡＭ１は、トラックアドレスＶ０〜Ｖ６、ブロックアドレスＢ０〜Ｂ７、ワードアドレスＷ０〜Ｗ３による、１８ビットのアドレス空間とされている。
【００５６】
Ｄ−ＲＡＭ１では、１ワードにつき１６ビットが割り当てられるが、Ｄ−ＲＡＭ１に関するデータ幅は４ビット幅とされており、１ワードのアクセスについては、１回の行アクセス内で４回の列アクセスを行なうことで実行するようにする。図２０に示したように１ワードのデータは１２ビットとされるが、Ｄ−ＲＡＭ１上の１６ビットの１ワードにおいて、最初の４ビットはエラーフラグとし、その後の３回アクセス分の１２ビットとしてワードデータが割り当てられる。
エラーフラグとしては、ＣＲＣチェックセーフの場合には４ビット内の１ビットを『０』とし、またエラーの場合は、『１』を書き込むこととする。
【００５７】
Ｄ−ＲＡＭ１に対するアクセスの際のアドレス指定のために１０ビットのアドレス端子が形成され、各アドレス端子には行アドレス（ロウアドレス）と列アドレス（カラムアドレス）がマルチプレクスされた状態で時分割されて入力されることで、メモリセルの１つに対して任意にアクセスすることができるようにしている。
【００５８】
行アドレスは、反転ＲＡＳ信号の立ち下りによって各アドレス端子から内部の行アドレスバッファにラッチにされ、また列アドレスは、反転ＣＡＳ信号の立ち下りによって各アドレス端子から内部の列アドレスバッファにラッチにされる。アクセス動作としては、反転ＲＡＳ信号で行アドレスを取り込み、その後の反転ＣＡＳ信号によって１又は複数の列アドレスが順次取り込まれることによって、行アドレス及び列アドレスで指定される所要のメモリセルに対するデータの書込／読出が行なわれる。
【００５９】
１つのＶアドレス内のメモリーマップを図４に示す。４ＭビットのＤ−ＲＡＭ内には、この図４のメモリ領域が１２８個分、また１ＭビットのＤ−ＲＡＭ内には、この図４のメモリ領域が３２個分、存在することになる。
１つのＶアドレス内では、１２８ブロック分の領域としてＢ０〜Ｂ６の７ビットで、００ｈ〜７Ｆｈのアドレスが形成され、さらに各ブロックの領域は１６ワードで構成され、Ｗ０〜Ｗ３の４ビットで０ｈ〜Ｆｈのワードアドレスが形成される。
【００６０】
Ａ／Ｄ変換、Ｄ／Ａ変換される音声データの系列は、３２ＫＨｚサンプリングで、Ｌ，Ｒの２チャンネルとし、１トラック（１Ｖ）の周期を２０ｍｓｅｃ（５０Ｈｚ）とすると、１ＶあたりＬチャンネル、Ｒチャンネルあわせて１２８０ワード存在する。つまり図２０で説明したように１トラックにはデータ領域として８０ブロック存在し、各ブロックには、Ｌ１，Ｒ１ ・・・・・・・Ｌ８，Ｒ８の１６ワードが存在するため、１６×８０の１２８０ワードがこれに相当する。
【００６１】
この音声データとなる１２８０ワードは、図４に示した１Ｖ分のメモリ領域（１２８×１６＝２０４８ワード）において、後ろづめで書き込まれるとする。
即ち、１２８ブロックのうちで音声データには８０ブロックの領域が割り当てられ、図４に示すようにブロックアドレス３０ｈ〜７Ｆｈの領域（データエリア）に書き込まれる。このとき、Ｌ，Ｒチャンネルが交互にアドレスの進む順番にアクセスされる。ブロックアドレス３０ｈのワードアドレス０ｈがトラックの最初の音声データワード、ブロックアドレス７ＦｈのワードアドレスＦｈがトラックの最後の音声データワードとなる。
【００６２】
１ブロックの音声データの８ワードに対しては、ＰとＱの２つのパリティが生成される。
パリティ生成及び訂正処理については、チャンネル毎の時間軸で奇数番目（ＯＤ）と偶数番目（ＥＶ）の２つの系列に分けて独立して行なうことになる。
８ワードの音声データに対してクロスインターリーブでＰとＱの２つの単純パリティを生成する訂正系列とし、Ｐ系列にはＱワードを含まないものとする。
Ｐ，Ｑパリティワード（ＰOD，ＱOD，ＰEV，ＱEV）は音声データの１／４のワード数であるため、ブロックアドレス０Ｃｈ〜１Ｆｈの２０ブロック分の領域（ＰＱエリア）に割り当てられる。
【００６３】
ＣＴＬデータについては、ブロックアドレス０１ｈが割り当てられ、さらにＡＵＸ１、ＡＵＸ２はブロックアドレス０２ｈ，０３ｈが割り当てられている。
ＣＴＬデータ、ＡＵＸ１、ＡＵＸ２についてのＰ，Ｑワードは、ブロックアドレス０４ｈに割り当てられる。
【００６４】
後述する本例の特徴となる動作であるオールエラーフラグセットとしては、以上の音声データワード、ＰＱパリティワード、ＣＴＬデータ、ＡＵＸ１、ＡＵＸ２としてのワードに関してエラーフラグがセットされるものとなる。
メモリマップ上でブロックアドレス２０ｈ〜２Ｆｈは未使用のエリアであり、オールエラーセット動作については、この領域をとばすことで効率的な動作を実現する。なお、ブロックアドレス２０ｈ〜２Ｆｈはブロックアドレスの上位３ビット（Ｂ６，Ｂ５，Ｂ５）が（０，１，０）となる領域である。
【００６５】
図３、図４のようなメモリ空間をもつＤ−ＲＡＭ１に対してのアクセスは、行アドレス（ロウアドレス）と列アドレス（カラムアドレス）により行なわれるが、ロウアドレスとカラムアドレスはそれぞれ１０ビットで次のように割り当てられている。
即ちトラックアドレスＶ６〜Ｖ０、ブロックアドレスＢ６，Ｂ５、ワードアドレスＷ１の合計１０ビットがロウアドレスに割り当てられる。
またブロックアドレスＢ４〜Ｂ０、ワードアドレスＷ３，Ｗ２，Ｗ０の８ビットはカラムアドレスに割り当てられる。そしてカラムアドレスには１ワードを４回のアドレスで実行するための２ビットｂ１，ｂ０が加えられ合計１０ビットとされる。
【００６６】
なお、Ｄ−ＲＡＭ１が１Ｍビットである場合、トラックアドレスＶ６，Ｖ５はなくなり、ロウアドレスとカラムアドレスはそれぞれ９ビットとなる。この場合、ブロックアドレスＢ４はロウアドレスに割り当てられる点が４Ｍビットの場合と異なる。
【００６７】
３．Ｄ−ＲＡＭインターフェース回路の構成
Ｄ−ＲＡＭ１に対するアクセス動作を実行するＤ−ＲＡＭインターフェース回路１８の構成を図５に示す。
このＤ−ＲＡＭインターフェース回路１８によるアクセスアドレスの発生動作としては、図４で説明したように各エリアに対しての磁気テープから読み出されてきたデータの書込／読出を行なうための通常のアドレス発生動作と、オールエラーセット動作の際のアドレス発生動作を行なう。
【００６８】
Ｄ−ＲＡＭインターフェース回路１８はコントローラ３０からの制御等に基づいてＤ−ＲＡＭ１に対する各種の書込／読出動作を行なう。
データ転送が４ビット幅で行なわれる４Ｍビット（又は１Ｍビット）のＤ−ＲＡＭ１に対しては、データは、図１で説明したようにデータバス１７からＤ−ＲＡＭインターフェース回路１８を介して書込／読出が行なわれる。図５のようにＤ−ＲＡＭインターフェース回路１８ではデータ読出／書込部４９により、書込時にはデータバス１７から入力されたデータをＤ−ＲＡＭ１に伝送し、また読出時にはＤ−ＲＡＭ１から読み出したデータをデータバス１７に出力する。
【００６９】
書込／読出時には、Ｄ−ＲＡＭインターフェース回路１８はＤ−ＲＡＭ１に対してＡ９〜Ａ０の１０ビットのアドレスを出力する。
通常の音声データ等の書込／読出時にはアドレスバス１６で転送されてくるアドレスをアドレスフリップフロップ４２に取り込み、そのアドレスに基づいてロウアドレス又はカラムアドレスが生成され、アドレスマルチプレクサ４３がＡ９〜Ａ０の１０ビットのアドレスとして時分割的にＤ−ＲＡＭ１に出力する。
またオールエラーセットのためのアクセス時には、オールエラーセットアドレス発生部５０がエラーフラグ書込のためのロウアドレス、カラムアドレスを生成し、アドレスマルチプレクサ４３がＡ９〜Ａ０の１０ビットのアドレスとして時分割的にＤ−ＲＡＭ１に出力する。
【００７０】
また、Ｄ−ＲＡＭ１に対する書込／読出動作のコントロール信号となる反転ＣＡＳ信号ＣＡＳ￣、反転ＲＡＳ信号ＲＡＳ￣、反転ライトイネーブル信号ＷＥ￣は、それぞれ制御回路４１がＤ−ＲＡＭ１に対して出力する。
なお反転ＣＡＳ信号ＣＡＳ￣、反転ＲＡＳ信号ＲＡＳ￣、反転ＷＥ信号ＷＥ￣は後述するオールエラーセットアドレス発生部５０での動作にも用いられる。
そして、オールエラーセット動作の場合は、通常のアクセス時に対して、反転ＣＡＳ信号ＣＡＳ￣、反転ＲＡＳ信号ＲＡＳ￣、反転ＷＥ信号ＷＥ￣はそのパルス波形が変形される。
【００７１】
制御回路４１は、マスタークロックＭＣＫが供給されており、マスタークロックＭＣＫから各種の制御信号を生成する。またマスタークロックＭＣＫもしくは反転マスタークロックＭＣＫ￣を所要の部位に供給する。
また、書込／読出動作としての１スロットの基準となるスロットクロックSLOT.CK をアドレスフリップフロップ４２及びオールエラーセットアドレス発生部５０に供給する。
【００７２】
さらに、時分割で出力するロウアドレス／カラムアドレスの出力タイミングを指定するロウ／カラム選択信号ＲＡ／ＣＡ￣をアドレスマルチプレクサ４３に供給する。
また、Ｄ−ＲＡＭ１が４Ｍビットとされる場合と１Ｍビットとされる場合があるが、この識別信号４Ｍ／１Ｍ￣をアドレスマルチプレクサ４３及びアンドゲート４８に供給する。識別信号４Ｍ／１Ｍ￣は、Ｄ−ＲＡＭ１が４Ｍビットであるときは常に『１』とされ、また１Ｍビットであるときは常に『０』となる信号である。
また、オールエラーセットの際には、その動作を実行するトリガとなる各種信号（DRAM.CLR，DRAM.CLR-V，V/RST ）をオールエラーセットアドレス発生部５０に供給する。
【００７３】
まず通常のデータ書込／読出のためのアドレス発生部位について説明する。
図１で説明したようにＤ−ＲＡＭに対してアクセスすべきアドレスデータがアドレスバス１６において１８ビットで転送されてくる。
１８ビットのアドレスとは、即ちトラックアドレスＶ６〜Ｖ０、ブロックアドレスＢ６〜Ｂ０、ワードアドレスＷ３〜Ｗ０である。
【００７４】
転送されてきたトラックアドレスＶ６〜Ｖ０、ブロックアドレスＢ６〜Ｂ０、ワードアドレスＷ３〜Ｗ０はスロットクロックSLOT.CK に基づいてアドレスフリップフロップ４２に取り込まれる。
アドレスフリップフロップ４２はスロットクロックSLOT.CK のタイミングにより、ラッチした１８ビットのアドレスを出力し、アドレスマルチプレクサ４３に供給するわけであるが、このときトラックアドレスＶ６〜Ｖ０、ブロックアドレスＢ６〜Ｂ０、ワードアドレスＷ３〜Ｗ０のそれぞれをロウアドレスとカラムアドレスに振り分ける処理が行なわれる。
【００７５】
前述したようにＤ−ＲＡＭ１が４Ｍビットの場合、トラックアドレスＶ６〜Ｖ０、ブロックアドレスＢ６，Ｂ５、ワードアドレスＷ１がロウアドレスに割り当てられる。またブロックアドレスＢ４〜Ｂ０、ワードアドレスＷ３，Ｗ２，Ｗ０がカラムアドレスに割り当てられる。
ロウアドレスＲ９〜Ｒ０、カラムアドレスＣ９〜Ｃ０について、割り当てを示したものが図６である。この図６の割り当てに従うようにアドレスフリップフロップ４２からアドレスマルチプレクサ４３への転送が行なわれる。
【００７６】
図５からわかるように、アドレスフリップフロップ４２から出力されるワードアドレスＷ１はロウアドレスＲ０としてアドレスマルチプレクサ４３に供給される。
またブロックアドレスＢ５，Ｂ６はロウアドレスＲ１，Ｒ２としてアドレスマルチプレクサ４３に供給される。
またＤ−ＲＡＭ１が４Ｍビットの場合はスイッチ４４がＴ1 端子に接続されているため、トラックアドレスＶ０〜Ｖ６はロウアドレスＲ３〜Ｒ９としてアドレスマルチプレクサ４３に供給される。
【００７７】
さらにアドレスマルチプレクサ４３に対しては、ワードアドレスＷ０がカラムアドレスＣ２、ワードアドレスＷ２がカラムアドレスＣ３、ワードアドレスＷ３がカラムアドレスＣ４として供給される。またブロックアドレスＢ０〜Ｂ４がカラムアドレスＣ５〜Ｃ９として供給される。
【００７８】
カラムアドレスＣ０，Ｃ１については、カウンタ４５の出力と、ワードアドレスＷ１、ブロックアドレスＢ５としての出力の排他的論理和により生成される。カウンタ４５は制御回路４１からのカウンタクリア信号によりクリアされた後、マスタークロックによりカウントアップを行ない、カウント値（Ｃｂ１，Ｃｂ０）の出力を行なう。
【００７９】
ＥＸ−ＯＲ回路４６はアドレスフリップフロップ４２から出力されるブロックアドレスＢ５（即ちロウアドレスＲ１）が供給され、カウンタ４５の出力Ｃｂ１との排他的論理和ｂ１を出力する。これがカラムアドレスＣ１とされる。
またＥＸ−ＯＲ回路４７はアドレスフリップフロップ４２から出力されるワードアドレスＷ１（即ちロウアドレスＲ０）が供給され、カウンタ４５１の出力Ｃｂ０との排他的論理和ｂ０を出力する。これがカラムアドレスＣ０とされる。
【００８０】
このカラムアドレスＣ１，Ｃ０は、１ワード＝１６ビット幅のデータを４ビット幅のＤ−ＲＡＭ１で扱うために割り当てられているもので、反転ＲＡＳ信号（ＲＡＳ￣）による１回の行アドレスのアクセス中に、反転ＣＡＳ信号（ＣＡＳ￣）に応じてＣ１，Ｃ０によって列アドレスを４回アクセスすることで、１ワード（１６ビット）のデータの書込／読出を行なうようにしている。
【００８１】
ところで、Ｄ−ＲＡＭ１が１Ｍビットの場合、トラックアドレスＶ４〜Ｖ０、ブロックアドレスＢ６，Ｂ５，Ｂ４、ワードアドレスＷ１がロウアドレスに割り当てられ、ブロックアドレスＢ３〜Ｂ０、ワードアドレスＷ３，Ｗ２，Ｗ０がカラムアドレスに割り当てられることになる。
この場合、各９ビットとなるロウアドレスＲ８〜Ｒ０、カラムアドレスＣ８〜Ｃ０について、割り当てを示したものが図７である。Ｄ−ＲＡＭ１が１Ｍビットの場合は、この図７の割り当てに従うようにアドレスフリップフロップ４２からアドレスマルチプレクサ４３への転送が行なわれる。
４ＭビットのＤ−ＲＡＭの場合と異なる点として、ブロックアドレスＢ４がロウアドレスに割り当てられることになる。
【００８２】
図５からわかるように、アドレスフリップフロップ４２から出力されるワードアドレスＷ１、ブロックアドレスＢ５，Ｂ６、トラックアドレスＶ０〜Ｖ４は、ロウアドレスＲ０〜Ｒ７としてアドレスマルチプレクサ４３に供給される。
またＤ−ＲＡＭ１が１Ｍビットの場合はスイッチ４４がＴ2 端子に接続されているため、ブロックアドレスＢ４がロウアドレスＲ８としてアドレスマルチプレクサ４３に供給される。
【００８３】
さらにアドレスマルチプレクサ４３に対しては、ワードアドレスＷ０，Ｗ２，Ｗ３、ブロックアドレスＢ０〜Ｂ３がカラムアドレスＣ２〜Ｃ８として供給される。
またカラムアドレスＣ０，Ｃ１については、４Ｍビットの場合と同様である。１Ｍビットの場合ロウアドレスＲ９及びカラムアドレスＣ９は用いられない。
【００８４】
アドレスマルチプレクサ４３は、Ｄ−ＲＡＭ１に対して各１０ビットのロウアドレス及びカラムアドレスを、ＲＡＳ／ＣＡＳ選択信号（ＲＡ／ＣＡ￣）に応じて時分割的にアドレスＡ９〜Ａ０として出力する。
ＲＡＳアクセスの場合はＲＡＳ／ＣＡＳ選択信号（ＲＡ／ＣＡ￣）が入力される端子ＴA は『１』となり、ＣＡＳアクセスの場合はＲＡＳ／ＣＡＳ選択信号（ＲＡ／ＣＡ￣）が入力される端子ＴA は『０』となる。
【００８５】
なお、端子ＴB は通常のアクセスと後述するオールエラーセット動作のアクセスを識別する端子となり、通常のアクセス時には『０』、オールエラーセット動作時には『１』となっている。
従って、端子ＴA ，ＴB が『１，０』のときは通常のアクセスにおいてＲＡＳアクセスを行なうタイミングであり、このときアドレスマルチプレクサ４３は、アドレスフリップフロップ４２から取り込まれたロウアドレスＲ９〜Ｒ０をアドレスＡ９〜Ａ０として出力する。
ＲＡＳアクセス時のアドレスＡ９〜Ａ０の割り当ては図８のとおりである。
【００８６】
また端子ＴA ，ＴB が『０，０』のときは通常のアクセスにおいてＣＡＳアクセスを行なうタイミングであり、このときアドレスマルチプレクサ４３は、アドレスフリップフロップ４２及びＥＸ−ＯＲ回路４６，４７から取り込まれたカラムアドレスＣ９〜Ｃ０をアドレスＡ９〜Ａ０として出力する。
ＣＡＳアクセス時のアドレスＡ９〜Ａ０の割り当ては図９のとおりである。
【００８７】
なお、アドレスＡ９はアンドゲート４８を介して出力される。アンドゲート４８の他方の端子には識別信号４Ｍ／１Ｍ￣が供給されており、４ＭビットのＤ−ＲＡＭの場合は『１』、１ＭビットのＤ−ＲＡＭの場合は『０』となる。従って、４ＭビットのＤ−ＲＡＭの場合はアドレスＡ９の値として『０』又は『１』がＤ−ＲＡＭ１に供給されるが、１ＭビットのＤ−ＲＡＭの場合はアドレスＡ９は常に『０』となる。即ちアドレスＡ９（ロウアドレスＲ９又はカラムアドレスＣ９）はアクセスに用いられない。
【００８８】
１ＭビットのＤ−ＲＡＭの場合ではトラックアドレスＶ６，Ｖ５が不要となるが、１Ｍビット／４Ｍビットの両方に対応可能な回路構成を考えたときに、単純にロウアドレス、カラムアドレスの割り当てをずらすと切換回路構成が複雑になる。例えばロウアドレス、カラムアドレスが各９ビットとなることに応じて、ロウアドレスＲ８としてトラックアドレスＶ４を割り当て、他を順番にずらしていくことは、Ａ９〜Ａ０の殆どのアドレスラインに関して１Ｍビット／４Ｍビットに応じた切換回路構成が必要になる。
ところが本例では図７のようにブロックアドレスＢ３をロウアドレスＲ８に割り当てるようにすることで、切換回路としては、Ａ９のアドレスラインのみを１Ｍビット／４Ｍビットに応じて有効／無効とするアンドゲート４８を設けるのみでよく、回路構成を非常に簡略化できる。
【００８９】
４．通常のＤ−ＲＡＭアクセス動作
以上のように通常のアクセス時には、データバス１６から取り込まれたアドレスに基づいてロウアドレス、カラムアドレスが生成され、データの書込／読出が実行される。
この通常のＤ−ＲＡＭアクセス動作としての動作タイミングを図１３に示す。
【００９０】
制御回路４１は、図１３（ａ）に示すマスタークロックＭＣＫを１／６周期に分周して図１３（ｂ）のようにスロットクロック（ＳＬＯＴ・ＣＫ￣）を生成し、マスタークロックＭＣＫの６クロックの期間をＤ−ＲＡＭ１に対するアクセスの１スロットとしている。
【００９１】
このアクセスの１スロットにおいてＤ−ＲＡＭ１に対して図１３（ｃ）（ｄ）（ｅ）のように反転ＲＡＳ信号ＲＡＳ￣、反転ＣＡＳ信号ＣＡＳ￣、反転ＷＥ信号ＷＥ￣を出力する。
反転ＲＡＳ信号ＲＡＳ￣の立ち下がりタイミングではアドレスマルチプレクサ４３からロウアドレスＲ９〜Ｒ０がアドレスＡ９〜Ａ０として出力されており、従って、反転ＲＡＳ信号ＲＡＳ￣が『Ｌ』レベル期間であるこの１スロットにおいて１回のＲＡＳアクセスが行なわれる。
【００９２】
そして、１回のＲＡＳアクセス期間において、マスタークロック周期で反転ＣＡＳ信号ＣＡＳ￣が４回立下り、この各タイミングでカラムアドレスＣ９〜Ｃ０がアドレスＡ９〜Ａ０として出力されている。この４回出力される各カラムアドレス（ＣＯＬ０〜ＣＯＬ３）において、Ｃ９〜Ｃ０の値は、その下位２ビットＣ１，Ｃ０がカウンタ４５及びＥＸ−ＯＲ回路４６，４７から得られるビットｂ１，ｂ０の値としてマスタークロック周期で更新されているものであり、つまり、１ワードデータのアクセスを、１回のＲＡＳアクセス期間内の４回のＣＡＳアクセスで実行するためのアドレス出力動作となる。
【００９３】
ｂ１，ｂ０の２ビットの値としては、Ｃｂ１，Ｃｂ２の値が『０，０』に初期化されてカウントされるカウンタ４５の値と、直前のロウアドレス（Ｒ１，Ｒ０）の排他的論理和により生成しているが、これにより、ＲＡＳアクセスからＣＡＳアクセスに切り換わる際に、Ｄ−ＲＡＭ１に転送されるアドレス波形上のトランジェントが発生されないようになり、つまりアドレス端子の反転回数を低減させている。これにより端子容量やパターンの配線容量を充放電するための消費電力を減らすとともにシステムノイズを低減することができる。
【００９４】
ｂ１，ｂ０の２ビットの値としては、１ワードのアクセス期間中に『０，０』『０，１』『１，０』『１，１』の４通り（ただし発生順序は直前のロウアドレス（Ｒ１，Ｒ０）などにより異なるものとなる）となるが、ｂ１，ｂ０、つまりＤ−ＲＡＭ１においてカラムアドレスＣ１，Ｃ０が『０，０』となるエリア（４ビット）にエラーフラグが割り当てられ、他の『０，１』『１，０』『１，１』となるエリアには１２ビットのワードデータが割り当てられる。
【００９５】
５．オールエラーセットアドレス発生部の構成
オールエラーセット動作時には、オールエラーセットアドレス発生部５０からアドレスマルチプレクサ４３に対してロウアドレス、カラムアドレスが供給される。
【００９６】
オールエラーセット時にはアドレスマルチプレクサ４３の端子ＴB は『１』となるが、端子ＴA ，ＴB が『１，１』のときはオールエラーセットのためのアクセスとしてのＲＡＳアクセスを行なうタイミングとなり、このときアドレスマルチプレクサ４３は、オールエラーセットアドレス発生部５０から取り込まれたロウアドレスＲ９〜Ｒ０をアドレスＡ９〜Ａ０として出力する。
【００９７】
また端子ＴA ，ＴB が『０，１』のときはオールエラーセットのためのアクセスにおいてＣＡＳアクセスを行なうタイミングであり、このときアドレスマルチプレクサ４３は、オールエラーセットアドレス発生部５０から取り込まれたカラムアドレスＣ９〜Ｃ０をアドレスＡ９〜Ａ０として出力する。
なお、このオールエラーセット動作時でも１ＭビットＤ−ＲＡＭの際には、アンドゲート４８によりアドレスＡ９は用いられないようにされる。
【００９８】
このようなオールエラーセットアクセスを実行させるオールエラーセットアドレス発生部５０の構成を図１０〜図１２で説明する。
図１０はオールエラーセットアドレス発生部５０のブロック図である。
【００９９】
図５に示した制御回路４１からオールエラーセットの起動トリガとして出力される信号DRAM・CLRはオアゲート５１に供給される。また、オールエラーセットの起動をトラック単位の同期信号と同期させたい場合には、制御回路４１は信号DRAM・CLR-Vを、ノアゲート５２，５３で構成されるＲ−Ｓフリップフロップに入力する。そしてこのＲ−Ｓフリップフロップの出力をＤフリップフロップ５４に入力する。Ｄフリップフロップ５４に対しては制御回路４１がトラックの境界でリセット信号V-RST パルスを用いてＤフリップフロップ５４を起動する。Ｄフリップフロップ５４の反転出力Ｑ￣はオアゲート５１の他方の端子に入力される。
【０１００】
オアゲート５１の出力はＤフリップフロップ５５のクロックとされ、Ｄフリップフロップ５５はこのタイミングで『Ｈ』レベルのデータ入力をラッチする。Ｄフリップフロップ５５は後述するロウアドレス発生部８０から供給される停止信号AEST.STOPU￣によりクリアされる。
つまりＤフリップフロップ５５の出力Ｑはオールエラーセットの起動から停止までの期間『Ｈ』とされる。
【０１０１】
Ｄフリップフロップ５５の出力ＱはＤフリップフロップ５６のデータ入力とされる。Ｄフリップフロップ５６は制御回路４１からスロットクロックSLOT.CK ￣がクロックとして供給され、スロットクロックSLOT.CK ￣のタイミングでラッチ出力を行なう。
Ｄフリップフロップ５６の出力Ｑはオールエラーセットのリクエスト信号AEST.REQとなるとともに、Ｄフリップフロップ５７のデータ入力とされる。Ｄフリップフロップ５７にもスロットクロックSLOT.CK ￣がクロックとして供給されている。
【０１０２】
リクエスト信号AEST.REQとＤフリップフロップ５７のＱ出力はアンドゲート５８に供給される。アンドゲート５８の出力はオールエラーセット動作についてのエラーセットスロット信号AEST.SLOT となり、ロウアドレス発生部８０に供給される。またエラーセットスロット信号AEST.SLOT は図５に示したようにアドレスマルチプレクサ４３の端子ＴB にも供給され、アドレスマルチプレクサ４３に対してオールエラーセットアドレス発生部５０からのロウアドレス、カラムアドレスの選択出力を指示する。
【０１０３】
エラーセットスロット信号AEST.SLOT はインバータ６１で反転されてノアゲート６２に供給される。ノアゲート６２の他端には後述するカラムアドレス発生部７０から出力されるロウクロックROW.CKが入力される。
ノアゲート６２の出力はＤフリップフロップ５９のクリア信号となる。
Ｄフリップフロップ５９は『Ｈ』レベルのデータ入力がされており、出力Ｑはノアゲート６０に供給される。ノアゲート６０の他端には反転ＷＥ信号ＷＥ￣が反転入力される。
【０１０４】
ノアゲート６０の出力は反転ＷＥ信号ＷＥ￣として制御回路４１を介してＤ−ＲＡＭ１に供給されるとともに、Ｄフリップフロップ５９のクロックとされる。このＤフリップフロップ５９の出力Ｑは、オールエラーセット動作のイネーブル信号AEST.EN となり、カラムアドレス発生部７０に供給される。
【０１０５】
ノアゲート６０の出力である反転ＷＥ信号ＷＥ￣はまた、アンドゲート６３にも供給される。アンドゲート６３の他端には反転マスタークロックＭＣＫ￣が供給されている。このアンドゲート６３の出力はノアゲート６３に供給され、反転ＣＡＳ信号ＣＡＳ￣とされ制御回路４１を介してＤ−ＲＡＭ１に供給される。また反転ＣＡＳ信号ＣＡＳ￣はカラムアドレス発生部７０に供給される。
【０１０６】
ロウアドレス発生部８０及びカラムアドレス発生部７０には反転ＲＡＳ信号ＲＡＳ￣がインバータ６５を介して入力される。
そしてカラムアドレス発生部７０はアドレスマルチプレクサ４３に対してカラムアドレスＣ２〜Ｃ８を出力する動作を行なう。カラムアドレスＣ２〜Ｃ８は上述した通常のアクセス時の場合と同様に、Ｄ−ＲＡＭ１のアドレス空間上でのワードアドレスＷ０，Ｗ２，Ｗ３、ブロックアドレスＢ０〜Ｂ３に相当する。
【０１０７】
またロウアドレス発生部８０はアドレスマルチプレクサ４３に対してロウアドレスＲ０〜Ｒ９とカラムアドレスＣ０，Ｃ１，Ｃ９を出力する動作を行なう。
ロウアドレスＲ０〜Ｒ９はＤ−ＲＡＭ１のアドレス空間上でのワードアドレスＷ１、ブロックアドレスＢ５，Ｂ６、トラックアドレスＶ０〜Ｖ６に相当する。なおロウアドレスＲ８はＤ−ＲＡＭ１が１Ｍビットの場合はブロックアドレスＢ４に相当することになる。
【０１０８】
またカラムアドレスＣ９はＤ−ＲＡＭ１が４Ｍビットの場合のブロックアドレスＢ４に相当する。
カラムアドレスＣ０，Ｃ１は、１ワード（１６ビット）のアドレスに対してエラーフラグの領域である４ビットをアクセスするためのアドレスとなる。つまり、１ワードにつき１２ビットのデータワード領域を除いた１／４であるエラーフラグ領域（通常のアクセスでビットｂ１，ｂ０＝０，０となるアドレス）のみをアクセスするために、（０，０）とロウアドレスＲ１，Ｒ０の排他的論理和がカラムアドレスＣ０，Ｃ１とされる。即ち、ロウアドレスＲ１，Ｒ０がそのままカラムアドレスＣ０，Ｃ１とされる。
【０１０９】
カラムアドレス発生部７０の構成を図１１に示す。
カラムアドレス発生部７０にはＱA 〜ＱG の７ビットカウンタ７２が設けられる。このカウンタ７２の出力ＱA 〜ＱG としての１〜１２７の値がワードアドレスＷ０，Ｗ２，Ｗ３及びブロックアドレスＢ０〜Ｂ３、つまりカラムアドレスＣ２〜Ｃ８となる。
カウンタ７２はイネーブル信号AEST.EN によりクリアされる。またイネーブル信号AEST.EN と反転ＣＡＳ信号ＣＡＳ￣はオアゲート７１に入力され、オアゲート７１の出力がカウンタ７２のクロックとされる。イネーブル信号AEST.EN が『Ｈ』となることでカウンタ７２のクリアが解除され、オアゲート７１の出力に対するカウントが開始される。
【０１１０】
カウンタ７２のＱG 出力はＤフリップフロップ７３のクロックとされる。Ｄフリップフロップ７３のデータ入力は『Ｈ』レベルとされており、また図１０のようにインバータ６５の出力であるＲＡＳ信号ＲＡＳがリセット入力とされている。即ち、カウンタ７２が『０』〜『１２７』の１２８回の計数出力を終える周期でロウクロックROW.CKが出力される。
このロウクロックROW.CKは図１０のようにノアゲート６２とともにロウアドレス発生部８０に供給される。
【０１１１】
ロウアドレス発生部８０の構成は図１２に示される。
ロウアドレス発生部８０においてロウクロックROW.CKはＤフリップフロップ８１のクロック入力とされる。Ｄフリップフロップ８１では反転出力Ｑ￣がデータ入力とされている。Ｄフリップフロップ８１には図１０におけるアンドゲート５８の出力であるエラーセットスロット信号AEST.SLOT がクリア入力とされている。即ち、エラーセットスロット信号AEST.SLOT が『Ｈ』とされクリアが解除される期間においてロウクロックROW.CKに基づいて反転出力Ｑ￣のラッチ出力を出力Ｑとして行なう。
Ｄフリップフロップ８１は２進カウンタとして機能し、この出力ＱはワードアドレスＷ１に相当するロウアドレスＲ０として出力され、また前述したようにカラムアドレスＣ０とされる。
【０１１２】
Ｄフリップフロップ８１の出力Ｑと、インバータ９１の出力はアンドゲート８２に供給され、アンドゲート８２の出力はクロックB5CKとしてＤフリップフロップ８３に供給される。
Ｄフリップフロップ８３もエラーセットスロット信号AEST.SLOT がクリア入力とされており、また反転出力Ｑ￣がデータ入力とされている。従ってエラーセットスロット信号AEST.SLOT によりクリア解除される期間においてクロックB5CKに基づいた反転出力Ｑ￣のラッチ出力を出力Ｑとする。
この出力ＱはブロックアドレスＢ５に相当するロウアドレスＲ１として出力され、また前述したようにカラムアドレスＣ１とされる。
【０１１３】
アンドゲート８８の出力ＥＮとＤフリップフロップ８１の出力Ｑはアンドゲート８４に供給され、さらにＤフリップフロップ８３の出力Ｑと、アンドゲート８４の出力はオアゲート８５に入力される。オアゲート８５の出力はクロックB6CKとしてＤフリップフロップ８６に供給される。
【０１１４】
Ｄフリップフロップ８６もエラーセットスロット信号AEST.SLOT がクリア入力とされており、また反転出力Ｑ￣がデータ入力とされている。従ってエラーセットスロット信号AEST.SLOT によりクリア解除される期間においてクロックB6CKに基づいた反転出力Ｑ￣のラッチ出力を出力Ｑとする。
この出力ＱはブロックアドレスＢ６に相当するロウアドレスＲ２として出力される。
【０１１５】
Ｄフリップフロップ８３，８６、アンドゲート８２，８４，８８、インバータ９１、オアゲート８５は、ロウアドレスＲ１，Ｒ２を生成する回路部となるが、ここでは１Ｖ期間内に３分周と４分周が切り換えられるようになっている。つまり、ロウアドレスＲ１，Ｒ２は３進と４進が切り換わるカウンタによって出力されることになる。
これは、図４のメモリ空間においてブロックアドレス２０ｈ〜２Ｆｈのエリアをとばしてオールエラーセット動作として無駄なアクセスをなくすための処理であり、これについては後述する。
【０１１６】
Ｄフリップフロップ８６の出力Ｑはカウンタ８７のクロックとされる。
カウンタ８７はＱA 〜ＱH の８ビットバイナリカウンタとされる。
このカウンタ８７の出力ＱA 〜ＱG としての値が４ＭビットＤ−ＲＡＭに対応するトラックアドレスＶ０〜Ｖ６、つまりロウアドレスＲ３〜Ｒ９となり、出力ＱH としての値がブロックアドレスＢ４、つまりカラムアドレスＣ９となる。
また、１ＭビットＤ−ＲＡＭに対応する場合は、出力ＱF としての値がブロックアドレスＢ４、つまりロウアドレスＲ８となる。
【０１１７】
カウンタ８７はエラーセットスロット信号AEST.SLOT がクリア入力とされており、エラーセットスロット信号AEST.SLOT によりクリア解除される期間においてＤフリップフロップ８６の出力Ｑ（即ちロウアドレスＲ２）についてのカウントを行なう。
【０１１８】
スイッチ９０は、識別信号４Ｍ／１Ｍ￣により端子Ｔ1 ，Ｔ2 が選択される。即ち４ＭビットＤ−ＲＡＭに対応する場合は端子Ｔ1 が選択され、１ＭビットＤ−ＲＡＭに対応する場合は端子Ｔ2 が選択される。
４ＭビットＤ−ＲＡＭの場合、カウンタ８７の出力ＱH がブロックアドレスＢ４となり、また１ＭビットＤ−ＲＡＭの場合、カウンタ８７の出力ＱF がブロックアドレスＢ４となるため、いづれの場合もスイッチ９０からはブロックアドレスＢ４としての値が出力される。
【０１１９】
スイッチ９０から出力されるブロックアドレスＢ４としての値はＤフリップフロップ８９のクロックとされるとともに、アンドゲート８８に反転入力される。Ｄフリップフロップ８９では、ＲＡＳ信号ＲＡＳによりクリア制御されるとともにデータ入力は『Ｈ』とされている。
Ｄフリップフロップ８９の反転出力Ｑ￣は停止信号AEST.STOP ￣となり、図１０のようにＤフリップフロップ５５のクリア制御信号となる。
この停止信号AEST.STOP ￣はオールエラーセットのための一連のアドレス出力が終了したタイミングでＨレベルとなり、Ｄフリップフロップ５５をクリアしてオールエラーセット動作を停止させる信号となる。
【０１２０】
アンドゲート８８の他端にはＤフリップフロップ８６の出力Ｑ（ロウアドレスＲ２）が入力される。アンドゲート８８の出力は信号ＥＮとなり、アンドゲート８４に供給され、またインバータ９１に供給される。
前述したようにロウアドレスＲ１，Ｒ２は、Ｄフリップフロップ８３，８６が、３進と４進が切り換わるカウンタとして機能することで発生されるが、この３進と４進の切り換えにブロックアドレスＢ４が用いられることになる。
【０１２１】
６．オールエラーセット処理のためのＤ−ＲＡＭアクセス動作
以上のように構成されるオールエラーセットアドレス発生部５０によるオールエラーセット動作のためのアドレス発生動作について図１４〜図１９で説明する。
図１４はオールエラーセット動作の開始から終了までの大まかな信号波形を示す。
【０１２２】
オールエラーセットは図１４（ｂ）の信号DRAM・CLR等がトリガとされるが、制御回路４１は、コントローラ３０からの制御に応じて、オールエラーセットを開始させるための信号DRAM・CLR等をオールエラーセットアドレス発生部５０に供給する。
【０１２３】
オールエラーセットを行なうのは、図１のＯＷＰチェック部１４によって記録の継ぎ目が検出された場合や、無記録領域から記録領域に入ったことが検出された場合である。またコントローラ３０はユーザーが再生操作を行なった場合や、再生一時停止を解除する操作を行なった場合にも、オールエラーセット動作を実行させる。
【０１２４】
図１４（ｂ）の信号DRAM・CLRが図１０のオアゲート５１を介して供給されることにより、Ｄフリップフロップ５５の出力Ｑは、図１４（ｃ）のように『Ｈ』レベルとなる。
Ｄフリップフロップ５５の出力Ｑがデータ入力とされ、また図１４（ａ）のスロットクロックSLOT.CK ￣がクロックとされＤフリップフロップ５６の出力Ｑ、即ちリクエスト信号AEST.REQは図１４（ｄ）のように立ち上がる。
またアンドゲート５８の出力となるエラーセットスロット信号AEST.SLOT は図１４（ｅ）のように立ち上がることになる。
【０１２５】
エラーセットスロット信号AEST.SLOT が『Ｈ』レベルの期間には、アドレスマルチプレクサ４３はオールエラーセットアドレス発生部５０からのロウアドレス／カラムアドレスを、アドレスＡ０〜Ａ９としてＤ−ＲＡＭ１に供給する。
エラーセットスロット信号AEST.SLOT が『Ｈ』レベルの期間において、最初のＲＡＳアクセス（1st ROW)から最後のＲＡＳアクセス（Last ROW) が行なわれることになる。
【０１２６】
各ＲＡＳアクセス区間の終了タイミングでＤフリップフロップ５９の出力Ｑ、即ちイネーブル信号AEST.EN は『Ｌ』レベルにおち、これによってカラムアドレス発生部７０におけるカウンタ７２がクリアされる。そして次のＲＡＳアクセス区間の開始タイミングでイネーブル信号AEST.EN は『Ｈ』レベルに立上り、カウンタ７２のカウントが開始される。
【０１２７】
１回のＲＡＳアクセス期間は２２スロットの期間（ＳＬ１〜ＳＬ２２）とされ、この間にカウンタ７２は『０』〜『１２７』の計数動作を行なう。つまりＣＡＳアクセスが行なわれる。
前述したようにカウンタ７２で『０』〜『１２７』の計数が行なわれた時点でロウクロックROW.CKが出力されるため、イネーブル信号の立下り及びロウアドレスのインクリメントが行なわれることになる。
【０１２８】
最後のＲＡＳアクセス（Last ROW) が終了する時点、つまりロウアドレス発生部８０のカウンタ８７におけるＭＳＢである出力ＱH の値がオールエラーセット開始時点から『０』『１』と進み、『０』に立ち下がった時点でＤフリップフロップ８９の反転出力Ｑ￣である停止信号AEST.STOP ￣が図１４（ｇ）のように立上り、これに応じてＤフリップフロップ５５の出力Ｑが図１４（ｃ）のように立ち下がる。さらに、図１４（ｄ）（ｅ）のようにリクエスト信号AEST.REQ、エラーセットスロット信号AEST.SLOT も立ち下がる。これによりオールエラーセット動作は終了する。
【０１２９】
最初のＲＡＳアクセス（1st ROW)から最後のＲＡＳアクセス（Last ROW) までの各ＲＡＳアクセスはそれぞれ２２スロット期間で行なわれるが、２２スロットの各期間の動作波形は図１５、図１６、図１７に示される。図１５は第１スロットＳＬ１，図１６は第２〜第２１スロットとしての１スロット、図１７は第２２スロットＳＬ２２の期間を示している。
【０１３０】
１スロットは、前述した通常のアクセス時と同様にマスタークロックＭＣＫの６周期期間であり、これがスロットクロックSLOT.CK ￣の１周期となる。図１５、図１６、図１７には、それぞれ（ａ）（ｂ）として反転マスタークロックＭＣＫの￣とスロットクロックSLOT.CK ￣を示している。
【０１３１】
ＳＬ１〜ＳＬ２２の２２スロットの期間においてカウンタ７２の出力による１２８回のＣＡＳアクセスを行なうことになるが、１スロット期間内には最高６回の反転ＣＡＳ信号ＣＡＳ￣を出力できるため、第２〜第２１スロット（ＳＬ２〜ＳＬ２１）ではそれぞれ６回のＣＡＳアクセスを行ない、第１及び第２２スロット（ＳＬ１、ＳＬ２２）では各４回のＣＡＳアクセスを行なうようにすることで、２２スロット期間に１２８回のＣＡＳアクセスを行なう。
【０１３２】
まず第１スロットＳＬ１での動作を図１５で説明する。
図１５（ｃ）のように反転ＲＡＳ信号ＲＡＳ￣が立下り、１回のＲＡＳアクセス期間（２２スロット）が開始された後、図１５（ｇ）の反転ＷＥ信号ＷＥ￣の立下りに応じて図１５（ｊ）のようにイネーブル信号AEST.EN も立ち下がる。これによりカウンタ７２のカウントが開始される。カウンタ７２はノアゲート６４の出力である反転ＣＡＳ信号ＣＡＳ￣をオアゲート７１を介してクロックとして入力しており、またこの場合の反転ＣＡＳ信号ＣＡＳ￣は図１０のように反転ＷＥ信号ＷＥ￣と反転マスタークロックＭＣＫ￣をアンドゲート６３に供給することで生成されるものであるため、反転ＣＡＳ信号ＣＡＳ￣は図１５（ｄ）のようになり、これに応じてカウンタ７２のカウント値、つまりカラムアドレスＣ２〜Ｃ８の値は図１５（ｅ）のようにカウントアップされていく。
つまり、この期間でまず４回のＣＡＳアクセスが行なわれる。
【０１３３】
この図１５の期間において、カウンタ７２のカウント値のＭＳＢ、つまりカラムアドレスＣ８となる出力ＱG は図１５（ｆ）のように『０』であり、カラムアドレス発生部７０から発生されるロウクロックROW.CKも図１５（ｌ）のように『Ｌ』レベルのままである。
この期間におけるロウアドレスとしての値は図１５（ｋ）のように『ｍ』とする。
【０１３４】
図１５（ｉ）のエラーセットスロット信号AEST.SLOT 及び図１５（ｎ）のリクエスト信号AEST.REQは、図１４（ｅ）（ｄ）からもわかるように『Ｈ』レベルが継続し、また図１５（ｍ）の停止信号は、図１４（ｇ）で説明したように『Ｌ』レベルとなっている。
【０１３５】
第２スロットＳＬ２から第２１スロットＳＬ２１までは図１６の状態となる。この期間は、図１６（ｄ）の反転ＣＡＳ信号ＣＡＳ￣に応じてカウンタ７２のカウント値、つまりカラムアドレスＣ２〜Ｃ８の値は図１６（ｅ）のようにカウントアップされていく。これにより、各スロットでそれぞれ６回のＣＡＳアクセスが連続的に行なわれていく。
カウンタ７２のカウント値のＭＳＢ、つまりカラムアドレスＣ８となる出力ＱG は図１５（ｆ）のようにスロットＳＬ２〜ＳＬ１１までの期間は『０』であるが、スロットＳＬ１２の時点で一点鎖線で示すように『１』となる。
【０１３６】
第２２スロットＳＬ２２の期間は図１７の状態となる。
この期間は、図１７（ｄ）の反転ＣＡＳ信号ＣＡＳ￣に応じてカウンタ７２のカウント値、つまりカラムアドレスＣ２〜Ｃ８の値は図１７（ｅ）のように『１２７』までカウントアップされる。
【０１３７】
『１２７』の次の反転ＣＡＳ信号ＣＡＳ￣のカウントタイミングではカウンタ７２のカウント値のＭＳＢである出力ＱG は図１７（ｆ）のように『０』におちる。これにより図１１から分かるようにロウクロックROW.CKが立ち上がる（図１７（ｈ））。また、反転ＷＥ信号ＷＥ￣も図１７（ｇ）のように立ち上がり、さらにイネーブル信号AEST.EN が立ち下がる。イネーブル信号AEST.EN の立ち下がりによりカウンタ７２はクリアされる。
【０１３８】
さらにロウクロックROW.CKによりロウアドレス発生部８０で発生されるロウアドレスがインクリメントされることになるため、図１７（ｋ）のようにロウアドレスの値は『ｍ』から『ｍ＋１』となる。
【０１３９】
なお、この図１７のスロットＳＬ２２が、図１４に示す最後のＲＡＳアクセス（Last ROW) におけるスロットＳＬ２２であったとすると、ロウクロックROW.CKによりロウアドレスの値が更新される時点で、図１７（ｌ）のようにカウンタ８７のＭＳＢである出力ＱH （カラムアドレスＣ４）が『０』になる。これにより図１７（ｍ）のように停止信号AEST.STOP が立上り、図１４で説明したようにオールエラーセット動作が終了される。
により
【０１４０】
以上のように、１回のＲＡＳアクセス期間としての２２スロットにおいて１２８回のＣＡＳアクセスを連続して行なうようにし、このような動作を、必要なＲＡＳアクセス回数だけ行なうことで、Ｄ−ＲＡＭ１内の必要な領域全てにエラーフラグをセットするようにしている。
【０１４１】
また本例では、必要なＲＡＳアクセスのみを行なうために、Ｄ−ＲＡＭ１内のブロックアドレス２０ｈ〜２ＦｈのエリアについてのＲＡＳアクセスを行なわないようにしている。
これは前述したようにロウアドレス発生部８０におけるＤフリップフロップ８３，８６、アンドゲート８２，８４，８８、インバータ９１、オアゲート８５は、ロウアドレスＲ１，Ｒ２を生成する回路部が、ロウアドレスＲ１，Ｒ２を３進と４進を切り換えて発生させることで実現している。
この動作を図１８、図１９で説明する。
【０１４２】
図４のメモリエリアを簡略化して示した図１９（ａ）から分かるように、Ｄ−ＲＡＭ１におけるブロックアドレス２０ｈ〜２Ｆｈの領域、つまり空の領域とは、ブロックアドレスＢ６，Ｂ５，Ｂ４が『０，１，０』となる領域である。
この領域のアクセスを省くためには、図１９（ｂ）のようにブロックアドレスＢ４＝０のときにはブロックアドレスＢ６，Ｂ５が『００』『１０』『１１』と３進で遷移し、また、図１９（ｃ）のようにブロックアドレスＢ４＝１のときにはブロックアドレスＢ６，Ｂ５が『００』『０１』『１０』『１１』と４進で遷移するようにすればよい。
【０１４３】
図１２からわかるように、ブロックアドレスＢ４＝１のときにはアンドゲート８８の出力である信号ＥＮは『０』、インバータ９１の出力は『１』となる。
このため、Ｄフリップフロップ８３に入力されるアンドゲート８２の出力B5CKは、Ｄフリップフロップ８１の出力Ｑと同様の論理状態となる。またアンドゲート８４の出力は常に『０』となるため、Ｄフリップフロップ８６に入力されるオアゲート８５の出力B6CKは、Ｄフリップフロップ８３の出力Ｑと同様の論理状態となる。つまり、この場合はＤフリップフロップ８１，８３，８６がそのまま接続された状態となり、Ｄフリップフロップ８３，８６が通常の４進カウンタとして動作するため、ロウアドレスＲ１，Ｒ２（＝ブロックアドレスＢ５，Ｂ６）は図１９（ｃ）のように『００』『０１』『１０』『１１』と遷移する。
【０１４４】
一方ブロックアドレスＢ４＝０のときには、アンドゲート８８の出力である信号ＥＮはブロックアドレスＢ６＝０のときのみ『１』となる。この状態は図１８（ｃ）（ｄ）（ｇ）に示される。
そしてインバータ９１の出力はブロックアドレスＢ６＝０のときは『０』となる。
【０１４５】
Ｄフリップフロップ８３に入力されるアンドゲート８２の出力B5CKは、ブロックアドレスＢ６＝０の期間は図１８（ｅ）のように立ち上がらない。
ところがこの信号ＥＮが『１』である期間はアンドゲート８４はＤフリップフロップ８１の出力Ｑと同一論理状態の出力となり、オアゲート８５を介してＤフリップフロップ８１の出力ＱがＤフリップフロップ８６に対する出力B6CKとなる。従って、この期間において図１８（ｆ）のように出力B6CKが立ち下がることに応じてブロックアドレスＢ６はインクリメントされ、図１８（ｃ）のようにブロックアドレスＢ６は『１』となる。
【０１４６】
ブロックアドレスＢ６が『１』となると、信号ＥＮは『０』となる。
従って前述した４進の場合と同様にＤフリップフロップ８１，８３，８６がそのまま接続された状態となる。このため、アンドゲート８２の出力B5CK及びオアゲート８５の出力B6CKによるラッチ動作により、Ｄフリップフロップ８３，８６から出力されるロウアドレスＲ１，Ｒ２（＝ブロックアドレスＢ５，Ｂ６）は『１０』『１１』と移行する。
【０１４７】
すなわち、図１８（ａ）のワードアドレスＷ１が３回カウントされる期間において、ロウアドレスＲ１，Ｒ２（＝ブロックアドレスＢ５，Ｂ６）は図１８ （ｂ）（ｃ）のように『００』『１０』『１１』と移行する。これにより、図１９（ｂ）のようなＲＡＳアクセスの遷移が実現される。
【０１４８】
７．本例の効果
以上説明してきた本例では、ＯＷＰチェック部１４により、再生動作が記録の継ぎ目や、無記録領域から記録領域に入ったことが検出された場合や、再生が開始される場合に、オールエラーセットアドレス発生部５０の動作にオールエラーセットのためのアクセスが実行され、Ｄ−ＲＡＭ１に迅速に一括してエラーフラグがセットされるため、再生開始時点でエラーフラグ状態がわからないといったことはなく、不安定な動作を避けることができる。またパリティエラーを効果的に低減し、再生動作を安定させることができる。
【０１４９】
また本例の場合、Ｄ−ＲＡＭ１は１データワードにつき４回のアクセスが実行されるように構成されているが、オールエラーセット動作については、１ワードの４回のアクセスを指定するカラムアドレスＣ１，Ｃ０、つまりｂ１，ｂ０の値は、それぞれ『０』とロウアドレスＲ１，Ｒ０の排他的論理和として出力されるようにしている。つまりロウアドレスＲ１，Ｒ０をそのままカラムアドレスＣ１，Ｃ０としている。
【０１５０】
これは、１ワードの１６ビットのアクセス期間においてカラムアドレスＣ１，Ｃ０により各４ビットの『０，０』『０，１』『１，０』『１，１』とされる領域のうち、エラーフラグが割り当てられる領域『０，０』のみしかアクセスされないことになる。
これにより、１ワード期間について無駄なアクセスがなく、エラーセット動作を迅速に実現し、しかも消費電力を削減することができる。
【０１５１】
また本例では、オールエラーセット動作の際に、１回のＲＡＳアクセス期間内に１２８回のＣＡＳアクセスを実行するようにしている。これにより、アクセスに要する消費電力を削減することができる。
つまりＤ−ＲＡＭの場合、ＲＡＳアクセスが行なわれると、そのロウ（行）アドレスの全てのメモリセルがに対応してセンスアンプが活性化され、リフレッシュ動作とともにメモリセルデータを出力バッファに取り込むため、大きな電流が流れてしまうが、１回のＲＡＳアクセス期間内に必要なＣＡＳアクセスをすべて実行してしまうことでＲＡＳアクセスが効率化され、ＲＡＳアクセス回数も減らすことができるため、消費電力の削減に寄与できる。
【０１５２】
また本例では、図１８で説明したように、必要なＲＡＳアクセスのみを行なうために、Ｄ−ＲＡＭ１内のブロックアドレス２０ｈ〜２ＦｈのエリアについてのＲＡＳアクセスを行なわないようにしている。
仮にこのような動作を行なわないことを考えると、全エラーフラグをセットするのに要するスロット数は、２２×２×８×１２８＝４５０５６スロットとなる。
【０１５３】
『２２』は１回のＲＡＳアクセスに要するＳＬ１〜ＳＬ２２のスロット数、『２』はワードアドレスＷ１（＝カラムアドレスＲ０）の変化数、『８』はブロックアドレスＢ５，Ｂ６（＝カラムアドレスＲ１，Ｒ２）の２ビット値の変化数、『１２８』はトラックアドレスＶ０〜Ｖ６（＝カラムアドレスＲ３〜Ｒ９）の７ビット値の変化数である。
【０１５４】
これに対して、１トラック内のスロット数は１サンプルあたり３２スロットとして、３２×１２８０（ワード）＝４０９６０であり、全エラーフラグをセットするのに４５０５６スロットを要すると、その処理は１Ｖの時間に納まらなくなってしまう。
【０１５５】
ところが本例の場合は、ブロックアドレスＢ５，Ｂ６（＝カラムアドレスＲ１，Ｒ２）の２ビット値を、３進と４進で切り換えることで変化数を『７』としているため、全エラーフラグをセットするのに要するスロット数は、２２×２×７×１２８＝３９４２４スロットとなる。
つまり、オールエラーセットセット処理を１Ｖの時間内に納めることができた。
そしてこのようにオールエラーセット処理の迅速化が実現されるとともに、ブロックアドレス２０ｈ〜２Ｆｈのエリアについての不要なアクセスが行なわれないことで、消費電力を低減させることができる。
【０１５６】
【発明の効果】
以上説明したように本発明の再生装置は、メモリ手段に記憶されているデータが不要とされるときに、記憶されている各データワードに対して一括してエラーフラグをセットすることができる第２のメモリ制御手段（オールエラーセットアドレス発生部）を備えるようにしている。これにより、メモリ手段上のデータが不要な時などに一括して高速にエラーフラグのみをセットできるという効果が得られる。
【０１５７】
特に、この第２のメモリ制御手段は、検出手段によって不連続箇所が検出された場合や、読出手段によって記録媒体からのデータ読み出し動作が開始される際にオールエラーセットを行なうようにすることで、適切な再生動作が実現される。即ち再生開始時における迅速な音出し開始や、記録の継ぎ目での音の欠落の防止を実現するとともに、パリティエラー発生を効果的に低減し、再生動作を安定させることができる。
【０１５８】
また、第２のメモリ制御手段は、オールエラーセットの際に、各データワードにつき、エラーフラグの含まれる部分のみのアクセスでエラーフラグをセットするようにしているため、１ワード期間について無駄なアクセスがなく、エラーセット動作を迅速に実現し、しかも消費電力を削減することができる。
【０１５９】
またメモリ手段がＤ−ＲＡＭで構成される場合、第２のメモリ制御手段はオールエラーセットの際に、１回の行アドレスアクセス期間内に複数の列アドレスアクセスを実行していくように構成されることで、行アクセスが効率化され、行アクセス回数も減らすことができるため、消費電力の削減に寄与できる。
【０１６０】
さらに、メモリ手段において、記憶動作に使用されない空き領域が存在する場合、第２のメモリ制御手段は、オールエラーセットの際に、空き領域についてはエラーフラグセットのためのアクセスを実行しないようにしているため、オールエラーセット処理の迅速化が実現されるとともに、消費電力を低減させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の再生装置のブロック図である。
【図２】実施の形態の再生装置による記録の継ぎ目の検出動作の説明図である。
【図３】実施の形態のＤ−ＲＡＭのメモリ空間の説明図である。
【図４】実施の形態のＤ−ＲＡＭの１Ｖ内のメモリ空間の説明図である。
【図５】実施の形態のＤ−ＲＡＭインターフェース回路のブロック図である。
【図６】実施の形態において４ＭビットＤ−ＲＡＭに対応するアドレス割り当ての説明図である。
【図７】実施の形態において１ＭビットＤ−ＲＡＭに対応するアドレス割り当ての説明図である。
【図８】実施の形態におけるＲＡＳアクセス時のアドレス割り当ての説明図である。
【図９】実施の形態におけるＣＡＳアクセス時のアドレス割り当ての説明図である。
【図１０】実施の形態におけるオールエラーセットアドレス発生部の回路図である。
【図１１】実施の形態におけるカラムアドレス発生部の回路図である。
【図１２】実施の形態におけるロウアドレス発生部の回路図である。
【図１３】実施の形態の通常のアクセスタイミングの説明図である。
【図１４】実施の形態のオールエラーセットの際の動作の説明図である。
【図１５】実施の形態のオールエラーセットの第１スロットの動作の説明図である。
【図１６】実施の形態のオールエラーセットの第２〜第２１スロットの動作の説明図である。
【図１７】実施の形態のオールエラーセットの第２２スロットの動作の説明図である。
【図１８】実施の形態のオールエラーセットにおけるブロックアドレスの３分周出力の説明図である。
【図１９】実施の形態のオールエラーセットにおいて空きエリアをアクセスしないようにする動作の説明図である。
【図２０】ノントラッキング方式の磁気テープの記録トラックフォーマットの説明図である。
【図２１】ノントラッキング方式の動作の説明図である。
【図２２】記録の継ぎ目におけるメモリ書込状態の説明図である。
【符号の説明】
１ Ｄ−ＲＡＭ
９ ＣＲＣチェック部
１０ 再生制御回路
１４ ＯＷＰチェック部
１６ アドレスバス
１８ Ｄ−ＲＡＭインターフェース回路
４１ 制御回路
４２ アドレスフリップフロップ
４３ アドレスマルチプレクサ
５０ オールエラーセットアドレス発生部
７０ カラムアドレス発生部
７２，８７ カウンタ
８０ ロウアドレス発生部
【発明の属する技術分野】
本発明は、磁気テープ等の記録媒体に対応した再生装置であって、特に再生データを一旦メモリに取り込んで処理を行ない、再生出力する再生装置に関するものである。
【０００２】
【従来の技術】
磁気テープを記録媒体とするデータ記録方式において広く採用されているヘリカルスキャン記録方式では、回転ヘッドに磁気テープを巻き付け、テープ進行方向に対して斜め方向にヘッド走査を行なうことで、図２１に示すように磁気テープＴには斜め方向にトラックＴＫが形成される。
【０００３】
このようなデータ記録方式において、いわゆるノントラッキング方式として知られているものがある。
このノントラッキング方式とは、再生時には図２１にＰａ，Ｐｂとして示すように記録時より高密度スキャンを行なうことにより、トラック上を正確にトレースしなくてもトラックＴＫ上の全データを読み込むことができるようにしている。そしてさらに読み込んだデータはデータとともに記録されているアドレスを用いてＲＡＭに記憶していき、つまりＲＡＭ上で正確な順序に並び変えていくことで、再生データストリームを再構成することができるようにしている。
【０００４】
図２０にノントラッキング方式における磁気テープ上のトラックＴＫの構成を示す。
図２０（ａ）に示すように、１トラックは１０８ブロックで構成される。１ブロックは２８８ビットである。
トラックのうち中央の９２ブロックがメインデータ領域とされ、その両側に９ブロックの内側２重記録領域、及び７ブロックの外側２重記録領域が形成されている。
【０００５】
内側２重記録領域では、その位置から外側方向に９２ブロック離れたメインデータ領域内のブロックと同一内容のデータが記録され、また外側２重記録領域では、その位置から内側方向に９２ブロック離れたメインデータ領域内のブロックと同一内容のデータが記録されている。
具体的には、図２０（ａ）におけるデータ領域ＤＡ１内で斜線を付した先頭７ブロックと同一内容のデータが、外側２重記録領域にも記録され、また、データ領域ＤＡ２内で斜線を付した終端９ブロックと同一内容のデータが、内側２重記録領域にも記録されるものとなる。
【０００６】
この内側２重記録領域と外側２重記録領域は、トラックとヘッドの相対関係においてトラックの始端及び終端における信号読取の信頼性を向上させるために設けられている。つまり、テープの揺動でヘッドの当たり位置がずれても、互いに補い合うようにされ、メインデータ領域内に記録されているブロックとしてのデータについて、トラック始端側もしくは終端側における読取不能のブロック（データ内容）が発生しないようにしている。例えばトラックとヘッドの当たり開始位置（走査開始位置）がずれてデータ領域ＤＡ１内の先頭数ブロックが読み込めないような場合があっても、そのデータは外側２重記録領域から読み込むことができる。
【０００７】
９２ブロックのメインデータ領域については、中央の２ブロックがサブコード（ＡＵＸ）、その両側の各１ブロックがＩＢＧ（Inter-block Gap)、さらにその両側の各４ブロックが制御コード（ＣＴＬ）の領域とされる。そして、さらにその両側において４０ブロックづつのデータ領域ＤＡ１，ＤＡ２が形成される。
【０００８】
１ブロック内の信号フォーマットは図２０（ｂ）のようになる。
まず先頭１１ビットがシンクパターンとされ、続いて１３ビットでアドレスＡＤＲＳが記録される。このアドレスＡＤＲＳは６ビットのトラックアドレスと７ビットのブロックアドレスにより構成されている。
各ブロックにはこのようにトラックアドレスとブロックアドレスが記録されており、再生時にはこれらのアドレスを用いて適正なブロック順序でデータストリームを再構成することができる。
【０００９】
上述のようにノントラッキング方式の場合、再生ヘッドは必ずしもトラックＴＫ上を正確にトレースしないため、図２１に示したように高密度スキャンを行なうことで各トラックについて全ブロックを読み出すことができるようにしているが、この場合各ブロックの読出順序はランダムなものとなる。読み出されたブロックデータは一旦ＲＡＭに蓄えられるが、このとき、ＲＡＭ上ではトラックアドレスとブロックアドレスを用いて書き込みアドレスを生成し各ブロックデータを書き込んでいく。従って、或るトラックについて全ブロックが読み取れた段階では、ＲＡＭ上ではそのトラックの全てのデータが並んでいるものとなる。従ってＲＡＭから順番にブロックデータを読み出せば適正なデータストリームが再構成されたことになる。
【００１０】
アドレスＡＤＲＳに続いて各１２ビットで４ワードのＰ，Ｑパリティ（ＰOD，ＱOD，ＰEV，ＱEV）が記録される。
そしてパリティワードに続いて各１２ビットで１６ワードのデータ（ＤＴ1 〜ＤＴ16）が記録される。
１６ワードのデータ（ＤＴ1 〜ＤＴ16）に続いて、各１２ビットで２つのＣＲＣ（Cyclic Redundancy Check code）ワードが記録される。また、このＣＲＣワードには、オーバーライトプロテクトコード（以下、ＯＷＰコードという）が記録される。
【００１１】
ノントラッキング方式では、記録領域のずれを許容しているため、トラックの両端付近に古いデータの消し残りが存在することがある。また、記録時のドロップアウトやヘッドの目詰まりなどにより、オーバライト時に消去されなかった消し残り部分が発生することもある。再生時にはこのような消し残りデータはＣＲＣはセーフとなるため、正しいデータと誤認されてしまう。そこで、記録動作の切れ目ごとに更新されるコードとしてＯＷＰコードが記録される。
【００１２】
再生時には、再生スキャンするトラックについて読み出される各ブロックからＯＷＰコードを抽出していき、多数決で基準のＯＷＰコードを設定する。
１トラック内で或る部分に消し残りが発生していた場合、その消し残りブロックから抽出されるＯＷＰコードは、オーバーライトしたブロックから抽出されるＯＷＰコードとは異なるものとなる。
ところが、１トラックを再生した場合、一部に消し残りがあっても、殆どは正しくオーバーライトされたブロックが読み取れるため、ＯＷＰコードとして多数決を取ることにより、その多数側のＯＷＰコードが正しくオーバーライトされたときに設定されたＯＷＰコードと判別することができる。
そして、そのＯＷＰコードを基準ＯＷＰコードと設定し、以降、その一連の記録に対する再生においては、ＯＷＰコードが異なるブロックのデータは消し残りデータであると判断して、無効とすることができ、誤ったデータを出力してしまうことを防止できる。
【００１３】
なお、ＯＷＰコードは同じ２ワードを並べて２４ビットのＣＲＣと排他的論理和（Exclusive-ＯＲ）をとってから記録するようにしている。従って再生時には、再生データから生成したＣＲＣとの排他的論理を取ることで、ＯＷＰコードを復元することができる。
【００１４】
【発明が解決しようとする課題】
ところで、再生時にＲＡＭに取り込んだデータは、所定の処理を行なった後、順番にＤ／Ａ変換器に対して出力していくことで、例えばアナログオーディオ信号として出力される。
即ち磁気テープから読み出されたデータは一時的にＲＡＭに蓄積された後に再生出力されるわけであるが、ＲＡＭに蓄積されるデータ量はほぼ一定の量になるように再生サーボがかけられている。
【００１５】
ＲＡＭから読み出してＤ／Ａ変換器に出力されたデータは、ＲＡＭ上で見ればもはや不要なデータとなる。そして、そのデータワードを記憶しておいた各アドレスは、その後テープから読み出されてくるデータの記憶エリアとして用いられる。
このため、Ｄ／Ａ変換器に出力したタイミングで、そのデータワードが記憶されているアドレスにはエラーフラグをセットしておく。
【００１６】
その後、テープから読み出されてきたデータについては、ＣＲＣチェックがセーフとなったデータワードのみをＲＡＭに書き込むようにしているが、このように新たにデータが書き込まれるタイミングで、そのアドレスにおけるエラーフラグをリセットするようにしている。つまり、エラーフラグにより、そのデータワードが既に出力された不要なものであるか否かを判別できる。
新たにテープから読み出されてきた各データワードについて、ＣＲＣエラーとなったものはＲＡＭに書き込まないが、この場合、そのデータワードを書き込むべきアドレスには旧データワードが残され、エラーフラグもセットされている。ＲＡＭ上でこのようにエラーフラグがセットされているデータワードについてはＣＲＣエラーとして扱い、訂正や補間処理により対処できる。
【００１７】
このようにＲＡＭ上に記憶されている各データワードに関しては、エラーフラグにより今後出力すべき適正なデータワードであるか否かを判別することになるが、テープ再生動作を開始した直後は、ＲＡＭが初期化されていないため各データワードのエラーフラグの状態はどのようなものとなっているかが分からない。このような状態による不安定な動作を避けるために、再生開始時には、ＲＡＭの全データワード記憶領域について、エラーフラグセットをセットするという動作を行なうことが求められている。
【００１８】
また、記録の継ぎ目を再生した場合についても同様にエラーフラグセットの必要性がある。
例えば図２２（ａ）にテープ上に示すようにそれぞれ異なる時点で記録されたデータ群Ｘとデータ群Ｙの記録の継ぎ目があったとする。
各データ群（例えば楽曲等の音声データ群）については、それぞれ各トラックに対応して図示するように連続的な値となるトラックアドレス（Ｖアドレス）が付加されている。トラックアドレスは記録時において発生されるものであるため、異なる時点で記録したデータ群Ｘとデータ群Ｙについては連続性は保たれない。このため、図２２（ａ）の例では、データ群Ｘについては、トラックアドレスが・・・・『１８』『１９』『２０』として進んできたところで終了しており、隣接するデータ群Ｙとしての最初のトラックはトラックアドレスが『１２』とされている。
【００１９】
いまトラックアドレスが『０』〜『３１』でサイクリックにインクリメントされる値であるとし、図２２（ｂ）にトラックアドレスに対応するＲＡＭの記憶領域イメージを示す。データ群Ｘについて読み出されてきたデータは図示するようにトラックアドレスに従ってトラックアドレス『２０』に対応するアドレスまでに書き込まれていくが、データ群Ｙに進むと、最初のトラックアドレスは『１２』であるため、ＲＡＭ上ではトラックアドレス『１２』に対応するアドレスから書き込みが行なわれていく。
【００２０】
このような場合、ＲＡＭ上では、蓄積されてまだＤ／Ａ変換器に出力されていないデータ群Ｘのデータワードに対してデータ群Ｙのデータワードが上書きされてしまうことになり、データ群Ｙのデータワードの中でＣＲＣエラーによりＲＡＭに書き込まれないデータワードがあった場合、それに対応するＲＡＭ上のアドレスにはデータ群Ｘのデータワードが残されてしまう。つまりデータ群Ｙにおいて訂正系列上関係の無いデータが混じってしまうことになり、パリティエラーが引き起こされる。
【００２１】
パリティエラーが多くなり、訂正しきれずに見逃されてしまうと、再生音として大きな異音が生じ、問題となる。
このようなことを避けるため、上述した再生開始時だけでなく、記録の継ぎ目の再生の際にも、ＲＡＭの１周分の領域でエラーフラグセットを行なう必要が生じる。
【００２２】
また、以上のように再生開始時や記録の継ぎ目でＲＡＭの１周分の領域でエラーフラグセット（以下、オールエラーセットという）を行なうことが要請されているわけであるが、単純にこの処理を行なうと、再生開始時や記録の継ぎ目でオールエラーセットの処理時間だけ再生出力が待たされることになる。
例えば１トラック２０ｍｓｅｃにつき３２Kbitのエリアを割り当てる場合、ＲＡＭが１ＭｂｉｔのＤ−ＲＡＭであるとすると0.64秒、４ＭｂｉｔのＤ−ＲＡＭであるとすると2.56秒待つ必要がある。
この間、再生音声としての音だしが遅れたり、記録された音声データの冒頭部分が欠けて再生出力されるなどの現象が生じるという問題がある。
【００２３】
またＲＡＭとしては、大容量化が容易で、またビットあたりのコストも安いＤ−ＲＡＭ（ダイナミックＲＡＭ）が使用されることが多い。
Ｄ−ＲＡＭの基本クロックとしては、入出力４ビット構成の場合、反転ＲＡＳ信号、反転ＣＡＳ信号、反転ＷＥ信号、反転ＯＥ信号がある。
そして反転ＲＡＳ信号は行アドレス（ＲＯＷアドレス）のラッチ、メモリセルデータの増幅、リフレッシュ動作、及びチップ全体のアクティブ／プリチャージ動作に関与し、反転ＣＡＳ信号は列アドレス（ＣＯＬＵＭＮアドレス）のラッチ、データの読出／書込動作に関与する。
反転ＷＥ信号はデータの読出／書込動作に関与する。
反転ＯＥ信号はデータの読出動作に関与する。
【００２４】
ここで、反転ＲＡＳ信号により行アドレスのアクセスが行なわれた場合、その１行についての全てのメモリセルに対応してセンスアンプを活性化させて、リフレッシュを実行すると同時に、各メモリセルのデータを出力バッファに取り込む。このため、行アドレスのアクセス時には大きなスパイク電流が流れるという性質がある。
一方、列アドレスのアクセスについては、反転ＣＡＳ信号により取り込まれた列アドレスにより、行アドレスのアクセスによって出力バッファに取り込まれたデータからその列アドレスとなるデータをデータバスに出力する動作となるため、電流量としてはさほど大きなものとはならない。
【００２５】
以上の性質から、オールエラーセットのための処理として特に工夫なくアクセスを行なうようにし、反転ＲＡＳ信号による行アドレスアクセスの回数が多くなると、その分消費電力が多くなり、Ｄ−ＲＡＭを使用するシステムにおける省電力化に対する大きな問題となる。
【００２６】
【課題を解決するための手段】
本発明はこのような問題に鑑みて、適切なタイミングでオールエラーセットとしての処理を実現するとともに、さらにこのオールエラーセットを高速に行なうことができるようにし、再生開始時における迅速な音出し開始や、記録の継ぎ目での音の欠落の防止を実現することを目的とする。
また、オールエラーセットの動作として効率の良いアクセス処理を行ない、消費電力の削減を実現することも目的とする。
【００２７】
このため、所定量のデータワードにより構成される各ブロックにより１つのトラックが形成されてデータ記録が行なわれており、各トラックに対するトラック番号及び各ブロックに対するブロック番号が記録されている記録媒体に対応する再生装置として、記録媒体からデータを読み出す読出手段と、行アドレスと列アドレスがマルチプレクスされたＲＡＭで構成されるメモリ手段と、前記読出手段によって記録媒体から読み出されたデータについて、トラック番号及びブロック番号に基づいて書込アドレスを発生させ前記メモリ手段に書き込んでいく制御を行なうとともに、メモリ手段からデータを読み出して再生出力データとする第１のメモリ制御手段と、前記メモリ手段に記憶されているデータが不要とされるときに、１回の行アドレスアクセス期間内に複数の列アドレスアクセスを実行して記憶されている各データワードに対して一括してエラーフラグをセットすることができる第２のメモリ制御手段と、を備えて構成される。
【００３１】
また、読出手段によって記録媒体から読み出されるデータについて、データの不連続箇所を検出する検出手段を設け、第２のメモリ制御手段は、検出手段によって不連続箇所が検出されたらオールエラーセットを行なうようにする。
さらに、第２のメモリ制御手段は、読出手段によって記録媒体からのデータ読み出し動作が開始される際に、オールエラーセットを行なうようにする。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態となる再生装置について説明する。この再生装置は磁気テープを記録媒体としてノントラッキング方式で音声データなどを再生するものとする。説明は次の順序で行なう。
１．再生装置の構成
２．Ｄ−ＲＡＭの記憶エリア
３．Ｄ−ＲＡＭインターフェース回路の構成
４．通常のＤ−ＲＡＭアクセス動作
５．オールエラーセットアドレス発生部の構成
６．オールエラーセット処理のためのＤ−ＲＡＭアクセス動作
７．本例の効果
【００３３】
１．再生装置の構成
再生装置としての回路ブロックを図１に示す。
この再生装置は、上述した図２０のフォーマットによりトラックが形成されている磁気テープからの再生動作を行なうもので、テープから読み出されたデータは一旦、記憶手段に記憶されていくことになるが、この記憶手段としてＤ−ＲＡＭ１が設けられている。
このＤ−ＲＡＭ１は、図１の各部が含まれる信号処理ＩＣに対して外付けされている構成とし、記憶容量として４Ｍビットもしくは１Ｍビットのいづれかのものが採用される。
【００３４】
磁気テープに対する磁気ヘッド２のヘリカルスキャンにより回転ヘッドの１回転につき１トラックが記録され、また再生されることになるが、ここで１トラックを『Ｖ』と呼ぶこととすると、記録データ又は再生データを記憶するＤ−ＲＡＭ１としては、４Ｍビットの場合は１２８Ｖ分、１Ｍビットの場合は３２Ｖ分の記憶容量を持つものとなる。
【００３５】
磁気テープから読み出されたデータはＤ−ＲＡＭ１に記憶されていくことになるが、Ｄ−ＲＡＭ１へのデータの書込みアクセス動作の前に、まず、記憶されたＤ−ＲＡＭ１に記憶されているデータに対する処理部を先に説明する。
【００３６】
図１においてＤ−ＲＡＭ１に対する書込／読出処理はＤ−ＲＡＭインターフェース回路１８により行なわれる。
Ｄ−ＲＡＭ１に書き込まれたデータは、まず誤り訂正処理が行なわれることになる。Ｄ−ＲＡＭインターフェース回路１８を介してＤ−ＲＡＭ１から読み出されたデータブロックは、データバス１７を介して誤り訂正／ＰＱセット処理回路２１に供給される。なお、データバス１７は、１ワードにつき１２ビットのデータと１ビットのエラーフラグについて使用されている。
誤り訂正／ＰＱセット制御回路２０は、磁気テープから読み出されてＤ−ＲＡＭ１に記憶されたデータについて、訂正処理及びＰＱセットに関する制御を行なう。
【００３７】
訂正処理が施されたデータについて、Ｄ−ＲＡＭ１上で訂正ＯＫのデータについてはエラーフラグオフ（『０』）とされ、訂正しきれなかったデータについてはエラーフラグが『１』にセットされる。
訂正処理後は一定周期でＤ−ＲＡＭ１から読み出されるデータが、ＤＡデータラッチ回路２２に取り込まれる。
ＤＡ出力／エラーセットアドレス発生回路１９は、ＤＡデータラッチ回路２２に対してラッチクロックを供給する。
【００３８】
ＤＡデータラッチ回路２２には１２ビット幅に圧縮されているオーディオデータが供給されることになるが、このデータが伸長回路２３で１８ビットに伸長される。
またＤＡデータラッチ回路２２にラッチされた１ワードのデータにつきエラーフラグがオンとされていた場合、即ち例えば訂正処理で訂正しきれないものであったような場合は、補間回路２４で補間処理が施される。そして、Ｄ／Ａ変換器２５においてアナログオーディオ信号とされ、端子２６から再生音声信号として出力されることになる。
【００３９】
ここで、Ｄ−ＲＡＭ１に対して使い終ったメモリエリアについては、次にテープから読み出されてくるブロックデータの書き込みに先だって、エラーフラグを『１』にセットしておく処理が行なわれる。
即ち、Ｄ／Ａ変換器２５側に出力し終ったデータが記憶されていたのメモリエリアへのエラーフラグセットとして、ＤＡ出力／エラーセットアドレス発生回路１９は、Ｄ／Ａ変換器２５側への周期的なＤ−ＲＡＭ１からのデータ読み出しアクセススロットの直後のスロットにおいて、同じアドレスにエラーフラグ＝１を書き込むようにしている。
【００４０】
また、Ｐ，Ｑパリティワードについても同様に、不要となったメモリエリアには次にテープから読み出されてくるブロックデータの書き込みに先だって、エラーフラグを『１』としておく処理が行なわれる。
即ち、誤り訂正／ＰＱセット制御回路２０は、訂正処理の終ったＰ，Ｑパリティワードに対してＤ−ＲＡＭ１上で同じアドレスにエラーフラグ＝１を書き込むようにしている。
【００４１】
以上のようにＤ−ＲＡＭ１では、Ｄ／Ａ変換器２５側への出力が済んで、使い終ったとされるワードデータについては、エラーフラグがセットされていることになる。そしてテープから読み出されたデータについてのＤ−ＲＡＭ１への書き込みアクセス時には、エラーフラグが参照される。
【００４２】
次に磁気テープから読み出されたデータをＤ−ＲＡＭ１に書き込むまでの回路部を説明する。
回転ヘッド部２では、図示しない磁気テープに対してＡヘッド、Ｂヘッドによるヘリカルスキャン再生が行なわれる。Ａヘッド、Ｂヘッドはほぼ１８０°対向して配置されている。
Ａヘッド、Ｂヘッドによって読み取られた信号はヘッドアンプ３で増幅された後、波形等化器４を介してＰＬＬ回路５に供給される。ＰＬＬ回路５では再生データから再生クロックが生成され、復調回路６で再生クロックを用いてデータの復調処理が行なわれて、同期信号（ＳＹＮＣ）及びＮＲＺ復調データが出力される。
【００４３】
図２０で説明したように磁気テープの１トラックではブロックという単位でデータが記録されているが、１ブロック毎の再生データについて、同期信号（ＳＹＮＣ）及びＮＲＺ復調データはＣＲＣ処理部９に供給され、同期信号（ＳＹＮＣ）のタイミングを基準としてＮＲＺ復調データのＣＲＣチェックが行なわれる。そのデータブロックについてチェックＯＫであった場合は、セーフ信号（ＳＡＦＥ）が再生制御回路１０に供給される。再生制御回路１０はＣＲＣチェックについてセーフとされたデータブロックについて、以降、回路の同期が取られ、Ｄ−ＲＡＭ１への書き込み及び誤り訂正、Ｄ／Ａ出力などの処理を実行することになる。
【００４４】
遅延回路７は、ＣＲＣ処理部９においてＣＲＣチェックを行なう期間を待機させるために設けられている。つまり、テープから読み出された１ブロックのデータについてＣＲＣチェックがセーフでない場合はＤ−ＲＡＭ１への書き込みは行なわないものであるため、ＮＲＺ復調データについてこの判断期間として１ブロック期間分だけ転送を遅らせる。遅延回路７はシフトレジスタや、もしくはメモリ及びカウンタによって構成できる。
【００４５】
シリアル／パラレル変換部８では、遅延回路７を介してシリアル転送されてくる１ブロックのワードデータをそれぞれパラレルに変換して出力する。
シリアル／パラレル変換部８から出力される１ブロックのデータについては、データラッチ回路１１によって各ワード（１２ビット）が順次ラッチされ、データバス１７に出力されていく。
また、ブロックアドレスについてはブロックアドレスラッチ回路１２にラッチされる。この場合、ラッチされるアドレスは図２０に示した各ブロックの１３ビットのアドレス（トラックアドレス６ビット＋ブロックアドレス７ビット）である。
【００４６】
詳しくは後述するが、Ｄ−ＲＡＭ１上ではトラックアドレスは７ビットとされている。これは読み出されたトラックアドレス６ビットに加えて、Ａ／Ｂヘッドのアジマスに対応するビットＶ０が付加されるものであり、このビットＶ０は、ブロックアドレスラッチ回路１２の出力に付加される。これによりトラックアドレスとブロックアドレスで合計１４ビットのアドレスとされ、アドレス変換回路１８に供給される。
データラッチ回路１１及びブロックアドレスラッチ回路１２には再生制御回路１０からラッチクロックが供給される。
【００４７】
ワードアドレス発生部１３は５ビットカウンタとされる。そしてＣＲＣチェックがセーフとなったタイミング、即ちブロックアドレスラッチ回路１２のラッチタイミング初期値がロードされ、以降データラッチ回路１１へのラッチタイミング毎にカウントアップしていく。そしてそのカウント値に基づいてワードアドレスを発生させる。
図２０に示したように１ワードは１２ビットであるため、再生制御回路１０は１２ビットカウンタを有し、この１２ビットカウンタのカウントアップ毎にデータラッチ回路１１に対するラッチクロック（＝ワードカウンタのカウントクロック）を供給している。
【００４８】
アドレス変換回路１５には、１４ビットのブロックアドレス（及びトラックアドレス）と、５ビットのワードアドレスが供給される。
このアドレス変換回路１５では、ラッチされたテープ上でのブロックアドレスから、トラックの両端の２重記録領域におけるブロックを本来のブロックと同じブロックアドレスに変換し、ワードアドレスを元に、インターリーブ系列に従ってＤ−ＲＡＭ１上の実アドレスに変換する。
またインターリーブのかかっていないＣＴＬブロックについても、８ブロックとも同じ実アドレスに変換する。
【００４９】
このアドレス変換回路１５により、ワードの実アドレスとしては４ビットに変換され、７ビットのトラックアドレス、７ビットのブロックアドレスと合わせて１８ビットがアドレスバス１６に出力されることになる。
【００５０】
このアドレスバス１６に出力されたアドレスと、データバス１７に出力されているワードデータがＤ−ＲＡＭインターフェース回路１８を介してＤ−ＲＡＭ１に供給され、書き込みアクセスが実行される。
【００５１】
エラーフラグチェック部２７では、Ｄ−ＲＡＭ１上で書き込みを行なうべきブロックアドレスでのエラーフラグの状態が読み込まれ、フラグ状態が判別される。判別されたエラーフラグの状態は再生制御回路１０に検出される。
【００５２】
また読み出されるデータには、図２０で説明したようにＣＲＣコードとともにＯＷＰコードが付加されている。ＯＷＰコードは前述したように一連の記録に対して同一のコードが付されるものである。従って、例えば図２に示すように磁気テープ上で異なる時点で記録されたデータ群Ｘとデータ群Ｙが隣接していたとき、データ群Ｘのデータとして読み出されたブロックからは『ＯＷＰX 』というＯＷＰコードが検出され、またデータ群Ｙのデータとして読み出されたブロックからは『ＯＷＰY 』というＯＷＰコードが検出される。
【００５３】
このＯＷＰコードは、前述のとおりブロックデータは正しくオーバライトされたものか、もしくは消し残りデータであるかを判断する基準となるものであるが、このＯＷＰコードからは、記録されたデータ群の継ぎ目を判別することもできる。つまり、トラック走査により読み出されるＯＷＰコード値の大多数がそれまでと異なる値となったときは、例えば図２の場合ではデータ群Ｘとデータ群Ｙの記録の継ぎ目であると判断できる。このＯＷＰコードによって検出できる継ぎ目とは、図２２で説明したようにトラックアドレスが不連続となるポイントに相当する。図１においてＯＷＰチェック部１４は、このようなＯＷＰコードによる判別処理を行なう。
そして、判別情報は再生制御回路１０もしくは再生装置の全体を制御するマイクロコンピュータによって形成されるコントローラ３０に供給する。
【００５４】
２．Ｄ−ＲＡＭの記憶エリア
次にＤ−ＲＡＭ１の記憶エリアについて説明する。
上述したように、１トラックのデータ量を『１Ｖ』とすると、Ｄ−ＲＡＭ１が４Ｍビットの場合は１２８Ｖ分、１Ｍビットの場合は３２Ｖ分の記憶容量を持つものとなるが、４Ｍビットとして説明すると、Ｄ−ＲＡＭ１には図３に模式的に示すように０Ｖ〜１２７Ｖという１２８トラックに対応したアドレス空間が形成される。このトラックに対応するアドレス（トラックアドレス）はＶ６〜Ｖ０の７ビットにより形成される。
１ＭビットのＤ−ＲＡＭが用いられる場合は、Ｖ４〜Ｖ０の５ビットで３２Ｖ分のトラックアドレスが形成されることになる。
【００５５】
１つのＶアドレス内では、１２８ブロック分の領域があり、ブロックアドレスとしてＢ０〜Ｂ６の７ビットで、００ｈ〜７Ｆｈのアドレスが形成される。（『ｈ』が付された値は１６進表記）
また各ブロックの領域はデータ１６ワードに対応して、Ｗ０〜Ｗ３の４ビットで０ｈ〜Ｆｈのワードアドレスが形成される。
以上、Ｄ−ＲＡＭ１は、トラックアドレスＶ０〜Ｖ６、ブロックアドレスＢ０〜Ｂ７、ワードアドレスＷ０〜Ｗ３による、１８ビットのアドレス空間とされている。
【００５６】
Ｄ−ＲＡＭ１では、１ワードにつき１６ビットが割り当てられるが、Ｄ−ＲＡＭ１に関するデータ幅は４ビット幅とされており、１ワードのアクセスについては、１回の行アクセス内で４回の列アクセスを行なうことで実行するようにする。図２０に示したように１ワードのデータは１２ビットとされるが、Ｄ−ＲＡＭ１上の１６ビットの１ワードにおいて、最初の４ビットはエラーフラグとし、その後の３回アクセス分の１２ビットとしてワードデータが割り当てられる。
エラーフラグとしては、ＣＲＣチェックセーフの場合には４ビット内の１ビットを『０』とし、またエラーの場合は、『１』を書き込むこととする。
【００５７】
Ｄ−ＲＡＭ１に対するアクセスの際のアドレス指定のために１０ビットのアドレス端子が形成され、各アドレス端子には行アドレス（ロウアドレス）と列アドレス（カラムアドレス）がマルチプレクスされた状態で時分割されて入力されることで、メモリセルの１つに対して任意にアクセスすることができるようにしている。
【００５８】
行アドレスは、反転ＲＡＳ信号の立ち下りによって各アドレス端子から内部の行アドレスバッファにラッチにされ、また列アドレスは、反転ＣＡＳ信号の立ち下りによって各アドレス端子から内部の列アドレスバッファにラッチにされる。アクセス動作としては、反転ＲＡＳ信号で行アドレスを取り込み、その後の反転ＣＡＳ信号によって１又は複数の列アドレスが順次取り込まれることによって、行アドレス及び列アドレスで指定される所要のメモリセルに対するデータの書込／読出が行なわれる。
【００５９】
１つのＶアドレス内のメモリーマップを図４に示す。４ＭビットのＤ−ＲＡＭ内には、この図４のメモリ領域が１２８個分、また１ＭビットのＤ−ＲＡＭ内には、この図４のメモリ領域が３２個分、存在することになる。
１つのＶアドレス内では、１２８ブロック分の領域としてＢ０〜Ｂ６の７ビットで、００ｈ〜７Ｆｈのアドレスが形成され、さらに各ブロックの領域は１６ワードで構成され、Ｗ０〜Ｗ３の４ビットで０ｈ〜Ｆｈのワードアドレスが形成される。
【００６０】
Ａ／Ｄ変換、Ｄ／Ａ変換される音声データの系列は、３２ＫＨｚサンプリングで、Ｌ，Ｒの２チャンネルとし、１トラック（１Ｖ）の周期を２０ｍｓｅｃ（５０Ｈｚ）とすると、１ＶあたりＬチャンネル、Ｒチャンネルあわせて１２８０ワード存在する。つまり図２０で説明したように１トラックにはデータ領域として８０ブロック存在し、各ブロックには、Ｌ１，Ｒ１ ・・・・・・・Ｌ８，Ｒ８の１６ワードが存在するため、１６×８０の１２８０ワードがこれに相当する。
【００６１】
この音声データとなる１２８０ワードは、図４に示した１Ｖ分のメモリ領域（１２８×１６＝２０４８ワード）において、後ろづめで書き込まれるとする。
即ち、１２８ブロックのうちで音声データには８０ブロックの領域が割り当てられ、図４に示すようにブロックアドレス３０ｈ〜７Ｆｈの領域（データエリア）に書き込まれる。このとき、Ｌ，Ｒチャンネルが交互にアドレスの進む順番にアクセスされる。ブロックアドレス３０ｈのワードアドレス０ｈがトラックの最初の音声データワード、ブロックアドレス７ＦｈのワードアドレスＦｈがトラックの最後の音声データワードとなる。
【００６２】
１ブロックの音声データの８ワードに対しては、ＰとＱの２つのパリティが生成される。
パリティ生成及び訂正処理については、チャンネル毎の時間軸で奇数番目（ＯＤ）と偶数番目（ＥＶ）の２つの系列に分けて独立して行なうことになる。
８ワードの音声データに対してクロスインターリーブでＰとＱの２つの単純パリティを生成する訂正系列とし、Ｐ系列にはＱワードを含まないものとする。
Ｐ，Ｑパリティワード（ＰOD，ＱOD，ＰEV，ＱEV）は音声データの１／４のワード数であるため、ブロックアドレス０Ｃｈ〜１Ｆｈの２０ブロック分の領域（ＰＱエリア）に割り当てられる。
【００６３】
ＣＴＬデータについては、ブロックアドレス０１ｈが割り当てられ、さらにＡＵＸ１、ＡＵＸ２はブロックアドレス０２ｈ，０３ｈが割り当てられている。
ＣＴＬデータ、ＡＵＸ１、ＡＵＸ２についてのＰ，Ｑワードは、ブロックアドレス０４ｈに割り当てられる。
【００６４】
後述する本例の特徴となる動作であるオールエラーフラグセットとしては、以上の音声データワード、ＰＱパリティワード、ＣＴＬデータ、ＡＵＸ１、ＡＵＸ２としてのワードに関してエラーフラグがセットされるものとなる。
メモリマップ上でブロックアドレス２０ｈ〜２Ｆｈは未使用のエリアであり、オールエラーセット動作については、この領域をとばすことで効率的な動作を実現する。なお、ブロックアドレス２０ｈ〜２Ｆｈはブロックアドレスの上位３ビット（Ｂ６，Ｂ５，Ｂ５）が（０，１，０）となる領域である。
【００６５】
図３、図４のようなメモリ空間をもつＤ−ＲＡＭ１に対してのアクセスは、行アドレス（ロウアドレス）と列アドレス（カラムアドレス）により行なわれるが、ロウアドレスとカラムアドレスはそれぞれ１０ビットで次のように割り当てられている。
即ちトラックアドレスＶ６〜Ｖ０、ブロックアドレスＢ６，Ｂ５、ワードアドレスＷ１の合計１０ビットがロウアドレスに割り当てられる。
またブロックアドレスＢ４〜Ｂ０、ワードアドレスＷ３，Ｗ２，Ｗ０の８ビットはカラムアドレスに割り当てられる。そしてカラムアドレスには１ワードを４回のアドレスで実行するための２ビットｂ１，ｂ０が加えられ合計１０ビットとされる。
【００６６】
なお、Ｄ−ＲＡＭ１が１Ｍビットである場合、トラックアドレスＶ６，Ｖ５はなくなり、ロウアドレスとカラムアドレスはそれぞれ９ビットとなる。この場合、ブロックアドレスＢ４はロウアドレスに割り当てられる点が４Ｍビットの場合と異なる。
【００６７】
３．Ｄ−ＲＡＭインターフェース回路の構成
Ｄ−ＲＡＭ１に対するアクセス動作を実行するＤ−ＲＡＭインターフェース回路１８の構成を図５に示す。
このＤ−ＲＡＭインターフェース回路１８によるアクセスアドレスの発生動作としては、図４で説明したように各エリアに対しての磁気テープから読み出されてきたデータの書込／読出を行なうための通常のアドレス発生動作と、オールエラーセット動作の際のアドレス発生動作を行なう。
【００６８】
Ｄ−ＲＡＭインターフェース回路１８はコントローラ３０からの制御等に基づいてＤ−ＲＡＭ１に対する各種の書込／読出動作を行なう。
データ転送が４ビット幅で行なわれる４Ｍビット（又は１Ｍビット）のＤ−ＲＡＭ１に対しては、データは、図１で説明したようにデータバス１７からＤ−ＲＡＭインターフェース回路１８を介して書込／読出が行なわれる。図５のようにＤ−ＲＡＭインターフェース回路１８ではデータ読出／書込部４９により、書込時にはデータバス１７から入力されたデータをＤ−ＲＡＭ１に伝送し、また読出時にはＤ−ＲＡＭ１から読み出したデータをデータバス１７に出力する。
【００６９】
書込／読出時には、Ｄ−ＲＡＭインターフェース回路１８はＤ−ＲＡＭ１に対してＡ９〜Ａ０の１０ビットのアドレスを出力する。
通常の音声データ等の書込／読出時にはアドレスバス１６で転送されてくるアドレスをアドレスフリップフロップ４２に取り込み、そのアドレスに基づいてロウアドレス又はカラムアドレスが生成され、アドレスマルチプレクサ４３がＡ９〜Ａ０の１０ビットのアドレスとして時分割的にＤ−ＲＡＭ１に出力する。
またオールエラーセットのためのアクセス時には、オールエラーセットアドレス発生部５０がエラーフラグ書込のためのロウアドレス、カラムアドレスを生成し、アドレスマルチプレクサ４３がＡ９〜Ａ０の１０ビットのアドレスとして時分割的にＤ−ＲＡＭ１に出力する。
【００７０】
また、Ｄ−ＲＡＭ１に対する書込／読出動作のコントロール信号となる反転ＣＡＳ信号ＣＡＳ￣、反転ＲＡＳ信号ＲＡＳ￣、反転ライトイネーブル信号ＷＥ￣は、それぞれ制御回路４１がＤ−ＲＡＭ１に対して出力する。
なお反転ＣＡＳ信号ＣＡＳ￣、反転ＲＡＳ信号ＲＡＳ￣、反転ＷＥ信号ＷＥ￣は後述するオールエラーセットアドレス発生部５０での動作にも用いられる。
そして、オールエラーセット動作の場合は、通常のアクセス時に対して、反転ＣＡＳ信号ＣＡＳ￣、反転ＲＡＳ信号ＲＡＳ￣、反転ＷＥ信号ＷＥ￣はそのパルス波形が変形される。
【００７１】
制御回路４１は、マスタークロックＭＣＫが供給されており、マスタークロックＭＣＫから各種の制御信号を生成する。またマスタークロックＭＣＫもしくは反転マスタークロックＭＣＫ￣を所要の部位に供給する。
また、書込／読出動作としての１スロットの基準となるスロットクロックSLOT.CK をアドレスフリップフロップ４２及びオールエラーセットアドレス発生部５０に供給する。
【００７２】
さらに、時分割で出力するロウアドレス／カラムアドレスの出力タイミングを指定するロウ／カラム選択信号ＲＡ／ＣＡ￣をアドレスマルチプレクサ４３に供給する。
また、Ｄ−ＲＡＭ１が４Ｍビットとされる場合と１Ｍビットとされる場合があるが、この識別信号４Ｍ／１Ｍ￣をアドレスマルチプレクサ４３及びアンドゲート４８に供給する。識別信号４Ｍ／１Ｍ￣は、Ｄ−ＲＡＭ１が４Ｍビットであるときは常に『１』とされ、また１Ｍビットであるときは常に『０』となる信号である。
また、オールエラーセットの際には、その動作を実行するトリガとなる各種信号（DRAM.CLR，DRAM.CLR-V，V/RST ）をオールエラーセットアドレス発生部５０に供給する。
【００７３】
まず通常のデータ書込／読出のためのアドレス発生部位について説明する。
図１で説明したようにＤ−ＲＡＭに対してアクセスすべきアドレスデータがアドレスバス１６において１８ビットで転送されてくる。
１８ビットのアドレスとは、即ちトラックアドレスＶ６〜Ｖ０、ブロックアドレスＢ６〜Ｂ０、ワードアドレスＷ３〜Ｗ０である。
【００７４】
転送されてきたトラックアドレスＶ６〜Ｖ０、ブロックアドレスＢ６〜Ｂ０、ワードアドレスＷ３〜Ｗ０はスロットクロックSLOT.CK に基づいてアドレスフリップフロップ４２に取り込まれる。
アドレスフリップフロップ４２はスロットクロックSLOT.CK のタイミングにより、ラッチした１８ビットのアドレスを出力し、アドレスマルチプレクサ４３に供給するわけであるが、このときトラックアドレスＶ６〜Ｖ０、ブロックアドレスＢ６〜Ｂ０、ワードアドレスＷ３〜Ｗ０のそれぞれをロウアドレスとカラムアドレスに振り分ける処理が行なわれる。
【００７５】
前述したようにＤ−ＲＡＭ１が４Ｍビットの場合、トラックアドレスＶ６〜Ｖ０、ブロックアドレスＢ６，Ｂ５、ワードアドレスＷ１がロウアドレスに割り当てられる。またブロックアドレスＢ４〜Ｂ０、ワードアドレスＷ３，Ｗ２，Ｗ０がカラムアドレスに割り当てられる。
ロウアドレスＲ９〜Ｒ０、カラムアドレスＣ９〜Ｃ０について、割り当てを示したものが図６である。この図６の割り当てに従うようにアドレスフリップフロップ４２からアドレスマルチプレクサ４３への転送が行なわれる。
【００７６】
図５からわかるように、アドレスフリップフロップ４２から出力されるワードアドレスＷ１はロウアドレスＲ０としてアドレスマルチプレクサ４３に供給される。
またブロックアドレスＢ５，Ｂ６はロウアドレスＲ１，Ｒ２としてアドレスマルチプレクサ４３に供給される。
またＤ−ＲＡＭ１が４Ｍビットの場合はスイッチ４４がＴ1 端子に接続されているため、トラックアドレスＶ０〜Ｖ６はロウアドレスＲ３〜Ｒ９としてアドレスマルチプレクサ４３に供給される。
【００７７】
さらにアドレスマルチプレクサ４３に対しては、ワードアドレスＷ０がカラムアドレスＣ２、ワードアドレスＷ２がカラムアドレスＣ３、ワードアドレスＷ３がカラムアドレスＣ４として供給される。またブロックアドレスＢ０〜Ｂ４がカラムアドレスＣ５〜Ｃ９として供給される。
【００７８】
カラムアドレスＣ０，Ｃ１については、カウンタ４５の出力と、ワードアドレスＷ１、ブロックアドレスＢ５としての出力の排他的論理和により生成される。カウンタ４５は制御回路４１からのカウンタクリア信号によりクリアされた後、マスタークロックによりカウントアップを行ない、カウント値（Ｃｂ１，Ｃｂ０）の出力を行なう。
【００７９】
ＥＸ−ＯＲ回路４６はアドレスフリップフロップ４２から出力されるブロックアドレスＢ５（即ちロウアドレスＲ１）が供給され、カウンタ４５の出力Ｃｂ１との排他的論理和ｂ１を出力する。これがカラムアドレスＣ１とされる。
またＥＸ−ＯＲ回路４７はアドレスフリップフロップ４２から出力されるワードアドレスＷ１（即ちロウアドレスＲ０）が供給され、カウンタ４５１の出力Ｃｂ０との排他的論理和ｂ０を出力する。これがカラムアドレスＣ０とされる。
【００８０】
このカラムアドレスＣ１，Ｃ０は、１ワード＝１６ビット幅のデータを４ビット幅のＤ−ＲＡＭ１で扱うために割り当てられているもので、反転ＲＡＳ信号（ＲＡＳ￣）による１回の行アドレスのアクセス中に、反転ＣＡＳ信号（ＣＡＳ￣）に応じてＣ１，Ｃ０によって列アドレスを４回アクセスすることで、１ワード（１６ビット）のデータの書込／読出を行なうようにしている。
【００８１】
ところで、Ｄ−ＲＡＭ１が１Ｍビットの場合、トラックアドレスＶ４〜Ｖ０、ブロックアドレスＢ６，Ｂ５，Ｂ４、ワードアドレスＷ１がロウアドレスに割り当てられ、ブロックアドレスＢ３〜Ｂ０、ワードアドレスＷ３，Ｗ２，Ｗ０がカラムアドレスに割り当てられることになる。
この場合、各９ビットとなるロウアドレスＲ８〜Ｒ０、カラムアドレスＣ８〜Ｃ０について、割り当てを示したものが図７である。Ｄ−ＲＡＭ１が１Ｍビットの場合は、この図７の割り当てに従うようにアドレスフリップフロップ４２からアドレスマルチプレクサ４３への転送が行なわれる。
４ＭビットのＤ−ＲＡＭの場合と異なる点として、ブロックアドレスＢ４がロウアドレスに割り当てられることになる。
【００８２】
図５からわかるように、アドレスフリップフロップ４２から出力されるワードアドレスＷ１、ブロックアドレスＢ５，Ｂ６、トラックアドレスＶ０〜Ｖ４は、ロウアドレスＲ０〜Ｒ７としてアドレスマルチプレクサ４３に供給される。
またＤ−ＲＡＭ１が１Ｍビットの場合はスイッチ４４がＴ2 端子に接続されているため、ブロックアドレスＢ４がロウアドレスＲ８としてアドレスマルチプレクサ４３に供給される。
【００８３】
さらにアドレスマルチプレクサ４３に対しては、ワードアドレスＷ０，Ｗ２，Ｗ３、ブロックアドレスＢ０〜Ｂ３がカラムアドレスＣ２〜Ｃ８として供給される。
またカラムアドレスＣ０，Ｃ１については、４Ｍビットの場合と同様である。１Ｍビットの場合ロウアドレスＲ９及びカラムアドレスＣ９は用いられない。
【００８４】
アドレスマルチプレクサ４３は、Ｄ−ＲＡＭ１に対して各１０ビットのロウアドレス及びカラムアドレスを、ＲＡＳ／ＣＡＳ選択信号（ＲＡ／ＣＡ￣）に応じて時分割的にアドレスＡ９〜Ａ０として出力する。
ＲＡＳアクセスの場合はＲＡＳ／ＣＡＳ選択信号（ＲＡ／ＣＡ￣）が入力される端子ＴA は『１』となり、ＣＡＳアクセスの場合はＲＡＳ／ＣＡＳ選択信号（ＲＡ／ＣＡ￣）が入力される端子ＴA は『０』となる。
【００８５】
なお、端子ＴB は通常のアクセスと後述するオールエラーセット動作のアクセスを識別する端子となり、通常のアクセス時には『０』、オールエラーセット動作時には『１』となっている。
従って、端子ＴA ，ＴB が『１，０』のときは通常のアクセスにおいてＲＡＳアクセスを行なうタイミングであり、このときアドレスマルチプレクサ４３は、アドレスフリップフロップ４２から取り込まれたロウアドレスＲ９〜Ｒ０をアドレスＡ９〜Ａ０として出力する。
ＲＡＳアクセス時のアドレスＡ９〜Ａ０の割り当ては図８のとおりである。
【００８６】
また端子ＴA ，ＴB が『０，０』のときは通常のアクセスにおいてＣＡＳアクセスを行なうタイミングであり、このときアドレスマルチプレクサ４３は、アドレスフリップフロップ４２及びＥＸ−ＯＲ回路４６，４７から取り込まれたカラムアドレスＣ９〜Ｃ０をアドレスＡ９〜Ａ０として出力する。
ＣＡＳアクセス時のアドレスＡ９〜Ａ０の割り当ては図９のとおりである。
【００８７】
なお、アドレスＡ９はアンドゲート４８を介して出力される。アンドゲート４８の他方の端子には識別信号４Ｍ／１Ｍ￣が供給されており、４ＭビットのＤ−ＲＡＭの場合は『１』、１ＭビットのＤ−ＲＡＭの場合は『０』となる。従って、４ＭビットのＤ−ＲＡＭの場合はアドレスＡ９の値として『０』又は『１』がＤ−ＲＡＭ１に供給されるが、１ＭビットのＤ−ＲＡＭの場合はアドレスＡ９は常に『０』となる。即ちアドレスＡ９（ロウアドレスＲ９又はカラムアドレスＣ９）はアクセスに用いられない。
【００８８】
１ＭビットのＤ−ＲＡＭの場合ではトラックアドレスＶ６，Ｖ５が不要となるが、１Ｍビット／４Ｍビットの両方に対応可能な回路構成を考えたときに、単純にロウアドレス、カラムアドレスの割り当てをずらすと切換回路構成が複雑になる。例えばロウアドレス、カラムアドレスが各９ビットとなることに応じて、ロウアドレスＲ８としてトラックアドレスＶ４を割り当て、他を順番にずらしていくことは、Ａ９〜Ａ０の殆どのアドレスラインに関して１Ｍビット／４Ｍビットに応じた切換回路構成が必要になる。
ところが本例では図７のようにブロックアドレスＢ３をロウアドレスＲ８に割り当てるようにすることで、切換回路としては、Ａ９のアドレスラインのみを１Ｍビット／４Ｍビットに応じて有効／無効とするアンドゲート４８を設けるのみでよく、回路構成を非常に簡略化できる。
【００８９】
４．通常のＤ−ＲＡＭアクセス動作
以上のように通常のアクセス時には、データバス１６から取り込まれたアドレスに基づいてロウアドレス、カラムアドレスが生成され、データの書込／読出が実行される。
この通常のＤ−ＲＡＭアクセス動作としての動作タイミングを図１３に示す。
【００９０】
制御回路４１は、図１３（ａ）に示すマスタークロックＭＣＫを１／６周期に分周して図１３（ｂ）のようにスロットクロック（ＳＬＯＴ・ＣＫ￣）を生成し、マスタークロックＭＣＫの６クロックの期間をＤ−ＲＡＭ１に対するアクセスの１スロットとしている。
【００９１】
このアクセスの１スロットにおいてＤ−ＲＡＭ１に対して図１３（ｃ）（ｄ）（ｅ）のように反転ＲＡＳ信号ＲＡＳ￣、反転ＣＡＳ信号ＣＡＳ￣、反転ＷＥ信号ＷＥ￣を出力する。
反転ＲＡＳ信号ＲＡＳ￣の立ち下がりタイミングではアドレスマルチプレクサ４３からロウアドレスＲ９〜Ｒ０がアドレスＡ９〜Ａ０として出力されており、従って、反転ＲＡＳ信号ＲＡＳ￣が『Ｌ』レベル期間であるこの１スロットにおいて１回のＲＡＳアクセスが行なわれる。
【００９２】
そして、１回のＲＡＳアクセス期間において、マスタークロック周期で反転ＣＡＳ信号ＣＡＳ￣が４回立下り、この各タイミングでカラムアドレスＣ９〜Ｃ０がアドレスＡ９〜Ａ０として出力されている。この４回出力される各カラムアドレス（ＣＯＬ０〜ＣＯＬ３）において、Ｃ９〜Ｃ０の値は、その下位２ビットＣ１，Ｃ０がカウンタ４５及びＥＸ−ＯＲ回路４６，４７から得られるビットｂ１，ｂ０の値としてマスタークロック周期で更新されているものであり、つまり、１ワードデータのアクセスを、１回のＲＡＳアクセス期間内の４回のＣＡＳアクセスで実行するためのアドレス出力動作となる。
【００９３】
ｂ１，ｂ０の２ビットの値としては、Ｃｂ１，Ｃｂ２の値が『０，０』に初期化されてカウントされるカウンタ４５の値と、直前のロウアドレス（Ｒ１，Ｒ０）の排他的論理和により生成しているが、これにより、ＲＡＳアクセスからＣＡＳアクセスに切り換わる際に、Ｄ−ＲＡＭ１に転送されるアドレス波形上のトランジェントが発生されないようになり、つまりアドレス端子の反転回数を低減させている。これにより端子容量やパターンの配線容量を充放電するための消費電力を減らすとともにシステムノイズを低減することができる。
【００９４】
ｂ１，ｂ０の２ビットの値としては、１ワードのアクセス期間中に『０，０』『０，１』『１，０』『１，１』の４通り（ただし発生順序は直前のロウアドレス（Ｒ１，Ｒ０）などにより異なるものとなる）となるが、ｂ１，ｂ０、つまりＤ−ＲＡＭ１においてカラムアドレスＣ１，Ｃ０が『０，０』となるエリア（４ビット）にエラーフラグが割り当てられ、他の『０，１』『１，０』『１，１』となるエリアには１２ビットのワードデータが割り当てられる。
【００９５】
５．オールエラーセットアドレス発生部の構成
オールエラーセット動作時には、オールエラーセットアドレス発生部５０からアドレスマルチプレクサ４３に対してロウアドレス、カラムアドレスが供給される。
【００９６】
オールエラーセット時にはアドレスマルチプレクサ４３の端子ＴB は『１』となるが、端子ＴA ，ＴB が『１，１』のときはオールエラーセットのためのアクセスとしてのＲＡＳアクセスを行なうタイミングとなり、このときアドレスマルチプレクサ４３は、オールエラーセットアドレス発生部５０から取り込まれたロウアドレスＲ９〜Ｒ０をアドレスＡ９〜Ａ０として出力する。
【００９７】
また端子ＴA ，ＴB が『０，１』のときはオールエラーセットのためのアクセスにおいてＣＡＳアクセスを行なうタイミングであり、このときアドレスマルチプレクサ４３は、オールエラーセットアドレス発生部５０から取り込まれたカラムアドレスＣ９〜Ｃ０をアドレスＡ９〜Ａ０として出力する。
なお、このオールエラーセット動作時でも１ＭビットＤ−ＲＡＭの際には、アンドゲート４８によりアドレスＡ９は用いられないようにされる。
【００９８】
このようなオールエラーセットアクセスを実行させるオールエラーセットアドレス発生部５０の構成を図１０〜図１２で説明する。
図１０はオールエラーセットアドレス発生部５０のブロック図である。
【００９９】
図５に示した制御回路４１からオールエラーセットの起動トリガとして出力される信号DRAM・CLRはオアゲート５１に供給される。また、オールエラーセットの起動をトラック単位の同期信号と同期させたい場合には、制御回路４１は信号DRAM・CLR-Vを、ノアゲート５２，５３で構成されるＲ−Ｓフリップフロップに入力する。そしてこのＲ−Ｓフリップフロップの出力をＤフリップフロップ５４に入力する。Ｄフリップフロップ５４に対しては制御回路４１がトラックの境界でリセット信号V-RST パルスを用いてＤフリップフロップ５４を起動する。Ｄフリップフロップ５４の反転出力Ｑ￣はオアゲート５１の他方の端子に入力される。
【０１００】
オアゲート５１の出力はＤフリップフロップ５５のクロックとされ、Ｄフリップフロップ５５はこのタイミングで『Ｈ』レベルのデータ入力をラッチする。Ｄフリップフロップ５５は後述するロウアドレス発生部８０から供給される停止信号AEST.STOPU￣によりクリアされる。
つまりＤフリップフロップ５５の出力Ｑはオールエラーセットの起動から停止までの期間『Ｈ』とされる。
【０１０１】
Ｄフリップフロップ５５の出力ＱはＤフリップフロップ５６のデータ入力とされる。Ｄフリップフロップ５６は制御回路４１からスロットクロックSLOT.CK ￣がクロックとして供給され、スロットクロックSLOT.CK ￣のタイミングでラッチ出力を行なう。
Ｄフリップフロップ５６の出力Ｑはオールエラーセットのリクエスト信号AEST.REQとなるとともに、Ｄフリップフロップ５７のデータ入力とされる。Ｄフリップフロップ５７にもスロットクロックSLOT.CK ￣がクロックとして供給されている。
【０１０２】
リクエスト信号AEST.REQとＤフリップフロップ５７のＱ出力はアンドゲート５８に供給される。アンドゲート５８の出力はオールエラーセット動作についてのエラーセットスロット信号AEST.SLOT となり、ロウアドレス発生部８０に供給される。またエラーセットスロット信号AEST.SLOT は図５に示したようにアドレスマルチプレクサ４３の端子ＴB にも供給され、アドレスマルチプレクサ４３に対してオールエラーセットアドレス発生部５０からのロウアドレス、カラムアドレスの選択出力を指示する。
【０１０３】
エラーセットスロット信号AEST.SLOT はインバータ６１で反転されてノアゲート６２に供給される。ノアゲート６２の他端には後述するカラムアドレス発生部７０から出力されるロウクロックROW.CKが入力される。
ノアゲート６２の出力はＤフリップフロップ５９のクリア信号となる。
Ｄフリップフロップ５９は『Ｈ』レベルのデータ入力がされており、出力Ｑはノアゲート６０に供給される。ノアゲート６０の他端には反転ＷＥ信号ＷＥ￣が反転入力される。
【０１０４】
ノアゲート６０の出力は反転ＷＥ信号ＷＥ￣として制御回路４１を介してＤ−ＲＡＭ１に供給されるとともに、Ｄフリップフロップ５９のクロックとされる。このＤフリップフロップ５９の出力Ｑは、オールエラーセット動作のイネーブル信号AEST.EN となり、カラムアドレス発生部７０に供給される。
【０１０５】
ノアゲート６０の出力である反転ＷＥ信号ＷＥ￣はまた、アンドゲート６３にも供給される。アンドゲート６３の他端には反転マスタークロックＭＣＫ￣が供給されている。このアンドゲート６３の出力はノアゲート６３に供給され、反転ＣＡＳ信号ＣＡＳ￣とされ制御回路４１を介してＤ−ＲＡＭ１に供給される。また反転ＣＡＳ信号ＣＡＳ￣はカラムアドレス発生部７０に供給される。
【０１０６】
ロウアドレス発生部８０及びカラムアドレス発生部７０には反転ＲＡＳ信号ＲＡＳ￣がインバータ６５を介して入力される。
そしてカラムアドレス発生部７０はアドレスマルチプレクサ４３に対してカラムアドレスＣ２〜Ｃ８を出力する動作を行なう。カラムアドレスＣ２〜Ｃ８は上述した通常のアクセス時の場合と同様に、Ｄ−ＲＡＭ１のアドレス空間上でのワードアドレスＷ０，Ｗ２，Ｗ３、ブロックアドレスＢ０〜Ｂ３に相当する。
【０１０７】
またロウアドレス発生部８０はアドレスマルチプレクサ４３に対してロウアドレスＲ０〜Ｒ９とカラムアドレスＣ０，Ｃ１，Ｃ９を出力する動作を行なう。
ロウアドレスＲ０〜Ｒ９はＤ−ＲＡＭ１のアドレス空間上でのワードアドレスＷ１、ブロックアドレスＢ５，Ｂ６、トラックアドレスＶ０〜Ｖ６に相当する。なおロウアドレスＲ８はＤ−ＲＡＭ１が１Ｍビットの場合はブロックアドレスＢ４に相当することになる。
【０１０８】
またカラムアドレスＣ９はＤ−ＲＡＭ１が４Ｍビットの場合のブロックアドレスＢ４に相当する。
カラムアドレスＣ０，Ｃ１は、１ワード（１６ビット）のアドレスに対してエラーフラグの領域である４ビットをアクセスするためのアドレスとなる。つまり、１ワードにつき１２ビットのデータワード領域を除いた１／４であるエラーフラグ領域（通常のアクセスでビットｂ１，ｂ０＝０，０となるアドレス）のみをアクセスするために、（０，０）とロウアドレスＲ１，Ｒ０の排他的論理和がカラムアドレスＣ０，Ｃ１とされる。即ち、ロウアドレスＲ１，Ｒ０がそのままカラムアドレスＣ０，Ｃ１とされる。
【０１０９】
カラムアドレス発生部７０の構成を図１１に示す。
カラムアドレス発生部７０にはＱA 〜ＱG の７ビットカウンタ７２が設けられる。このカウンタ７２の出力ＱA 〜ＱG としての１〜１２７の値がワードアドレスＷ０，Ｗ２，Ｗ３及びブロックアドレスＢ０〜Ｂ３、つまりカラムアドレスＣ２〜Ｃ８となる。
カウンタ７２はイネーブル信号AEST.EN によりクリアされる。またイネーブル信号AEST.EN と反転ＣＡＳ信号ＣＡＳ￣はオアゲート７１に入力され、オアゲート７１の出力がカウンタ７２のクロックとされる。イネーブル信号AEST.EN が『Ｈ』となることでカウンタ７２のクリアが解除され、オアゲート７１の出力に対するカウントが開始される。
【０１１０】
カウンタ７２のＱG 出力はＤフリップフロップ７３のクロックとされる。Ｄフリップフロップ７３のデータ入力は『Ｈ』レベルとされており、また図１０のようにインバータ６５の出力であるＲＡＳ信号ＲＡＳがリセット入力とされている。即ち、カウンタ７２が『０』〜『１２７』の１２８回の計数出力を終える周期でロウクロックROW.CKが出力される。
このロウクロックROW.CKは図１０のようにノアゲート６２とともにロウアドレス発生部８０に供給される。
【０１１１】
ロウアドレス発生部８０の構成は図１２に示される。
ロウアドレス発生部８０においてロウクロックROW.CKはＤフリップフロップ８１のクロック入力とされる。Ｄフリップフロップ８１では反転出力Ｑ￣がデータ入力とされている。Ｄフリップフロップ８１には図１０におけるアンドゲート５８の出力であるエラーセットスロット信号AEST.SLOT がクリア入力とされている。即ち、エラーセットスロット信号AEST.SLOT が『Ｈ』とされクリアが解除される期間においてロウクロックROW.CKに基づいて反転出力Ｑ￣のラッチ出力を出力Ｑとして行なう。
Ｄフリップフロップ８１は２進カウンタとして機能し、この出力ＱはワードアドレスＷ１に相当するロウアドレスＲ０として出力され、また前述したようにカラムアドレスＣ０とされる。
【０１１２】
Ｄフリップフロップ８１の出力Ｑと、インバータ９１の出力はアンドゲート８２に供給され、アンドゲート８２の出力はクロックB5CKとしてＤフリップフロップ８３に供給される。
Ｄフリップフロップ８３もエラーセットスロット信号AEST.SLOT がクリア入力とされており、また反転出力Ｑ￣がデータ入力とされている。従ってエラーセットスロット信号AEST.SLOT によりクリア解除される期間においてクロックB5CKに基づいた反転出力Ｑ￣のラッチ出力を出力Ｑとする。
この出力ＱはブロックアドレスＢ５に相当するロウアドレスＲ１として出力され、また前述したようにカラムアドレスＣ１とされる。
【０１１３】
アンドゲート８８の出力ＥＮとＤフリップフロップ８１の出力Ｑはアンドゲート８４に供給され、さらにＤフリップフロップ８３の出力Ｑと、アンドゲート８４の出力はオアゲート８５に入力される。オアゲート８５の出力はクロックB6CKとしてＤフリップフロップ８６に供給される。
【０１１４】
Ｄフリップフロップ８６もエラーセットスロット信号AEST.SLOT がクリア入力とされており、また反転出力Ｑ￣がデータ入力とされている。従ってエラーセットスロット信号AEST.SLOT によりクリア解除される期間においてクロックB6CKに基づいた反転出力Ｑ￣のラッチ出力を出力Ｑとする。
この出力ＱはブロックアドレスＢ６に相当するロウアドレスＲ２として出力される。
【０１１５】
Ｄフリップフロップ８３，８６、アンドゲート８２，８４，８８、インバータ９１、オアゲート８５は、ロウアドレスＲ１，Ｒ２を生成する回路部となるが、ここでは１Ｖ期間内に３分周と４分周が切り換えられるようになっている。つまり、ロウアドレスＲ１，Ｒ２は３進と４進が切り換わるカウンタによって出力されることになる。
これは、図４のメモリ空間においてブロックアドレス２０ｈ〜２Ｆｈのエリアをとばしてオールエラーセット動作として無駄なアクセスをなくすための処理であり、これについては後述する。
【０１１６】
Ｄフリップフロップ８６の出力Ｑはカウンタ８７のクロックとされる。
カウンタ８７はＱA 〜ＱH の８ビットバイナリカウンタとされる。
このカウンタ８７の出力ＱA 〜ＱG としての値が４ＭビットＤ−ＲＡＭに対応するトラックアドレスＶ０〜Ｖ６、つまりロウアドレスＲ３〜Ｒ９となり、出力ＱH としての値がブロックアドレスＢ４、つまりカラムアドレスＣ９となる。
また、１ＭビットＤ−ＲＡＭに対応する場合は、出力ＱF としての値がブロックアドレスＢ４、つまりロウアドレスＲ８となる。
【０１１７】
カウンタ８７はエラーセットスロット信号AEST.SLOT がクリア入力とされており、エラーセットスロット信号AEST.SLOT によりクリア解除される期間においてＤフリップフロップ８６の出力Ｑ（即ちロウアドレスＲ２）についてのカウントを行なう。
【０１１８】
スイッチ９０は、識別信号４Ｍ／１Ｍ￣により端子Ｔ1 ，Ｔ2 が選択される。即ち４ＭビットＤ−ＲＡＭに対応する場合は端子Ｔ1 が選択され、１ＭビットＤ−ＲＡＭに対応する場合は端子Ｔ2 が選択される。
４ＭビットＤ−ＲＡＭの場合、カウンタ８７の出力ＱH がブロックアドレスＢ４となり、また１ＭビットＤ−ＲＡＭの場合、カウンタ８７の出力ＱF がブロックアドレスＢ４となるため、いづれの場合もスイッチ９０からはブロックアドレスＢ４としての値が出力される。
【０１１９】
スイッチ９０から出力されるブロックアドレスＢ４としての値はＤフリップフロップ８９のクロックとされるとともに、アンドゲート８８に反転入力される。Ｄフリップフロップ８９では、ＲＡＳ信号ＲＡＳによりクリア制御されるとともにデータ入力は『Ｈ』とされている。
Ｄフリップフロップ８９の反転出力Ｑ￣は停止信号AEST.STOP ￣となり、図１０のようにＤフリップフロップ５５のクリア制御信号となる。
この停止信号AEST.STOP ￣はオールエラーセットのための一連のアドレス出力が終了したタイミングでＨレベルとなり、Ｄフリップフロップ５５をクリアしてオールエラーセット動作を停止させる信号となる。
【０１２０】
アンドゲート８８の他端にはＤフリップフロップ８６の出力Ｑ（ロウアドレスＲ２）が入力される。アンドゲート８８の出力は信号ＥＮとなり、アンドゲート８４に供給され、またインバータ９１に供給される。
前述したようにロウアドレスＲ１，Ｒ２は、Ｄフリップフロップ８３，８６が、３進と４進が切り換わるカウンタとして機能することで発生されるが、この３進と４進の切り換えにブロックアドレスＢ４が用いられることになる。
【０１２１】
６．オールエラーセット処理のためのＤ−ＲＡＭアクセス動作
以上のように構成されるオールエラーセットアドレス発生部５０によるオールエラーセット動作のためのアドレス発生動作について図１４〜図１９で説明する。
図１４はオールエラーセット動作の開始から終了までの大まかな信号波形を示す。
【０１２２】
オールエラーセットは図１４（ｂ）の信号DRAM・CLR等がトリガとされるが、制御回路４１は、コントローラ３０からの制御に応じて、オールエラーセットを開始させるための信号DRAM・CLR等をオールエラーセットアドレス発生部５０に供給する。
【０１２３】
オールエラーセットを行なうのは、図１のＯＷＰチェック部１４によって記録の継ぎ目が検出された場合や、無記録領域から記録領域に入ったことが検出された場合である。またコントローラ３０はユーザーが再生操作を行なった場合や、再生一時停止を解除する操作を行なった場合にも、オールエラーセット動作を実行させる。
【０１２４】
図１４（ｂ）の信号DRAM・CLRが図１０のオアゲート５１を介して供給されることにより、Ｄフリップフロップ５５の出力Ｑは、図１４（ｃ）のように『Ｈ』レベルとなる。
Ｄフリップフロップ５５の出力Ｑがデータ入力とされ、また図１４（ａ）のスロットクロックSLOT.CK ￣がクロックとされＤフリップフロップ５６の出力Ｑ、即ちリクエスト信号AEST.REQは図１４（ｄ）のように立ち上がる。
またアンドゲート５８の出力となるエラーセットスロット信号AEST.SLOT は図１４（ｅ）のように立ち上がることになる。
【０１２５】
エラーセットスロット信号AEST.SLOT が『Ｈ』レベルの期間には、アドレスマルチプレクサ４３はオールエラーセットアドレス発生部５０からのロウアドレス／カラムアドレスを、アドレスＡ０〜Ａ９としてＤ−ＲＡＭ１に供給する。
エラーセットスロット信号AEST.SLOT が『Ｈ』レベルの期間において、最初のＲＡＳアクセス（1st ROW)から最後のＲＡＳアクセス（Last ROW) が行なわれることになる。
【０１２６】
各ＲＡＳアクセス区間の終了タイミングでＤフリップフロップ５９の出力Ｑ、即ちイネーブル信号AEST.EN は『Ｌ』レベルにおち、これによってカラムアドレス発生部７０におけるカウンタ７２がクリアされる。そして次のＲＡＳアクセス区間の開始タイミングでイネーブル信号AEST.EN は『Ｈ』レベルに立上り、カウンタ７２のカウントが開始される。
【０１２７】
１回のＲＡＳアクセス期間は２２スロットの期間（ＳＬ１〜ＳＬ２２）とされ、この間にカウンタ７２は『０』〜『１２７』の計数動作を行なう。つまりＣＡＳアクセスが行なわれる。
前述したようにカウンタ７２で『０』〜『１２７』の計数が行なわれた時点でロウクロックROW.CKが出力されるため、イネーブル信号の立下り及びロウアドレスのインクリメントが行なわれることになる。
【０１２８】
最後のＲＡＳアクセス（Last ROW) が終了する時点、つまりロウアドレス発生部８０のカウンタ８７におけるＭＳＢである出力ＱH の値がオールエラーセット開始時点から『０』『１』と進み、『０』に立ち下がった時点でＤフリップフロップ８９の反転出力Ｑ￣である停止信号AEST.STOP ￣が図１４（ｇ）のように立上り、これに応じてＤフリップフロップ５５の出力Ｑが図１４（ｃ）のように立ち下がる。さらに、図１４（ｄ）（ｅ）のようにリクエスト信号AEST.REQ、エラーセットスロット信号AEST.SLOT も立ち下がる。これによりオールエラーセット動作は終了する。
【０１２９】
最初のＲＡＳアクセス（1st ROW)から最後のＲＡＳアクセス（Last ROW) までの各ＲＡＳアクセスはそれぞれ２２スロット期間で行なわれるが、２２スロットの各期間の動作波形は図１５、図１６、図１７に示される。図１５は第１スロットＳＬ１，図１６は第２〜第２１スロットとしての１スロット、図１７は第２２スロットＳＬ２２の期間を示している。
【０１３０】
１スロットは、前述した通常のアクセス時と同様にマスタークロックＭＣＫの６周期期間であり、これがスロットクロックSLOT.CK ￣の１周期となる。図１５、図１６、図１７には、それぞれ（ａ）（ｂ）として反転マスタークロックＭＣＫの￣とスロットクロックSLOT.CK ￣を示している。
【０１３１】
ＳＬ１〜ＳＬ２２の２２スロットの期間においてカウンタ７２の出力による１２８回のＣＡＳアクセスを行なうことになるが、１スロット期間内には最高６回の反転ＣＡＳ信号ＣＡＳ￣を出力できるため、第２〜第２１スロット（ＳＬ２〜ＳＬ２１）ではそれぞれ６回のＣＡＳアクセスを行ない、第１及び第２２スロット（ＳＬ１、ＳＬ２２）では各４回のＣＡＳアクセスを行なうようにすることで、２２スロット期間に１２８回のＣＡＳアクセスを行なう。
【０１３２】
まず第１スロットＳＬ１での動作を図１５で説明する。
図１５（ｃ）のように反転ＲＡＳ信号ＲＡＳ￣が立下り、１回のＲＡＳアクセス期間（２２スロット）が開始された後、図１５（ｇ）の反転ＷＥ信号ＷＥ￣の立下りに応じて図１５（ｊ）のようにイネーブル信号AEST.EN も立ち下がる。これによりカウンタ７２のカウントが開始される。カウンタ７２はノアゲート６４の出力である反転ＣＡＳ信号ＣＡＳ￣をオアゲート７１を介してクロックとして入力しており、またこの場合の反転ＣＡＳ信号ＣＡＳ￣は図１０のように反転ＷＥ信号ＷＥ￣と反転マスタークロックＭＣＫ￣をアンドゲート６３に供給することで生成されるものであるため、反転ＣＡＳ信号ＣＡＳ￣は図１５（ｄ）のようになり、これに応じてカウンタ７２のカウント値、つまりカラムアドレスＣ２〜Ｃ８の値は図１５（ｅ）のようにカウントアップされていく。
つまり、この期間でまず４回のＣＡＳアクセスが行なわれる。
【０１３３】
この図１５の期間において、カウンタ７２のカウント値のＭＳＢ、つまりカラムアドレスＣ８となる出力ＱG は図１５（ｆ）のように『０』であり、カラムアドレス発生部７０から発生されるロウクロックROW.CKも図１５（ｌ）のように『Ｌ』レベルのままである。
この期間におけるロウアドレスとしての値は図１５（ｋ）のように『ｍ』とする。
【０１３４】
図１５（ｉ）のエラーセットスロット信号AEST.SLOT 及び図１５（ｎ）のリクエスト信号AEST.REQは、図１４（ｅ）（ｄ）からもわかるように『Ｈ』レベルが継続し、また図１５（ｍ）の停止信号は、図１４（ｇ）で説明したように『Ｌ』レベルとなっている。
【０１３５】
第２スロットＳＬ２から第２１スロットＳＬ２１までは図１６の状態となる。この期間は、図１６（ｄ）の反転ＣＡＳ信号ＣＡＳ￣に応じてカウンタ７２のカウント値、つまりカラムアドレスＣ２〜Ｃ８の値は図１６（ｅ）のようにカウントアップされていく。これにより、各スロットでそれぞれ６回のＣＡＳアクセスが連続的に行なわれていく。
カウンタ７２のカウント値のＭＳＢ、つまりカラムアドレスＣ８となる出力ＱG は図１５（ｆ）のようにスロットＳＬ２〜ＳＬ１１までの期間は『０』であるが、スロットＳＬ１２の時点で一点鎖線で示すように『１』となる。
【０１３６】
第２２スロットＳＬ２２の期間は図１７の状態となる。
この期間は、図１７（ｄ）の反転ＣＡＳ信号ＣＡＳ￣に応じてカウンタ７２のカウント値、つまりカラムアドレスＣ２〜Ｃ８の値は図１７（ｅ）のように『１２７』までカウントアップされる。
【０１３７】
『１２７』の次の反転ＣＡＳ信号ＣＡＳ￣のカウントタイミングではカウンタ７２のカウント値のＭＳＢである出力ＱG は図１７（ｆ）のように『０』におちる。これにより図１１から分かるようにロウクロックROW.CKが立ち上がる（図１７（ｈ））。また、反転ＷＥ信号ＷＥ￣も図１７（ｇ）のように立ち上がり、さらにイネーブル信号AEST.EN が立ち下がる。イネーブル信号AEST.EN の立ち下がりによりカウンタ７２はクリアされる。
【０１３８】
さらにロウクロックROW.CKによりロウアドレス発生部８０で発生されるロウアドレスがインクリメントされることになるため、図１７（ｋ）のようにロウアドレスの値は『ｍ』から『ｍ＋１』となる。
【０１３９】
なお、この図１７のスロットＳＬ２２が、図１４に示す最後のＲＡＳアクセス（Last ROW) におけるスロットＳＬ２２であったとすると、ロウクロックROW.CKによりロウアドレスの値が更新される時点で、図１７（ｌ）のようにカウンタ８７のＭＳＢである出力ＱH （カラムアドレスＣ４）が『０』になる。これにより図１７（ｍ）のように停止信号AEST.STOP が立上り、図１４で説明したようにオールエラーセット動作が終了される。
により
【０１４０】
以上のように、１回のＲＡＳアクセス期間としての２２スロットにおいて１２８回のＣＡＳアクセスを連続して行なうようにし、このような動作を、必要なＲＡＳアクセス回数だけ行なうことで、Ｄ−ＲＡＭ１内の必要な領域全てにエラーフラグをセットするようにしている。
【０１４１】
また本例では、必要なＲＡＳアクセスのみを行なうために、Ｄ−ＲＡＭ１内のブロックアドレス２０ｈ〜２ＦｈのエリアについてのＲＡＳアクセスを行なわないようにしている。
これは前述したようにロウアドレス発生部８０におけるＤフリップフロップ８３，８６、アンドゲート８２，８４，８８、インバータ９１、オアゲート８５は、ロウアドレスＲ１，Ｒ２を生成する回路部が、ロウアドレスＲ１，Ｒ２を３進と４進を切り換えて発生させることで実現している。
この動作を図１８、図１９で説明する。
【０１４２】
図４のメモリエリアを簡略化して示した図１９（ａ）から分かるように、Ｄ−ＲＡＭ１におけるブロックアドレス２０ｈ〜２Ｆｈの領域、つまり空の領域とは、ブロックアドレスＢ６，Ｂ５，Ｂ４が『０，１，０』となる領域である。
この領域のアクセスを省くためには、図１９（ｂ）のようにブロックアドレスＢ４＝０のときにはブロックアドレスＢ６，Ｂ５が『００』『１０』『１１』と３進で遷移し、また、図１９（ｃ）のようにブロックアドレスＢ４＝１のときにはブロックアドレスＢ６，Ｂ５が『００』『０１』『１０』『１１』と４進で遷移するようにすればよい。
【０１４３】
図１２からわかるように、ブロックアドレスＢ４＝１のときにはアンドゲート８８の出力である信号ＥＮは『０』、インバータ９１の出力は『１』となる。
このため、Ｄフリップフロップ８３に入力されるアンドゲート８２の出力B5CKは、Ｄフリップフロップ８１の出力Ｑと同様の論理状態となる。またアンドゲート８４の出力は常に『０』となるため、Ｄフリップフロップ８６に入力されるオアゲート８５の出力B6CKは、Ｄフリップフロップ８３の出力Ｑと同様の論理状態となる。つまり、この場合はＤフリップフロップ８１，８３，８６がそのまま接続された状態となり、Ｄフリップフロップ８３，８６が通常の４進カウンタとして動作するため、ロウアドレスＲ１，Ｒ２（＝ブロックアドレスＢ５，Ｂ６）は図１９（ｃ）のように『００』『０１』『１０』『１１』と遷移する。
【０１４４】
一方ブロックアドレスＢ４＝０のときには、アンドゲート８８の出力である信号ＥＮはブロックアドレスＢ６＝０のときのみ『１』となる。この状態は図１８（ｃ）（ｄ）（ｇ）に示される。
そしてインバータ９１の出力はブロックアドレスＢ６＝０のときは『０』となる。
【０１４５】
Ｄフリップフロップ８３に入力されるアンドゲート８２の出力B5CKは、ブロックアドレスＢ６＝０の期間は図１８（ｅ）のように立ち上がらない。
ところがこの信号ＥＮが『１』である期間はアンドゲート８４はＤフリップフロップ８１の出力Ｑと同一論理状態の出力となり、オアゲート８５を介してＤフリップフロップ８１の出力ＱがＤフリップフロップ８６に対する出力B6CKとなる。従って、この期間において図１８（ｆ）のように出力B6CKが立ち下がることに応じてブロックアドレスＢ６はインクリメントされ、図１８（ｃ）のようにブロックアドレスＢ６は『１』となる。
【０１４６】
ブロックアドレスＢ６が『１』となると、信号ＥＮは『０』となる。
従って前述した４進の場合と同様にＤフリップフロップ８１，８３，８６がそのまま接続された状態となる。このため、アンドゲート８２の出力B5CK及びオアゲート８５の出力B6CKによるラッチ動作により、Ｄフリップフロップ８３，８６から出力されるロウアドレスＲ１，Ｒ２（＝ブロックアドレスＢ５，Ｂ６）は『１０』『１１』と移行する。
【０１４７】
すなわち、図１８（ａ）のワードアドレスＷ１が３回カウントされる期間において、ロウアドレスＲ１，Ｒ２（＝ブロックアドレスＢ５，Ｂ６）は図１８ （ｂ）（ｃ）のように『００』『１０』『１１』と移行する。これにより、図１９（ｂ）のようなＲＡＳアクセスの遷移が実現される。
【０１４８】
７．本例の効果
以上説明してきた本例では、ＯＷＰチェック部１４により、再生動作が記録の継ぎ目や、無記録領域から記録領域に入ったことが検出された場合や、再生が開始される場合に、オールエラーセットアドレス発生部５０の動作にオールエラーセットのためのアクセスが実行され、Ｄ−ＲＡＭ１に迅速に一括してエラーフラグがセットされるため、再生開始時点でエラーフラグ状態がわからないといったことはなく、不安定な動作を避けることができる。またパリティエラーを効果的に低減し、再生動作を安定させることができる。
【０１４９】
また本例の場合、Ｄ−ＲＡＭ１は１データワードにつき４回のアクセスが実行されるように構成されているが、オールエラーセット動作については、１ワードの４回のアクセスを指定するカラムアドレスＣ１，Ｃ０、つまりｂ１，ｂ０の値は、それぞれ『０』とロウアドレスＲ１，Ｒ０の排他的論理和として出力されるようにしている。つまりロウアドレスＲ１，Ｒ０をそのままカラムアドレスＣ１，Ｃ０としている。
【０１５０】
これは、１ワードの１６ビットのアクセス期間においてカラムアドレスＣ１，Ｃ０により各４ビットの『０，０』『０，１』『１，０』『１，１』とされる領域のうち、エラーフラグが割り当てられる領域『０，０』のみしかアクセスされないことになる。
これにより、１ワード期間について無駄なアクセスがなく、エラーセット動作を迅速に実現し、しかも消費電力を削減することができる。
【０１５１】
また本例では、オールエラーセット動作の際に、１回のＲＡＳアクセス期間内に１２８回のＣＡＳアクセスを実行するようにしている。これにより、アクセスに要する消費電力を削減することができる。
つまりＤ−ＲＡＭの場合、ＲＡＳアクセスが行なわれると、そのロウ（行）アドレスの全てのメモリセルがに対応してセンスアンプが活性化され、リフレッシュ動作とともにメモリセルデータを出力バッファに取り込むため、大きな電流が流れてしまうが、１回のＲＡＳアクセス期間内に必要なＣＡＳアクセスをすべて実行してしまうことでＲＡＳアクセスが効率化され、ＲＡＳアクセス回数も減らすことができるため、消費電力の削減に寄与できる。
【０１５２】
また本例では、図１８で説明したように、必要なＲＡＳアクセスのみを行なうために、Ｄ−ＲＡＭ１内のブロックアドレス２０ｈ〜２ＦｈのエリアについてのＲＡＳアクセスを行なわないようにしている。
仮にこのような動作を行なわないことを考えると、全エラーフラグをセットするのに要するスロット数は、２２×２×８×１２８＝４５０５６スロットとなる。
【０１５３】
『２２』は１回のＲＡＳアクセスに要するＳＬ１〜ＳＬ２２のスロット数、『２』はワードアドレスＷ１（＝カラムアドレスＲ０）の変化数、『８』はブロックアドレスＢ５，Ｂ６（＝カラムアドレスＲ１，Ｒ２）の２ビット値の変化数、『１２８』はトラックアドレスＶ０〜Ｖ６（＝カラムアドレスＲ３〜Ｒ９）の７ビット値の変化数である。
【０１５４】
これに対して、１トラック内のスロット数は１サンプルあたり３２スロットとして、３２×１２８０（ワード）＝４０９６０であり、全エラーフラグをセットするのに４５０５６スロットを要すると、その処理は１Ｖの時間に納まらなくなってしまう。
【０１５５】
ところが本例の場合は、ブロックアドレスＢ５，Ｂ６（＝カラムアドレスＲ１，Ｒ２）の２ビット値を、３進と４進で切り換えることで変化数を『７』としているため、全エラーフラグをセットするのに要するスロット数は、２２×２×７×１２８＝３９４２４スロットとなる。
つまり、オールエラーセットセット処理を１Ｖの時間内に納めることができた。
そしてこのようにオールエラーセット処理の迅速化が実現されるとともに、ブロックアドレス２０ｈ〜２Ｆｈのエリアについての不要なアクセスが行なわれないことで、消費電力を低減させることができる。
【０１５６】
【発明の効果】
以上説明したように本発明の再生装置は、メモリ手段に記憶されているデータが不要とされるときに、記憶されている各データワードに対して一括してエラーフラグをセットすることができる第２のメモリ制御手段（オールエラーセットアドレス発生部）を備えるようにしている。これにより、メモリ手段上のデータが不要な時などに一括して高速にエラーフラグのみをセットできるという効果が得られる。
【０１５７】
特に、この第２のメモリ制御手段は、検出手段によって不連続箇所が検出された場合や、読出手段によって記録媒体からのデータ読み出し動作が開始される際にオールエラーセットを行なうようにすることで、適切な再生動作が実現される。即ち再生開始時における迅速な音出し開始や、記録の継ぎ目での音の欠落の防止を実現するとともに、パリティエラー発生を効果的に低減し、再生動作を安定させることができる。
【０１５８】
また、第２のメモリ制御手段は、オールエラーセットの際に、各データワードにつき、エラーフラグの含まれる部分のみのアクセスでエラーフラグをセットするようにしているため、１ワード期間について無駄なアクセスがなく、エラーセット動作を迅速に実現し、しかも消費電力を削減することができる。
【０１５９】
またメモリ手段がＤ−ＲＡＭで構成される場合、第２のメモリ制御手段はオールエラーセットの際に、１回の行アドレスアクセス期間内に複数の列アドレスアクセスを実行していくように構成されることで、行アクセスが効率化され、行アクセス回数も減らすことができるため、消費電力の削減に寄与できる。
【０１６０】
さらに、メモリ手段において、記憶動作に使用されない空き領域が存在する場合、第２のメモリ制御手段は、オールエラーセットの際に、空き領域についてはエラーフラグセットのためのアクセスを実行しないようにしているため、オールエラーセット処理の迅速化が実現されるとともに、消費電力を低減させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の再生装置のブロック図である。
【図２】実施の形態の再生装置による記録の継ぎ目の検出動作の説明図である。
【図３】実施の形態のＤ−ＲＡＭのメモリ空間の説明図である。
【図４】実施の形態のＤ−ＲＡＭの１Ｖ内のメモリ空間の説明図である。
【図５】実施の形態のＤ−ＲＡＭインターフェース回路のブロック図である。
【図６】実施の形態において４ＭビットＤ−ＲＡＭに対応するアドレス割り当ての説明図である。
【図７】実施の形態において１ＭビットＤ−ＲＡＭに対応するアドレス割り当ての説明図である。
【図８】実施の形態におけるＲＡＳアクセス時のアドレス割り当ての説明図である。
【図９】実施の形態におけるＣＡＳアクセス時のアドレス割り当ての説明図である。
【図１０】実施の形態におけるオールエラーセットアドレス発生部の回路図である。
【図１１】実施の形態におけるカラムアドレス発生部の回路図である。
【図１２】実施の形態におけるロウアドレス発生部の回路図である。
【図１３】実施の形態の通常のアクセスタイミングの説明図である。
【図１４】実施の形態のオールエラーセットの際の動作の説明図である。
【図１５】実施の形態のオールエラーセットの第１スロットの動作の説明図である。
【図１６】実施の形態のオールエラーセットの第２〜第２１スロットの動作の説明図である。
【図１７】実施の形態のオールエラーセットの第２２スロットの動作の説明図である。
【図１８】実施の形態のオールエラーセットにおけるブロックアドレスの３分周出力の説明図である。
【図１９】実施の形態のオールエラーセットにおいて空きエリアをアクセスしないようにする動作の説明図である。
【図２０】ノントラッキング方式の磁気テープの記録トラックフォーマットの説明図である。
【図２１】ノントラッキング方式の動作の説明図である。
【図２２】記録の継ぎ目におけるメモリ書込状態の説明図である。
【符号の説明】
１ Ｄ−ＲＡＭ
９ ＣＲＣチェック部
１０ 再生制御回路
１４ ＯＷＰチェック部
１６ アドレスバス
１８ Ｄ−ＲＡＭインターフェース回路
４１ 制御回路
４２ アドレスフリップフロップ
４３ アドレスマルチプレクサ
５０ オールエラーセットアドレス発生部
７０ カラムアドレス発生部
７２，８７ カウンタ
８０ ロウアドレス発生部
Claims (2)
- 所定量のデータワードにより構成される各ブロックにより１つのトラックが形成されてデータ記録が行なわれており、各トラックに対するトラック番号及び各ブロックに対するブロック番号が記録されている記録媒体に対応する再生装置として、
記録媒体からデータを読み出す読出手段と、
行アドレスと列アドレスがマルチプレクスされたＲＡＭで構成されるメモリ手段と、
前記読出手段によって記録媒体から読み出されたデータについて、トラック番号及びブロック番号に基づいて書込アドレスを発生させ前記メモリ手段に書き込んでいく制御を行なうとともに、メモリ手段からデータを読み出して再生出力データとする第１のメモリ制御手段と、
前記メモリ手段に記憶されているデータが不要とされるときに、１回の行アドレスアクセス期間内に複数の列アドレスアクセスを実行して記憶されている各データワードに対して一括してエラーフラグをセットすることができる第２のメモリ制御手段と、
を備えて構成されることを特徴とする再生装置。 - 所定量のデータワードにより構成される各ブロックにより１つのトラックが形成されてデータ記録が行なわれており、各トラックに対するトラック番号及び各ブロックに対するブロック番号が記録されている記録媒体に対応する再生装置として、
記録媒体からデータを読み出す読出手段と、
メモリ手段と、
前記読出手段によって記録媒体から読み出されるデータについて、データの不連続箇所を検出する検出手段と、
前記読出手段によって記録媒体から読み出されたデータについて、トラック番号及びブロック番号に基づいて書込アドレスを発生させ前記メモリ手段に書き込んでいく制御を行なうとともに、メモリ手段からデータを読み出して再生出力データとする第１のメモリ制御手段と、
前記メモリ手段に記憶されているデータが不要とされると共に前記検出手段によって不連続箇所が検出されたときに、記憶されている各データワードに対して一括してエラーフラグをセットすることができる第２のメモリ制御手段と、
を備えて構成されることを特徴とする再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31850795A JP3640100B2 (ja) | 1995-11-14 | 1995-11-14 | 再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31850795A JP3640100B2 (ja) | 1995-11-14 | 1995-11-14 | 再生装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004333259A Division JP2005100635A (ja) | 2004-11-17 | 2004-11-17 | 再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09139028A JPH09139028A (ja) | 1997-05-27 |
| JP3640100B2 true JP3640100B2 (ja) | 2005-04-20 |
Family
ID=18099897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31850795A Expired - Fee Related JP3640100B2 (ja) | 1995-11-14 | 1995-11-14 | 再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3640100B2 (ja) |
-
1995
- 1995-11-14 JP JP31850795A patent/JP3640100B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09139028A (ja) | 1997-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0233783A1 (en) | Apparatus for recording and/or reproducing data | |
| JPS6220180A (ja) | Ｐｃｍ信号記録再生装置 | |
| US5910935A (en) | Vibration-resistant playback device having improved synchronization | |
| JP3640100B2 (ja) | 再生装置 | |
| US5996107A (en) | Error correction decoder including an address generation circuit | |
| JPS59175011A (ja) | Ｐｃｍ信号再生方式 | |
| JP2005100635A (ja) | 再生装置 | |
| JP3697728B2 (ja) | メモリアクセス方法、メモリコントロール装置及び再生装置 | |
| US5842169A (en) | Read/write control method and circuit for a sound recording/reproducing device | |
| US5222001A (en) | Signal processing circuit of digital audio tape recorder | |
| JPS58125205A (ja) | デイジタル信号記録装置 | |
| JP3644452B2 (ja) | メモリのアクセス方法及びメモリコントロール装置 | |
| JP2850366B2 (ja) | バッファメモリ回路 | |
| JP2004071029A (ja) | メモリ管理方法、再生装置 | |
| JPS62150559A (ja) | Ｐｃｍ信号記録再生装置及び再生装置 | |
| JP2702674B2 (ja) | データ記録方法 | |
| KR940001053Y1 (ko) | 데이타 백업장치의 프레임 번호 검출회로 | |
| KR100403254B1 (ko) | 음성기록재생장치용메모리의판독/기록제어방법및제어회로 | |
| JPS6111987A (ja) | 固体化レコ−ダ装置 | |
| JPH06259711A (ja) | ディジタル磁気記録再生装置 | |
| JP4051378B2 (ja) | ディスク再生装置及びその集積回路 | |
| JP2665153B2 (ja) | バッファ制御回路 | |
| JP3755237B2 (ja) | ディジタル信号処理装置および方法 | |
| JPH08115254A (ja) | メモリのアクセス方法及びメモリコントロール装置 | |
| JPH087939B2 (ja) | 時間軸補正装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040921 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041117 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041228 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050110 |
|
| LAPS | Cancellation because of no payment of annual fees |