JP2665153B2 - バッファ制御回路 - Google Patents
バッファ制御回路Info
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- JP2665153B2 JP2665153B2 JP12623494A JP12623494A JP2665153B2 JP 2665153 B2 JP2665153 B2 JP 2665153B2 JP 12623494 A JP12623494 A JP 12623494A JP 12623494 A JP12623494 A JP 12623494A JP 2665153 B2 JP2665153 B2 JP 2665153B2
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- Japan
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Description
【０００１】
【産業上の利用分野】本発明はバッファ制御回路に関
し、特にコンパクトディスクの音楽信号チャネル数やト
ラックＮＯ等を記録したサブコードＱチャネルデータの
一時保持用のバッファ制御回路に関する。
し、特にコンパクトディスクの音楽信号チャネル数やト
ラックＮＯ等を記録したサブコードＱチャネルデータの
一時保持用のバッファ制御回路に関する。
【０００２】
【従来の技術】コンパクトディスクでは、ディスクにデ
ィジタル化されたオーディオデータと時間や曲番等のサ
ブコードデータとが一定の記録データフオーマットにし
たがって、スパイラル状に記録されている。上記記録デ
ータフォーマットを示す図５（Ａ）を参照すると、１フ
レーム長が１．３μｓのデータが９８フレーム連続して
長さ１３ｍｓの１ブロックを構成する。各々のフレーム
はフレーム同期信号ＦＳと、８ビットのサブコード部
と、１９２ビットのオーディオデータとから構成され
る。サブコード部を構成する８ビットの各々はそれぞれ
ＰＱ，Ｒ，Ｓ，Ｔ，Ｕ，Ｖ，Ｗと名付けられ、その各々
がＰチャネル，Ｑチャネル，…のように独立して用いら
れる。これらサブコードは９８フレーム分を１ブロック
としてまとめて扱うようになっている。この９８フレー
ム対応の９８ビットのうち、最初の２ビットすなわち第
０，第１フレームがサブコード同期信号に充当され、残
りの９６ビットが各チャネルごとに使用法が規定されて
いる。
ィジタル化されたオーディオデータと時間や曲番等のサ
ブコードデータとが一定の記録データフオーマットにし
たがって、スパイラル状に記録されている。上記記録デ
ータフォーマットを示す図５（Ａ）を参照すると、１フ
レーム長が１．３μｓのデータが９８フレーム連続して
長さ１３ｍｓの１ブロックを構成する。各々のフレーム
はフレーム同期信号ＦＳと、８ビットのサブコード部
と、１９２ビットのオーディオデータとから構成され
る。サブコード部を構成する８ビットの各々はそれぞれ
ＰＱ，Ｒ，Ｓ，Ｔ，Ｕ，Ｖ，Ｗと名付けられ、その各々
がＰチャネル，Ｑチャネル，…のように独立して用いら
れる。これらサブコードは９８フレーム分を１ブロック
としてまとめて扱うようになっている。この９８フレー
ム対応の９８ビットのうち、最初の２ビットすなわち第
０，第１フレームがサブコード同期信号に充当され、残
りの９６ビットが各チャネルごとに使用法が規定されて
いる。
【０００３】サブコードのＱチャネルは音楽信号のチャ
ネル数やエンファシスの有無などの制御信号、アドレス
信号、トラックＮＯ、インデックスＮＯ、曲の総体時間
や曲自身の経過時間等が記録されるようになっていて、
各種の多彩な制御を可能としている。
ネル数やエンファシスの有無などの制御信号、アドレス
信号、トラックＮＯ、インデックスＮＯ、曲の総体時間
や曲自身の経過時間等が記録されるようになっていて、
各種の多彩な制御を可能としている。
【０００４】Ｑチャネルデータは、同期信号に続く第２
〜第９７フレームの９６ビットすなわち１２バイトで構
成され、最後の２バイトは誤り検出用のＣＲＣコードと
して充当するので、データ部分は１０バイトである。
（竹ケ原俊幸，岩下隆二，高須昭彦共著、ディジタルオ
ーディオ、第９４〜第９８頁、（株）コロナ社、（１９
８９年））。
〜第９７フレームの９６ビットすなわち１２バイトで構
成され、最後の２バイトは誤り検出用のＣＲＣコードと
して充当するので、データ部分は１０バイトである。
（竹ケ原俊幸，岩下隆二，高須昭彦共著、ディジタルオ
ーディオ、第９４〜第９８頁、（株）コロナ社、（１９
８９年））。
【０００５】従来のバッファ制御回路をブロックで示す
図４を参照すると、このバッファ制御回路は、ディスク
から読出したＱチャネルコード（以下Ｑコード）データ
を一時保持するバッファ１と、公知の巡回符号（ＣＲＣ
コード）を用いて誤りチエックを行うＣＲＣチエック回
路２と、システム制御用のＣＰＵ４とを備える。
図４を参照すると、このバッファ制御回路は、ディスク
から読出したＱチャネルコード（以下Ｑコード）データ
を一時保持するバッファ１と、公知の巡回符号（ＣＲＣ
コード）を用いて誤りチエックを行うＣＲＣチエック回
路２と、システム制御用のＣＰＵ４とを備える。
【０００６】バッファ１は、各々１ブロック分１２バイ
トのメモリ容量のバンク１１，１２とを備える。
トのメモリ容量のバンク１１，１２とを備える。
【０００７】次に、図４を参照して、従来のバッファ制
御回路の動作について説明すると、このバッファ制御回
路は、バッファ１の２つのバンク１１，１２の各々に対
し、一方のバンクへのＱコードデータの書込と同時に他
方のバンクからのＱコードデータの読出しを同時に行う
よう制御する。すなわちバンク１１に書込中であればバ
ンク１２からデータを読出すように制御する。
御回路の動作について説明すると、このバッファ制御回
路は、バッファ１の２つのバンク１１，１２の各々に対
し、一方のバンクへのＱコードデータの書込と同時に他
方のバンクからのＱコードデータの読出しを同時に行う
よう制御する。すなわちバンク１１に書込中であればバ
ンク１２からデータを読出すように制御する。
【０００８】まず、Ｑコードデータの書込は、ディスク
から読出されたＣＲＣコードを含む１ブロック分１２バ
イトのＱコードであるライトデータＤＷがバッファ１の
バンク１１に順次書込まれ、同時にＣＲＣチエック回路
２によってＣＲＣチエックされる。ＣＲＣチエック回路
２は１ブロック分のＱコードデータの入力完了時点でこ
の１ブロック分のデータに対してＣＲＣ判定を行い判定
結果に対応するＣＲＣ判定信号Ｃを出力する。ＣＲＣ判
定信号Ｃは上記判定結果が良であればバンクを切替え２
ブロック目のデータをバンク１２に格納するように、上
記判定結果が不良であればバンクの切替えを行わず再度
バンク１１に格納するようにそれぞれ制御する。
から読出されたＣＲＣコードを含む１ブロック分１２バ
イトのＱコードであるライトデータＤＷがバッファ１の
バンク１１に順次書込まれ、同時にＣＲＣチエック回路
２によってＣＲＣチエックされる。ＣＲＣチエック回路
２は１ブロック分のＱコードデータの入力完了時点でこ
の１ブロック分のデータに対してＣＲＣ判定を行い判定
結果に対応するＣＲＣ判定信号Ｃを出力する。ＣＲＣ判
定信号Ｃは上記判定結果が良であればバンクを切替え２
ブロック目のデータをバンク１２に格納するように、上
記判定結果が不良であればバンクの切替えを行わず再度
バンク１１に格納するようにそれぞれ制御する。
【０００９】次に、ＣＰＵ４によるＱコードデータのバ
ッファ１からの読出は、上述のように書込側と異なるバ
ンクからデータを読出すように制御する。このとき、書
込側のＣＲＣ判定結果が良であれば、バッファ１のバン
ク１１，１２相互間の切替が無条件でリードデータの出
力状況とは無関係に行われる。したがって、ＣＰＵ４が
バッファ１内のＱコードデータを１ブロック分相当の期
間の１３ｍｓ内で読出しを完了しないと、リードデータ
ＤＲが、例えば、バンク１２からのリードデータＤＲ２
の読出途中でバンク１１からのリードデータＤＲ１に切
替り、データの連続性が保持できないという可能性を生
じる。
ッファ１からの読出は、上述のように書込側と異なるバ
ンクからデータを読出すように制御する。このとき、書
込側のＣＲＣ判定結果が良であれば、バッファ１のバン
ク１１，１２相互間の切替が無条件でリードデータの出
力状況とは無関係に行われる。したがって、ＣＰＵ４が
バッファ１内のＱコードデータを１ブロック分相当の期
間の１３ｍｓ内で読出しを完了しないと、リードデータ
ＤＲが、例えば、バンク１２からのリードデータＤＲ２
の読出途中でバンク１１からのリードデータＤＲ１に切
替り、データの連続性が保持できないという可能性を生
じる。
【００１０】バッファ１の格納データの一例を示す図５
（Ｂ）を参照すると、ＣＰＵ４がバンク１２のアドレス
３の読出しを終了し、ＣＤプレイヤーのディスプレイ上
に曲の経過時間「３分４９秒」を示しているものとす
る。この直後にＣＲＣ判定結果が良となると、ＣＰＵ４
の読出しバンクがバンク１２からバンク１１に切替わ
り、次にＣＰＵ４が読出すアドレス４のデータは「０
秒」となり、この結果上記ディスプレイ上に表示される
曲の経過時間は「３分４９秒」から突然「３分０秒」と
変化する。本来「３分４９秒」から「３分５０秒」と表
示すべきであるが、リードデータＤＲが同一ブロックで
ないためデータの連続性が損なわれたためである。
（Ｂ）を参照すると、ＣＰＵ４がバンク１２のアドレス
３の読出しを終了し、ＣＤプレイヤーのディスプレイ上
に曲の経過時間「３分４９秒」を示しているものとす
る。この直後にＣＲＣ判定結果が良となると、ＣＰＵ４
の読出しバンクがバンク１２からバンク１１に切替わ
り、次にＣＰＵ４が読出すアドレス４のデータは「０
秒」となり、この結果上記ディスプレイ上に表示される
曲の経過時間は「３分４９秒」から突然「３分０秒」と
変化する。本来「３分４９秒」から「３分５０秒」と表
示すべきであるが、リードデータＤＲが同一ブロックで
ないためデータの連続性が損なわれたためである。
【００１１】この対策として、ＣＰＵ４は期間１３ｍｓ
内で読出し動作を完了するよう高速で処理するか、また
は、リードデータＤＲが同一ブロック内のものであるか
否かのチエックを行う必要がある。
内で読出し動作を完了するよう高速で処理するか、また
は、リードデータＤＲが同一ブロック内のものであるか
否かのチエックを行う必要がある。
【００１２】
【発明が解決しようとする課題】上述した従来のバッフ
ァ制御回路は、Ｑコードデータ保持用のバッファの２つ
のバンクを書込データの良否判定結果にのみ依存して読
出データの出力状況とは無関係に切替えるため、この読
出データが異なるブロック間にまたがりデータの連続性
が損なわれるという不具合要因を有するので、この対策
としてＣＰＵが期間１３ｍｓ内で読出し終了するよう高
速で処理するか、または読出データの連続性のチエック
を行う必要があるが、前者は採用可能なＣＰＵが限定さ
れ高価になることと、および前者，後者ともＣＰＵのソ
フト開発負担が大きくなるという欠点があった。
ァ制御回路は、Ｑコードデータ保持用のバッファの２つ
のバンクを書込データの良否判定結果にのみ依存して読
出データの出力状況とは無関係に切替えるため、この読
出データが異なるブロック間にまたがりデータの連続性
が損なわれるという不具合要因を有するので、この対策
としてＣＰＵが期間１３ｍｓ内で読出し終了するよう高
速で処理するか、または読出データの連続性のチエック
を行う必要があるが、前者は採用可能なＣＰＵが限定さ
れ高価になることと、および前者，後者ともＣＰＵのソ
フト開発負担が大きくなるという欠点があった。
【００１３】
【課題を解決するための手段】本発明のバッファ制御回
路は、ディスク上に予め定めた信号様式で記録された主
データであるオーディオデータと副データであり所定の
誤りチエック用の巡回符号を有する予め定めたデータ量
を単位ブロックとするサブコードチャネルデータを含む
サブコードデータとから成るディジタルデータから分離
した前記サブコードチャネルデータの供給を受け、第１
および第２の記憶領域を備え前記サブコードチャネルデ
ータを前記ブロック単位毎に交互に前記第１および第２
の記憶領域に一時保持するバッファ回路と、前記巡回符
号を用いて前記単位ブロック毎の前記サブコードチャネ
ルデータの誤り判定を行い判定結果が合格ならばこの合
格した第１のブロックのサブコードチャネルデータを前
記第１の記憶領域に格納するとともに次の第２のブロッ
クのサブコードチャネルデータを前記第２の記憶領域に
格納するよう切替制御する判定信号を出力するＣＲＣチ
エック回路と、前記記憶領域への書込読出制御用のＣＰ
Ｕとを備えるバッファ制御回路において、前記サブコー
ドチャネルデータの読出時に前記ＣＰＵの前記バッファ
回路の予め定めた読出アドレス値へのアクセス状態と前
記判定信号の合格表示状態とに応答して前記第１および
第２の記憶領域の切替制御用の切替制御信号を発生する
記憶領域切替制御回路を備えて構成されている。
路は、ディスク上に予め定めた信号様式で記録された主
データであるオーディオデータと副データであり所定の
誤りチエック用の巡回符号を有する予め定めたデータ量
を単位ブロックとするサブコードチャネルデータを含む
サブコードデータとから成るディジタルデータから分離
した前記サブコードチャネルデータの供給を受け、第１
および第２の記憶領域を備え前記サブコードチャネルデ
ータを前記ブロック単位毎に交互に前記第１および第２
の記憶領域に一時保持するバッファ回路と、前記巡回符
号を用いて前記単位ブロック毎の前記サブコードチャネ
ルデータの誤り判定を行い判定結果が合格ならばこの合
格した第１のブロックのサブコードチャネルデータを前
記第１の記憶領域に格納するとともに次の第２のブロッ
クのサブコードチャネルデータを前記第２の記憶領域に
格納するよう切替制御する判定信号を出力するＣＲＣチ
エック回路と、前記記憶領域への書込読出制御用のＣＰ
Ｕとを備えるバッファ制御回路において、前記サブコー
ドチャネルデータの読出時に前記ＣＰＵの前記バッファ
回路の予め定めた読出アドレス値へのアクセス状態と前
記判定信号の合格表示状態とに応答して前記第１および
第２の記憶領域の切替制御用の切替制御信号を発生する
記憶領域切替制御回路を備えて構成されている。
【００１４】
【実施例】次に、本発明の実施例を図４とと共通の構成
要素には共通の参照文字／数字を付して同様にブロック
で示す図１を参照すると、この図に示す本実施例のバッ
ファ制御回路は、従来と共通のバンク１１，１２を含む
バッファ１と、ＣＲＣチエック回路２と、ＣＰＵ４とに
加えてＣＰＵ４のリードアドレスＡＲの状況に対応して
バッファ１のバンク切替を制御するバンク切替制御回路
３を備える。
要素には共通の参照文字／数字を付して同様にブロック
で示す図１を参照すると、この図に示す本実施例のバッ
ファ制御回路は、従来と共通のバンク１１，１２を含む
バッファ１と、ＣＲＣチエック回路２と、ＣＰＵ４とに
加えてＣＰＵ４のリードアドレスＡＲの状況に対応して
バッファ１のバンク切替を制御するバンク切替制御回路
３を備える。
【００１５】次に、図１および図５（Ｂ）を参照して本
実施例の動作について説明すると、従来と同様に、ディ
スクから読出されたＣＲＣコードを含む１ブロック分１
２バイトのＱコードであるライトデータＤＷは、バッフ
ァ１のバンク１１に順次書込まれ、同時にＣＲＣチエッ
ク回路２によってＣＲＣチエックされる。また、この間
に、ＣＰＵ４はバッファ１のバンク１２から前のブロッ
ク対応の保持データをリードデータＤＲとして読出して
いる。１ブロック分のＱコードデータはバッファ１のバ
ンク１１，１２のアドレス０〜９に保持されているの
で、バンク切替制御回路３は同一ブロックのＱコードデ
ータを読出すために、これらアドレ０〜９の読出しのた
めリードアドレスＡＲのアクセス状態と、ＣＲＣチエッ
ク回路２のＣＲＣ判定信号Ｃとに応答してバッファ１の
バンク切替を制御する。
実施例の動作について説明すると、従来と同様に、ディ
スクから読出されたＣＲＣコードを含む１ブロック分１
２バイトのＱコードであるライトデータＤＷは、バッフ
ァ１のバンク１１に順次書込まれ、同時にＣＲＣチエッ
ク回路２によってＣＲＣチエックされる。また、この間
に、ＣＰＵ４はバッファ１のバンク１２から前のブロッ
ク対応の保持データをリードデータＤＲとして読出して
いる。１ブロック分のＱコードデータはバッファ１のバ
ンク１１，１２のアドレス０〜９に保持されているの
で、バンク切替制御回路３は同一ブロックのＱコードデ
ータを読出すために、これらアドレ０〜９の読出しのた
めリードアドレスＡＲのアクセス状態と、ＣＲＣチエッ
ク回路２のＣＲＣ判定信号Ｃとに応答してバッファ１の
バンク切替を制御する。
【００１６】すなわち、ＣＰＵ４のリードアドレスＡＲ
の指定がアドレス０であり、かつＣＲＣ判定信号Ｃが良
のときだけバッファ２の読出対象バンクをバンク１１か
らバンク１２またはバンク１２からバンク１１に切替る
ことにより、リードデータＤＲを同一ブロック内のデー
タに限定する。これにより、データの連続性の確保が可
能となる。
の指定がアドレス０であり、かつＣＲＣ判定信号Ｃが良
のときだけバッファ２の読出対象バンクをバンク１１か
らバンク１２またはバンク１２からバンク１１に切替る
ことにより、リードデータＤＲを同一ブロック内のデー
タに限定する。これにより、データの連続性の確保が可
能となる。
【００１７】バンク切替制御回路３の詳細を示す回路図
である図２を参照すると、このバンク切替制御回路３
は、リードアドレス’０’を検出した信号０ＤＥＴを反
転し信号反転０ＤＥＴを出力するインバータＧ１と、反
転０ＤＥＴと信号ＣＭＤとのナンドを取り信号Ｎを出力
するナンドＧ２と、信号Ｎと信号Ｑとの排他的論理和
（ＥＸＯＲ）を取り信号ＥＯを出力するＥＸＯＲＧ３
と、ＣＲＣ判定信号Ｃと信号ＥＯとの供給に応答して信
号Ｑ（ＢＡＮＫ）を出力するＤフリップロップＧ４とを
備える。
である図２を参照すると、このバンク切替制御回路３
は、リードアドレス’０’を検出した信号０ＤＥＴを反
転し信号反転０ＤＥＴを出力するインバータＧ１と、反
転０ＤＥＴと信号ＣＭＤとのナンドを取り信号Ｎを出力
するナンドＧ２と、信号Ｎと信号Ｑとの排他的論理和
（ＥＸＯＲ）を取り信号ＥＯを出力するＥＸＯＲＧ３
と、ＣＲＣ判定信号Ｃと信号ＥＯとの供給に応答して信
号Ｑ（ＢＡＮＫ）を出力するＤフリップロップＧ４とを
備える。
【００１８】動作タイムチャートを示す図３を参照して
動作について説明すると、ＣＰＵがリードアドレスＡＲ
のアドレス値を０，１，…，９と出力する連続読出コマ
ンドの実行中は入力信号ＣＭＤが’１’となる。このと
き信号０ＤＥＴが’１’であれば信号Ｎが’１’とな
る。この状態でＣＲＣチエック回路２から供給されるＣ
ＲＣ判定信号Ｃが’１’に立上るとＤフリップフロップ
Ｇ４の出力信号ＱがＥＸＯＲＧ３によって反転され、バ
ッファのバンク切替信号ＢＡＮＫが反転する。
動作について説明すると、ＣＰＵがリードアドレスＡＲ
のアドレス値を０，１，…，９と出力する連続読出コマ
ンドの実行中は入力信号ＣＭＤが’１’となる。このと
き信号０ＤＥＴが’１’であれば信号Ｎが’１’とな
る。この状態でＣＲＣチエック回路２から供給されるＣ
ＲＣ判定信号Ｃが’１’に立上るとＤフリップフロップ
Ｇ４の出力信号ＱがＥＸＯＲＧ３によって反転され、バ
ッファのバンク切替信号ＢＡＮＫが反転する。
【００１９】一方、ＣＰＵ４のコマンドが上記連続読出
しコマンドと異なる場合は信号ＣＭＤが’０’であるの
で、信号０ＤＥＴの状態と無関係に信号Ｎが’１’とな
り、従来と同様にＣＲＣ判定信号Ｃが’１’に立上るだ
けで信号ＢＡＮＫが反転する。以上の動作により、連続
読出し時のデータの連続性を保証できる。
しコマンドと異なる場合は信号ＣＭＤが’０’であるの
で、信号０ＤＥＴの状態と無関係に信号Ｎが’１’とな
り、従来と同様にＣＲＣ判定信号Ｃが’１’に立上るだ
けで信号ＢＡＮＫが反転する。以上の動作により、連続
読出し時のデータの連続性を保証できる。
【００２０】
【発明の効果】以上説明したように、本発明のバッファ
制御回路は、Ｑコードデータの読出時にＣＰＵのバッフ
ァ回路の予め定めた読出アドレス値へのアクセス状態と
判定信号の合格表示状態とに応答して２つの記憶領域の
切替制御信号を発生する記憶領域切替制御回路を備え、
連続読出し時のデータの連続性を保証できるので、ＣＰ
Ｕの高速処理の要件が緩和されるとともに、読出データ
の連続性のチエックが不要となるので、ＣＰＵの価格を
低減するとともにソフト開発の負担を軽減するという効
果がある。
制御回路は、Ｑコードデータの読出時にＣＰＵのバッフ
ァ回路の予め定めた読出アドレス値へのアクセス状態と
判定信号の合格表示状態とに応答して２つの記憶領域の
切替制御信号を発生する記憶領域切替制御回路を備え、
連続読出し時のデータの連続性を保証できるので、ＣＰ
Ｕの高速処理の要件が緩和されるとともに、読出データ
の連続性のチエックが不要となるので、ＣＰＵの価格を
低減するとともにソフト開発の負担を軽減するという効
果がある。
【図１】本発明のバッファ制御回路の一実施例を示すブ
ロック図である。
ロック図である。
【図２】本実施例のバンク切替制御回路の詳細を示す回
路図である。
路図である。
【図３】図２のバンク切替制御回路の動作の一例を示す
タイムチャートである。
タイムチャートである。
【図４】従来のバッファ制御回路の一例を示すブロック
図である。
図である。
【図５】コンパクトディスクのディジタルデータのフオ
ーマットとバッファ内データの一例をそれぞれ示す図で
ある。
ーマットとバッファ内データの一例をそれぞれ示す図で
ある。
１ バッファ ２ ＣＲＣチエック回路 ３ バンク切替制御回路 ４ ＣＰＵ １１，１２ バンク Ｇ１ インバータ Ｇ２ ナンド回路 Ｇ３ ＥＸＯＲ回路 Ｇ４ Ｄフリップフロップ
Claims (2)
- 【請求項１】 ディスク上に予め定めた信号様式で記録
された主データであるオーディオデータと副データであ
り所定の誤りチエック用の巡回符号を有する予め定めた
データ量を単位ブロックとするサブコードチャネルデー
タを含むサブコードデータとから成るディジタルデータ
から分離した前記サブコードチャネルデータの供給を受
け、第１および第２の記憶領域を備え前記サブコードチ
ャネルデータを前記ブロック単位毎に交互に前記第１お
よび第２の記憶領域に一時保持するバッファ回路と、前
記巡回符号を用いて前記単位ブロック毎の前記サブコー
ドチャネルデータの誤り判定を行い判定結果が合格なら
ばこの合格した第１のブロックのサブコードチャネルデ
ータを前記第１の記憶領域に格納するとともに次の第２
のブロックのサブコードチャネルデータを前記第２の記
憶領域に格納するよう切替制御する判定信号を出力する
ＣＲＣチエック回路と、前記記憶領域への書込読出制御
用のＣＰＵとを備えるバッファ制御回路において、 前記サブコードチャネルデータの読出時に前記ＣＰＵの
前記バッファ回路の予め定めた読出アドレス値へのアク
セス状態と前記判定信号の合格表示状態とに応答して前
記第１および第２の記憶領域の切替制御用の切替制御信
号を発生する記憶領域切替制御回路を備えることを特徴
とするバッファ制御回路。 - 【請求項２】 前記記憶領域切替制御回路が前記読出ア
ドレス値の反転検出信号と前記ＣＰＵの読出コマンドと
の否定論理積演算を行い第１の信号を出力するナンド回
路と、この第１の信号と前記切替制御信号である第２の
信号との排他的論理和演算を行い第３の信号を出力する
排他的論理和回路と、前記判定信号と前記第３の信号と
の供給に応答して前記第２の信号を出力するＤ型フリッ
プフロップとを備えることを特徴とする請求項１記載の
バッファ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12623494A JP2665153B2 (ja) | 1994-06-08 | 1994-06-08 | バッファ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12623494A JP2665153B2 (ja) | 1994-06-08 | 1994-06-08 | バッファ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07334974A JPH07334974A (ja) | 1995-12-22 |
| JP2665153B2 true JP2665153B2 (ja) | 1997-10-22 |
Family
ID=14930115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12623494A Expired - Fee Related JP2665153B2 (ja) | 1994-06-08 | 1994-06-08 | バッファ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2665153B2 (ja) |
-
1994
- 1994-06-08 JP JP12623494A patent/JP2665153B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07334974A (ja) | 1995-12-22 |
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