JP3755237B2 - ディジタル信号処理装置および方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、積符号を用いてエラー訂正符号化されたディジタルデータを復号化するために用いられるディジタル信号処理装置および方法に関し、特に、タイミング情報を容易に得ることが可能なディジタル信号処理装置および方法に関する。
【0002】
【従来の技術】
ビデオ信号をディジタル方式で処理するような信号処理装置、例えば高解像度ビデオ信号を記録再生するディジタルVTR(ビデオテープレコーダ)に用いられる信号処理装置では、入力された映像信号に対して画像圧縮符号化が施される。そして、この圧縮符号化されたビデオ信号が例えばビデオテープに対して記録される。高データレートの記録データを記録/再生するために、磁気テープを回転ドラムに斜めに巻付け、回転ドラムに磁気ヘッドが取り付けられたヘリカルスキャン型の記録/再生装置が知られている。この装置では、磁気テープ上に斜めのトラックを形成するように、記録データが順次記録される。
【0003】
例えばディジタルビデオ信号からなる記録データが所定の方法で圧縮符号化され、さらにエラー訂正符号化される。エラー訂正符号化には、積符号による符号化が多く用いられる。この積符号による符号化では、1シンボル(例えば1バイト)単位でマトリクス状に配列されたデータに対して、その列方向に対して例えばリードソロモン符号によってそれぞれ符号化がなされ、外符号パリティが生成される。そして、データおよび外符号パリティに対して、行方向に対して符号化がなされ、内符号パリティが生成される。このように、列方向に対して外符号パリティが生成され、行方向に対して内符号パリティが生成されることによって、積符号によるエラー訂正符号化が行われる。このとき、データの時系列の順序は、例えば行方向に一致している。
【0004】
内符号方向の1行のデータが1シンクブロックに対応する。このエラー訂正符号化を行うエラー訂正エンコーダにおいて、シンクブロック毎に識別信号(ID)が付される。
【0005】
エラー訂正符号化された記録データがイコライザや記録アンプなどを介して、磁気ヘッドによって磁気テープに記録される。このときの記録は、例えば、回転ドラム上に設けられた記録用磁気ヘッドによって磁気テープに対して斜めにトラックを形成するような、ヘリカルスキャン方式で以て行われ、さらに、互いに異なる角度を有する1組の記録用磁気ヘッドによって、隣接するトラックにおいてアジマスが異ならされ記録される、アジマス方式が用いられる。1トラックに対して複数のシンクブロックが記録される。また、1トラックには、それぞれ複数のビデオセクタとオーディオセクタとが含まれる。
【0006】
再生用磁気ヘッドによって磁気テープから記録データが読み出され、再生アンプやイコライザを介して再生データとされる。再生データは、ECC(Error Correcting Code) デコーダに供給される。ECCデコーダでは、例えば1シンクブロックのデータが1パケットとして扱われ、パケット毎に付されたIDに基づき再生データの復号化が行われる。
【0007】
ECCデコーダに接続されたRAMに対して、再生データが書き込まれる。この再生データが内符号方向に読み出され、内符号によるエラー訂正(以下、内符号訂正と称する)がなされる。次に、外符号によるエラー訂正(以下、外符号訂正と称する)を行うために、内符号訂正がなされた再生データが再びRAMに書き込まれる。このRAMにおいて、IDから計算されたアドレスに対してパケットが書き込まれる。
【0008】
RAMに書き込まれた再生データがアドレス順に従って読み出され外符号訂正がなされる。このとき、内符号によってエラー訂正しきれないパケットが発生する場合がある。このような場合、そのパケットのIDは信用できない。そのため、RAMに対して正しいアドレスにパケットを書き込むことができず、正しく外符号訂正をすることができない可能性がある。
【0009】
そのため、ECCデコーダにおいて、内符号訂正がなされた後に、IDの再現が行われる。例えば、その前後のパケットを参照して、エラーを含むパケットのIDを予測し、予測されたIDとエラーを含むパケットのIDとを差し替える。ID再現を行うことで、内符号訂正処理でエラーとされたパケットでも、外符号の系列に正しく組み込むことができるようになる。
【0010】
こうして外符号訂正がなされた再生データは、再びRAMに書き込まれる。そして、このRAMに書き込まれた再生データが内符号方向に向けて読み出されることによって、時系列に従った再生データが得られる。ECCデコーダから出力された再生データは、記録時に施された圧縮符号化を解かれ出力される。
【0011】
【発明が解決しようとする課題】
ところで、このような信号処理装置では、上述したように、回転ヘッドにより形成されたトラックに対してデータ列が記録されているため、信号処理がトラック単位でなされる場合が多い。例えば、上述の例では、エラー訂正ブロックが1トラック単位で完結しており、トラックの終端を示すタイミング信号が外符号によるエラー訂正の起動を促す。また、DT(Dynamic Tracking)のために、トラック毎にトラック番号が設けられる。さらに、例えばエラー訂正の結果に基づくエラー計測の期間を規定するために、再生データにおけるトラックの区切りを示すタイミング信号も必要となる。
【0012】
従来では、これらの用途のために、互いに対向するヘッドを切り替える際のタイミング信号であるSWP(Switching Pulse) が用いられていた。ところが、再生データには、クロックの乗せ替えや内符号によるエラー訂正、ID再現などの処理を経て、SWPに対して必ずしも一定ではない遅延が生ずる。そのため、従来では、SWPと再生データとのタイミング調整をする必要があるという問題点があった。
【0013】
また、このタイミング調整を行なう構成を設けなければならないために、回路規模が大きくなってしまうという問題点があった。
【0014】
したがって、この発明の目的は、各段階のそれぞれにおいてタイミング調整を行なう必要が無い、ディジタル信号処理装置および方法を提供することにある。
【0015】
【課題を解決するための手段】
この発明は、上述した課題を解決するために、エラー訂正符号化され、磁気テープ上にトラック単位で記録されたディジタル信号を、回転ドラム上に設けられたヘッドで以て再生し、再生された信号を処理するディジタル信号処理装置において、ヘッドの回転と同期したヘッド切り換え信号を出力するヘッド切り換え信号出力手段と、ヘッド切り換えを示すヘッド切り換えフラグをヘッド切り換え信号に基づき生成するヘッド切り換え情報生成手段と、再生信号に基づき第1のパケットを作成し、第1のパケットに対してヘッド切り換えフラグをさらに含める第1のパケット作成手段と、ヘッド切り換え信号に基づき検出されるヘッド切り換えタイミングに応じて、ヘッド切り換えフラグを含み、再生信号を含まない第2のパケットを作成する第2のパケット作成手段と、第1のパケットを出力すると共に、第2のパケットをヘッド切り換えタイミングに応じて出力するパケット出力手段とを有することを特徴とするディジタル信号処理装置である。
【0016】
また、この発明は、上述した課題を解決するために、エラー訂正符号化され、磁気テープ上にトラック単位で記録されたディジタル信号を、回転ドラム上に設けられたヘッドで以て再生し、再生された信号を処理するディジタル信号処理方法において、ヘッドの回転と同期したヘッド切り換え信号を出力するヘッド切り換え信号出力のステップと、ヘッド切り換えを示すヘッド切り換えフラグをヘッド切り換え信号に基づき生成するヘッド切り換え情報生成のステップと、再生信号に基づき第1のパケットを作成し、第1のパケットに対してヘッド切り換えフラグをさらに含める第1のパケット作成のステップと、ヘッド切り換え信号に基づき検出されるヘッド切り換えタイミングに応じて、ヘッド切り換えフラグを含み、再生信号を含まない第2のパケットを作成する第2のパケット作成のステップと、第1のパケットを出力すると共に、第2のパケットをヘッド切り換えタイミングに応じて出力するパケット出力のステップとを有することを特徴とするディジタル信号処理方法である。
【0017】
上述したように、この発明は、パケットに対してヘッド切り替え情報が折り込まれるため、パケット作成手段の後段において別途にタイミング信号を用いなくても、ヘッド切り替えに基づくタイミング調整を容易に行なうことができる。
【0018】
【発明の実施の形態】
以下、この発明の実施の一形態を、図面を参照しながら説明する。先ず、理解を容易とするために、この発明を適用することができるディジタルVTRについて説明する。このディジタルVTRは、高解像度ビデオ信号を磁気テープに記録し、磁気テープから高解像度ビデオ信号を再生する。図1は、かかるディジタルVTRの記録・再生系の構成の一例を示す。図1は、4個の記録ヘッドおよび4個の再生ヘッドを備えた4ヘッドシステムである。
【0019】
図1において、入力端子1には、高解像度ディジタルビデオ信号が入力される。このディジタルビデオ信号が入力フィルタ2に供給される。入力フィルタ2では、(4:2:2)信号を(3:1:1)信号に圧縮するフィルタリング処理がなされる。また、クロック周波数が74.25MHzから46.40625MHzへ乗せ替えられる。
【0020】
さらに、入力フィルタ2では、(3:1:1)信号を2チャンネルのデータに変換する。各チャンネルのデータは、46.40625MHzのデータレートを有する。この2チャンネルのデータに対して、BRR(Bit Rate Reduction)エンコーダ3,4による圧縮符号化、エラー訂正エンコーダ(ECCエンコーダ)5,6によるエラー訂正の符号化処理がなされる。
【0021】
この例では、BRRエンコーダ3,4では、フィールド内圧縮とフレーム内圧縮とを適応的に切り替えるように構成され、さらに、DCTブロックを単位とするシャッフリングがなされる。フィールド間の動きが多い場合では、フィールド内のデータによりDCTブロックが構成され、一方、フィールド間の動きが少ない場合では、フレーム内のデータによりDCTブロックが構成される。フィールド内圧縮符号化とフレーム内圧縮符号化との切り替えは、例えば1フレームを最小の単位としてなされる。
【0022】
ECCエンコーダ5,6では、積符号の符号化が行われ、また、シンクブロックが連続する記録データの生成がなされる。まず、外符号の符号化が行われ、ついでテープ上に記録されているシンクブロック単位に、シンクブロックの順番や各種フラグ類が含まれるID部が付加される。そして、内符号の符号化が行われる。内符号の符号化範囲は、このID部分を含む。内符号のパリティとシンクブロックの先頭部分を示すシンク信号を含めて1シンクブロックが構成される。1シンクブロックが記録/再生されるデータの最小単位である。
【0023】
ECCエンコーダ5,6の出力は、記録イコライザ7に供給される。記録イコライザ7からの2チャンネルの記録データが回転トランス8を介して記録ヘッドドライバ9Rに供給される。記録ヘッドドライバ9Rは、記録アンプおよびヘッドへの記録信号の供給を切り替えるスイッチング回路を有する。記録ヘッドドライバ9Rには、記録ヘッド10,11,12,13が接続され、記録ヘッド10〜13により記録データが磁気テープ14上に記録される。
【0024】
次に、再生側の構成について説明する。磁気テープ14に記録された信号が再生ヘッド15〜18によって再生される。再生信号が再生ヘッドドライバ9Pに供給され、再生ヘッドドライバ9Pから2チャンネルの再生信号が得られる。この再生信号が回転トランス8を介して再生イコライザ20に供給される。再生イコライザ20によって再生等化され、再生シリアルデータが完成する。同時に再生イコライザ20では、再生信号に同期したクロックが発生され、データと共にECCデコーダ21,22に供給される。
【0025】
再生イコライザ20の各チャンネルの出力信号(再生シリアルデータ)がECCデコーダ21,22に供給される。このECCデコーダ21,22では、入力データの同期検出をして、記録レートからシステムクロックに乗せ替え、さらに、テープ上で発生する各種エラーを訂正する。すなわち、ECCデコーダ21,22では、予め構成されていた誤り訂正符号の内符号の訂正が行われる。内符号は1シンクブロック中に完結する。エラーの大きさが内符号の訂正能力内ならば、訂正が行われ、それ以上のものならば、エラー位置にエラーフラグをセットする。ついで、外符号の訂正に移り、エラーフラグを参照してイレージャー訂正が行われる。大部分のエラーはこれによって訂正しきれてしまうが、テープ長手方向に渡る長大エラーのような場合には、まれにエラー訂正しきれない時がある。その時には、外符号の検出能力範囲での検出が行われて、エラーワードの位置にエラーフラグをセットする。
【0026】
ECCデコーダ21,22からは、46.40625MHzのクロックに乗せられ、シンクブロック単位でデータが出力され、また、ワードエラーフラグが出力される。ECCデコーダ21,22の出力がBRRデコーダ23,24にそれぞれ供給される。BRRデコーダ23,24では、可変長符号化の復号、逆DCT変換並びにデシャフリングを行い、圧縮符号の復号化を行う。さらに、BRRエンコーダ23,24でなされたフィールド内符号化/フレーム内符号化と対応して、BRRデコーダ23,24において、フィールド内復号/フレーム内復号がなされる。
【0027】
BRRデコーダ23,24の出力信号がコンシール用のエラーフラグと共にコンシール回路25に供給される。コンシール回路25では、再生信号においてECCデコーダ21,22のエラー訂正能力を超えたエラーのコンシールを行う。例えばエラー訂正がなされずに欠損した部分を、所定の方法で補間することでなされる。例えばBRRデコーダ23,24において、圧縮を解く際に、エラー位置にセットされているワードエラーフラグからDCT係数のどの次数のものにエラーが生じているのか判断される。比較的重要度が高い、DC係数や低次のAC係数にエラーが生じている場合は、そのDCTブロックの復号をあきらめ、次段のコンシール回路25にコンシールフラグを渡し、そのDCTブロック部分の補間処理が行われる。
【0028】
コンシール回路25の出力信号が出力フィルタ26に供給される。出力フィルタ46では、クロック周波数の乗り換え(46.40625MHzから74.25MHzへ)がなされ、また、2チャンネルの(3:1:1)信号を(4:2:2)信号に変換する。出力フィルタ26から再生ビデオ信号が出力される。
【0029】
入力オーディオデータは、オーディオプロセッサ19で所定の処理を施され、ECCデコーダ5,6に供給される。ビデオデータと同様に、1トラックに記録される1チャンネルのオーディオデータ毎に積符号の符号化がされている。また、再生時には、オーディオデータは、ECCデコーダ21,22から取り出され、オーディオプロセッサ19で所定の処理を施され出力される。
【0030】
上述した記録ヘッド10〜13は、例えば90Hzで回転する回転ドラム上に取り付けられる。記録ヘッド10および12の対、並びに記録ヘッド11および13の対は、近接した位置に設けられる。また、記録ヘッド10および12のアジマスは、異なるものとされる。同様に、記録ヘッド11および13のアジマスは、異なるものとされる。さらに、180°で対向する記録ヘッド10,11の対が同一アジマスとされる。さらに、回転ドラムには、再生ヘッド15,16,17および18が設けられる。これら再生ヘッド15,16,17および18の配置ならびにアジマスの関係は、上述の記録ヘッド10,11,12および13のものと同様である。
【0031】
回転ドラムに対して、180°の巻き付け角で以て磁気テープが巻き付けられ、記録データは、磁気テープ上に斜めのトラックとして順次記録される。記録ヘッドドライバ9Rには、記録アンプと共に、ヘッドの回転と同期して記録信号を切り替えるスイッチング回路が設けられている。再生ヘッドドライバ9Pにも、同様に、再生アンプおよびスイッチング回路が設けられている。ヘッドの回転と同期したスイッチングパルスSWPが破線で示すように、サーボ回路28から供給される。このスイッチングパルスSWPは、ECCエンコーダ5,6,ECCデコーダ21,22にも供給される。
【0032】
記録ヘッド10〜13および再生ヘッド15〜18にそれぞれ対応して、図1に示すように、A,B,C,Dの符号を付した場合、記録ヘッド10,12により、記録ヘッドA,Bと対応するトラックが同時に形成され、次に記録ヘッド11,13により、記録ヘッドC,Dと対応するトラックC,Dが同時に形成される。この発明の実施の一形態では、ビデオ信号の1フレーム(1/30秒)の記録データは、連続する12トラックに記録される。互いにアジマスの異なる、隣接した2トラック(AおよびBチャンネル、並びにCおよびDチャンネル)を1組としてセグメントが構成される。従って、ビデオ信号の1フレームは、6セグメントからなる。これら6個のセグメントのそれぞれには、0〜5までのセグメント番号が付される。なお、4チャンネルあるオーディオデータは、例えば、各トラックの中央部に、ビデオデータに挟まれるように記録される。
【0033】
図2は、この発明を適用できるディジタルVTRの他の例を示す。図2は、ビデオカメラとディジタルVTRとが一体構成のもので、記録ヘッドおよび再生ヘッドをそれぞれ8個有する8ヘッドシステムである。120で示すCCDによってカラー画像が撮像され、A/D変換およびカメラプロセッサ121により2チャンネルのビデオ信号に変換される。各チャンネルのビデオ信号がBRRエンコーダ122,123で圧縮符号化され、ECCエンコーダ30,31に供給される。
【0034】
ECCエンコーダ30,31によって、各チャンネルがさらに2チャンネルに分割され、4チャンネルの記録データが形成される。記録イコライザ32、回転トランス33および記録ヘッドドライバ34Rを介して、8個の記録ヘッド35,36,37,38,39,40,41,42に記録データが供給され、磁気テープ14上に斜めのトラックとして記録される。
【0035】
記録ヘッドと同様の再生ヘッド43,44,45,46,47,48,49,50が設けられ、再生ヘッドの出力信号が再生ヘッドドライバ34Pにて4チャンネルの再生信号とされる。この再生信号が回転トランス33を介して再生イコライザ52に供給される。再生イコライザ52の出力がECCデコーダ53,54に供給され、エラー訂正処理がなされる。ECCデコーダ53,54の出力では、2チャンネルの再生データが発生し、これらがBRRデコーダ55,56で復号される。
【0036】
サーボ回路58からのスイッチングパルスSWPがECCエンコーダ30,31、ECCデコーダ53,54、記録ヘッドドライバ34Rおよび再生ヘッドドライバ34Pに供給され、ヘッドの回転と同期したタイミング制御がなされる。
【0037】
BRRデコーダ55,56で圧縮符号化が解かれた再生データがコンシール回路59に供給され、訂正できないエラーの補間がなされる。コンシール回路59の出力が出力フィルタ127に供給される。出力フィルタ127によって、(3:1:1)信号が(4:2:2)信号へ変換され、出力ビデオ信号として取り出される。
【0038】
入力オーディオデータは、オーディオプロセッサ126で所定の処理を施され、ECCエンコーダ30,31に供給される。ビデオデータと同様に、1トラックに記録される1チャンネルのオーディオデータ毎に積符号の符号化がされている。また、再生時には、オーディオデータは、ECCデコーダ53,54から取り出され、オーディオプロセッサ126で所定の処理を施され出力される。
【0039】
この図2に示す構成では、記録ヘッドおよび再生ヘッドが図1の構成の場合の2倍の個数(すなわち、8個)設けられている。これは、ドラムの回転数を図1の4ヘッドシステムの場合のものの半分とし、騒音の発生を抑えるためである。すなわち、図2における4個の記録ヘッド35〜38は、同一アジマスであり、記録ヘッド39〜42も同一アジマスである。記録ヘッド35〜38の組と記録ヘッド39〜42の組とは逆アジマスである。記録ヘッド35(A)および36(E)の対、記録ヘッド37(C)および38(G)の対、記録ヘッド39(B)および40(F)の対、記録ヘッド41(D)および42(H)の対は、それぞれ180°対向で回転ドラム上に取り付けられている。
【0040】
そして、記録ヘッド35,37,39,41がほぼ同時に磁気テープ14をトレースし、次に、記録ヘッド36,38,40,42がほぼ同時に磁気テープ14をトレースする。ドラム回転数を1/2とし、ヘッドの個数を2倍とするので、4ヘッドシステムと同一のトラックパターンがテープ上に形成される。このように、同時に記録されるトラックは4本ずつである。従って、回転トランス33を通る記録信号は4系統となり、サーボ回路58から供給されるスイッチングパルスSWPによって対向ヘッドが選択される。再生ヘッド43〜50も記録ヘッドと同様の関係を有する。
【0041】
図2の8ヘッドシステムでは、再生信号は4系統で、図1の構成の倍の本数であるが、データレートは半分なので、入力段を追加すれば、それ以降は図1の場合と全く同じ回路で処理できる。また、逆アジマスについても同様の回路で良いので、結局、ECCデコーダ21,22(図1)とECCデコーダ53,54は、全て同じICで実現できる。この発明は、上述した4ヘッドシステムのディジタルVTR(図1)および8ヘッドシステムのディジタルVTR(図2)の何れに対しても適用することができる。以下の説明は、4ヘッドのディジタルVTRに対してこの発明を適用した場合である。
【0042】
磁気テープ上に形成される1トラックのフォーマットを図3に示す。このトラックは、ヘッドがトレースする方向に沿って、データ配置を表している。1トラックは、ビデオセクタV1、V2とオーディオセクタA1〜A4とに大別される。1トラック内に記録されるビデオデータおよびオーディオデータを単位として積符号の符号化がされる。OP1、OP2は、ビデオデータを積符号化した時に発生する外符号のパリティを示す。オーディオデータを積符号化した時に発生する外符号のパリティは、オーディオセクタ内に記録される。各トラックは等間隔233バイトに区切られていて、そのひとつひとつをシンクブロックと称す。
【0043】
1トラック内に記録される各データの長さの一例を図3に示す。この例では、1トラック内に、275シンクブロック+124バイトのデータが記録される。ビデオセクタは、226シンクブロックである。また、1トラックの時間長は約5.6msである。セクタ間の隙間に無記録部分が挟まっている。この隙間は、エディットギャップと称され、セクタ単位の記録をする際に、隣のセクタを消去してしまうことのないように設けられている。
【0044】
図4Aは、ビデオデータに対するエラー訂正符号の構成の一例である。1トラックに記録される量のビデオデータ毎にエラー訂正符号化がなされる。すなわち、この1トラック分のビデオデータが(217×226)に配列される。この配列の垂直方向に整列する226ワード(1ワードは、ここでは1バイト)に対して(250,226)リード・ソロモン符号の符号化(外符号の符号化)がなされる。24ワードの外符号のパリティが付加される。外符号を用いることによって、一例として、10ワードまでの通常エラー訂正、並びに24ワードまでのイレージャ訂正を行うようにしている。
【0045】
また、2次元配列の水平方向に整列する217ワード(ビデオデータまたは外符号のパリティ)に対して、2ワードのIDが付加される。そして、水平方向に整列する(217+2=219)ワードに対して(231,219)リード・ソロモン符号の符号化(内符号の符号化)がなされる。その結果、12ワードの内符号のパリティが発生する。内符号を用いることによって、一例として、4ワードまでのエラー訂正を行い、また、外符号のエラー訂正のためのイレージャフラグが生成される。
【0046】
なお、オーディオデータに対しても、1トラック中のデータ量は異なるが、ビデオデータと同様に積符号の符号化がなされる。
【0047】
外符号の符号化がされ、IDを含む外符号の符号化出力に対して内符号の符号化がなされる。内符号の符号化方向にデータが切り出され、ブロックシンクが付加されることによって、図4Bに示すように、233バイト長の1シンクブロックが構成される。すなわち、図4Aの配列の各行の(2+217+12=231)ワードに対して2ワードのブロックシンクが付加される。磁気テープ上には、シンクブロックが連続するデータがスクランブルの処理を受けてから記録される。
【0048】
各シンクブロックには、シンクパターンの後に、2バイトのID(ID0およびID1)が挿入される。図5は、これらID0およびID1の構成を示す。ID0は、シンクブロック番号を示す(図5A)。1トラック内のシンクブロックは、シンクブロック番号によって、区別可能とされている。また、ID1には、オーディオセクタ/ビデオセクタを区別するフラグSector a/v、アジマスが異なる隣接するトラックを区別するためのトラック番号Track b/a、0〜5のセグメント番号の情報が挿入される。さらに、圧縮符号化のパラメータ(フレーム内符号化/フィールド内符号化:Frm/Fld、高画質/標準画質:HQ/SQ、シャッフリングパターンSFP)のフラグもID1に挿入される(図5B)。
【0049】
さらに、各シンクブロック中の217ワードのデータ中の先頭の1ワード(HDで示す)は、データヘッダである。このデータヘッダ中には、データの量子化特性等を示す情報と共に、1ビットのシンクエラーフラグ挿入される。
【0050】
次に図6を用いて、ECCデコーダ21または22のより詳細な構成を説明する。8ヘッドシステムにおけるECCデコーダ53(または54)も、入力系統が2倍となるのみで、図6と同様の構成である。図6において、60は、ECCデコーダのIC回路の部分を示す。このECCデコーダIC60は、内符号エラー訂正機能、外符号エラー訂正機能、オーディオ信号処理機能、エラーカウント機能、補助データ読出し機能を基本的に有している。
【0051】
このECCデコーダIC60に対して、94Mbpsの記録レートで再生されるシリアルデータと、それから生成したクロックがパラレルで入力され、S/P変換器61に入力され、シリアルからパラレルデータへ変換された8ビット幅のデータと、1/8分周されたクロックになる。
【0052】
この段階のデータは、高速の1ビット幅のデータが単純に11Mbpsレートの8ビット幅に低速化されただけなので、バイト単位およびシンクブロック単位の切れ目が適当であり、同期検出回路62の同期検出機能によって、それらが正規のデータ列に変換される。バイトの切れ目は、同期検出回路62の出力端子のビットアサインに規定され、また、シンクブロックの切れ目は、同期検出回路62で追加されるストローブパルスSTBで規定される。次にレート変換器63によって、システムクロック46MHzに乗せ替えられる。
【0053】
なお、ECCデコーダIC60は、8ヘッドシステムに対応するため、メイン系とサブ系との2系統の入力を有する。以上は、メイン系を通った入力に対する回路であるが、サブ系の入力に対しても同様の構成が設けられている。サブ系の再生データを処理するために、メイン系と同様にS/P変換器65、同期検出回路66、レート変換器67が設けられている。これらの回路が出力するパケットは、混合器68のOR回路で1系統に混合される。もともと11Mbpsのレートで来た信号が46Mbpsのレートに変換される。従って、各パケット間に隙間が空くので、サブ系とメイン系のデータの混合が可能である。但し、無造作に混合処理を行うと、両方の系のデータが衝突するため、二つのレート変換器63,67は互いにビジーを参照に調歩していて、相手の出力中は出力を留めるようにしている。このとき同時に、パケットの出所が判別できるように、サブ/メインという1ビットのフラグをパケット中に埋め込む。
【0054】
入力されるスイッチングパルスSWPは、内部回路の遅延時間分、タイミング生成器64にて遅延され、また、テープ走行方向を示す情報等が同様に遅延され、レート変換器63,67にてパケットに埋め込まれる。レート変換器63,67は、ヘッド切替えのタイミングで初期化され、ストローブパルスSTBでカウントされるカウンタを有し、このカウンタによって、フォーマット的にデータ無記録区間(以下ギャップと称する)であるか否かを判別し、その情報もパケットに折り込む。
【0055】
混合器68から出力されたパケットは、内符号デコーダ69によって内符号訂正される。内符号デコーダ69からのデータには、エラー訂正情報がパケット上にも埋め込まれて、ID再現回路71に入力される。内符号デコーダ69で内符号訂正不能だった場合、IDを信用できない。しかしながら、後述するメモリコントローラ74では、そのIDを参考にして外符号訂正の系列や順番を決めるので、IDを再現する必要がある。前後の訂正不能でないパケットのIDなどから予想して、訂正不能のパケットのIDを再現するのが、ID再現回路71の機能である。このID再現回路71は、後から来るパケットも参照するために、3個のパケットを格納できるRAMを、メイン系とサブ系とでそれぞれに持っている。そのRAMを流用して、16ビット幅への変換、並びにビデオ外符号デコーダ76との調歩を行っている。
【0056】
なお、内符号デコーダ69から得られる、例えば訂正不能か否か、何バイト訂正したかといった、エラー訂正情報は、図示されないエラーモニタに入力される。エラーモニタで、エラー訂正情報とその他の情報とが併せてエンコードされ、メイン/サブそれぞれの信号に集約され、ECCデコーダIC60の外部に出力される。この出力をD/A変換することで、エラー訂正の状態を観測することができる。
【0057】
ID再現回路71から出力されるデータは、デスクランブル回路72によって、デスクランブル処理などが加えられる。デスクランブル回路72から出力された本線データは、メモリコントローラ74を介してICに外付けのSDRAM(Synchronous Dynamic Random Access Memory) 75に蓄えられていく。
【0058】
この際、メモリコントローラ74は、デスクランブル回路72からくるデータのタイミングコントロールおよびSDRAM75へのセグメント別にビデオデータ、オーディオデータに分けて書込むためのアドレスコントロールを行う。
【0059】
メイン系のビデオデータが1エラー訂正符号ブロック(1トラック分)溜まったところで、ビデオ外符号デコーダ76による外符号訂正処理を行うために、SDRAM75に対して読出しコントロールを行い、外符号方向にデータを読み込み、ビデオ外符号デコーダ76へデータを送る。メモリコントローラ74は、外符号の処理が終わったデータから再びSDRAM75に戻すための書き込みを行う。
【0060】
1トラック分の外符号の復号処理が終わったデータに対して、メモリコントローラ74がメイン/サブデータの選択を行って、内符号方向に読出して、図示されないIDリナンバ回路を介して圧縮デコーダとのインターフェイスのためにIDを付け替えられ、端子77から出力される。
【0061】
一方、オーディオデータは、1フィールド分(オーディオデータの1つのエラー訂正符号化単位)がSDRAM75に溜まると、オーディオ処理回路78に供給される。オーディオ処理回路78で外符号訂正,デシャッフリング,エラー補間などの所定の処理がなされた後、シリアルデータに変換され、端子79から出力される。
【0062】
以上説明した他に、システムコントロールのマイコン(以下、シスコンと称する)とのインターフェース80が設けられ、シスコンによって各種設定をしたり、エラー情報を読み取ったりすることが可能とされている。さらに、図示しないが、ビデオデータ以外のビデオ補助データを抽出する回路と、オーディオデータ以外のオーディオ補助データを抽出する回路とが設けられ、抽出された補助データがインターフェース80を介してシスコンへ送られる。さらに、エラー数を計数するエラーカウンタ73も設けられている。
【0063】
なお、シスコンとのデータのやりとりは、インターフェイス80,タイミング生成回路64,エラーカウンタ73,メモリコントローラ74,外符号デコーダ76,オーディオ処理回路78,インターフェイス80の順に、所定のデータ幅のバスを用いデータが流される。各部において、バスから必要なデータが取り出される。また、各部において、インターフェイス80で読み出されるためのデータがバスに対して流される。
【0064】
次に、磁気テープ14上のデータがSDRAM75に書き込まれるまで、どのように変化していくかを、図7〜図13を用いて説明する。図7は、テープ上の記録パターンを示す。図3を参照して、上述したように、1トラックは6個のセクタに分割されており、ID0という、セクター内で連続した通し番号が振られる(16進表記)。各セクタの間は、エディットギャップと称される無記録部分が設けられる。このエディットギャップは、セクタ単位の記録をするとき、記録しないセクタを破壊しないためのマージンとして設けられる。実際には、このエディットギャップに対して同期検出のために同期パターンSY0,SY1,およびID0,ID1が記録される。また、全セクタを記録する際には、残りをサブナイキスト周波数の信号で満たすことになっている。
【0065】
この信号が再生され、同期検出回路62で同期検出まで終了すると、図8のようなデータ列ができる。これは記録時のデータ列と全く同じであり、先頭から、同期検出に使う固定パターンSY0,SY1,シンクブロックの特定に使うID0,ID1,217byteのデータ本体D0〜D216,内符号訂正のための12byteのパリティip0〜ip11という構成とされる。
【0066】
このデータ列がレート変換器63に供給され、図9に示されるようなパケットとされる。レートが高くなるため、それまで間断なく連なっていたパケットは、不連続とされる。このとき、SY0,SY1は除去され、代わりにpid0とid2というデータが組み込まれる。
【0067】
pid0は図7に示された値を取る。図10Aは、pid0の構成を示す。このpid0は、ヘッド切替えを示す信号SWPからの時間で予想したID0の期待値である。従って、基本的にID0と同じ値を取る。しかしながら、エディットギャップの区間では不要であるため、この区間では’ffh’が代入される。また、これにより、その区間がエディットギャップであることが示される。なお、「h」が付された数値は、16進表記であることを表す。各図中では、煩雑さを避けるために「h」の表記は省略されている。
【0068】
図10Bは、id2の構成を示す。このid2は、ECCデコーダIC60の外部から、再生信号とは別系統で得られる各種の情報を示すフラグからなる。例えば、このid2は、先に述べたヘッドの切替えを示すフラグOppHead,Sub/Mainの判別に使うフラグSubHead,テープ走行方向を示すフラグTapeDir,DTJumpを示すフラグJump,SY0とSY1が正しい値だったかどうかを示すフラグFabSyncといった情報を含む。他のビットは、この段階では未定とされ’0’が代入される。
【0069】
図9に戻り、レート変換器63では、トラックの切り替わり目、すなわちスイッチングパルスSWPに基づくタイミング90や91(図7を参照)で、Nullパケット92が付加される。このNullパケット92でid2が伝送される。このNullパケット92は、図9に示されるように、2byteからなる短いパケットであり、先頭のpid0が’00h’であることで特定できる。
【0070】
次いで、内符号デコーダ69で内符号訂正され、図11に示されるデータ列を得る。ip0〜ip11は、内符号訂正処理が済むと不要となるので除去され、代わりに’0’で満たされる。また、内符号訂正の結果がc1efとされ、そのパケットに組み込まれる。図10Cは、c1efの構成を示す。このように、c1efは、3bitの内符号訂正による実訂正数Ttl,それぞれ1bitずつからなる、訂正不能を表すフラグErrorおよびid2から書き写したフラグFabSyncを含む。
【0071】
続くID再現回路71において、SDRAM75のデータ幅に合わせるため、データ列の幅が16bitとされる。同時に、メモリコントローラ74がSDRAM75のアドレスを計算するための時間を確保するため、ID0,ID1の期間を延ばす処置も加わる。これは、メモリコントローラ74から出力される信号busyを参照してなされる。図12は、ID再現回路71から出力されるパケットを示す。パケットの先頭に配されるpid0,id2は、図12に示されるように、パケットの後端側に転写され、SDRAM75に書き込めるようにされる。
【0072】
データD0〜D216は、記録時に、ECCエンコーダ5によってスクランブルされている。これらのデータは、デスクランブラ72を介して元の値に戻される。図13は、デスクランブラ72から出力されるパケットを示す。デスクランブラ72では、さらに、SDRAM75のチェック用のCRCC(Cyclic Redun-dancy Check Code) が後端側に埋め込まれる。このパケットは、メモリコントローラ74を介してSDRAM75に蓄えられる。
【0073】
次に、上述のid2の生成について説明する。この機能は、図6のレート変換器63,67と、タイミング生成回路64に搭載されているので、まず、レート変換器63(67)によるレート変換機能を、概略的に説明する。図14は、レート変換器63(67)の構成の一例を示す。同期検出回路63から出力されたパケットが端子100から入力される。パケットは、セレクタ101を経て、1パケット長の容量を有するRAM102aに書き込まれる。RAM102aに対して1パケット分のデータが書き込まれた段階で、読み出しが開始される。
【0074】
RAM102aからの読み出し時には、通常は、次のパケットが供給されている。そのため、RAM102aと同様なRAM102bが設けられ、この供給された次のパケットは、RAM102bに対して書き込まれる。この書き込みのためのライト・イネーブル信号weとアドレスは、ライト・コントロール回路103によって発生される。このライト・コントロール回路103によって発生された終了パルス信号termによって、リード・コントロール回路104が起動される。リード・コントロール回路104から、アドレスならびにRAM102aおよび102bのうち読み出す対象のRAMを選択するための選択信号が発生される。この選択信号に基づき、RAM102aおよび102bの出力を選択するセレクタ105が切り替えられると共に、RAM102aおよび102bの選択された側から読み出されたパケットが出力される。
【0075】
RAM102aあるいは102bに対する書き込みを、再生RF信号に基づく約11MHzのクロック行い、読み出しをシステムクロックである46MHzで行なうことにより、レート変換が実現される。また、2つのRAM102aおよび102bとを交互に読み書きすることで、連続した入力データに対応できる。
【0076】
パケットに対して、同期パターンSY0,SY1の代わりに付加されるpid0,id2は、回路151〜156によって発生され、セレクタ101に対して供給される。そして、セレクタ101の選択に基づき、RAM102aあるいは102bに対するパケットの書き込み時に、上述の図9に示した、所定の位置に埋め込まれ、同期パターンSY0,SY1とすげ替えられる。後述するが、pid0およびid2は、基本的に、データの内容に関係なく、供給されるフラグSWP,Rev,およびJumpと、再生クロック11MHzに基づき作成される。
【0077】
端子110からSWP遅延回路111に対して供給された信号SWPは、同期検出などの、所定の遅延時間だけ遅らされて出力される。また、磁気テープの走行方向を示すフラグRev(Tape Dir)およびDT Jumpを示すフラグJumpもSWP遅延回路111に供給され、同様にして、所定の遅延時間だけ遅らされて出力される。
【0078】
SWP遅延回路111で遅延された信号SWPは、id2コンポーザ112に供給され、OppHeadとして、上述の図10Bに示したように、id2のLSBに置かれる。他のフラグRevおよびJumpも同様に遅らされてid2コンポーザ112に供給され、図10BにそれぞれフラグTapeDirおよびJumpで示されるように並べられる。また、Sub/Mainを示すフラグSubHeadも加えられる。こうして、遅延が一定である段階で各種信号がパケットに乗せられるので、入力RF信号との同期が取れる。
【0079】
一方、端子100から入力されたパケットは、比較器113にも供給される。比較器113では、パケットに含まれる同期パターンSY0,SY1と、同期パターンのタイミングでSY0,SY1を示す定数と比較され、不一致ならば’H’、一致ならば’L’がフラグFabSyncとして出力される。例えば、この実施の一形態においては、SY0,SY1がそれぞれ’2Eh’,’D3h’と定められているので、比較器113において、供給されたパケットに含まれる同期パターンSY0,SY1とこれらの値とが比較される。こうして得られたフラグFabSyncは、id2コンポーザ112に供給され、図10Bに示した所定の位置に埋め込まれる。
【0080】
このようにid2コンポーザ112で生成されたid2は、セレクタ101に供給される。そして、セレクタ101の選択に基づき、RAM102aあるいは102bに対するパケットの書き込み時に、上述の図9に示した所定の位置に埋め込まれる。
【0081】
SWP遅延回路111から出力された信号SWPは、エッジ検出回路114にも供給される。エッジ検出回路114で、信号SWPが微分されヘッド切替パルスが生成される。このヘッド切替パルスは、シンク長回路115およびpid0カウンタ116に共に供給される。シンク長回路115では、1シンク毎に信号cyが出力される。この出力は、ヘッド切替パルスによってクリアされる。信号cyは、pid0カウンタ116に供給される。
【0082】
pid0カウンタ116は、ヘッド切替パルスによってクリアされ、信号cyに基づき、上述の図7に示されるpid0の順番でカウントを行なうカウンタである。すなわち、このpid0カウンタ116によって、ヘッド切り替えのタイミングを基準として予測された、ID0の期待値がpid0として得られる。このpid0がセレクタ101に供給され、セレクタ101の選択に基づき、RAM102aあるいは102bに対するパケットの書き込み時に、上述の図9に示した所定の位置に埋め込まれる。
【0083】
セレクタ105から出力されたパケットは、セレクタ106に供給される。また、セレクタ106の他の端子には、id2コンポーザ112で作成されたid2が共に供給される。セレクタ106のさらに他の端子は、接地されている。このセレクタ106は、リード・コントロール回路104から供給される、他の選択信号によって切り替えを制御される。
【0084】
リード・コントロール回路104に対して、ヘッド切替パルスが供給される。ヘッド切替パルスに基づき、リード・コントロール回路104からセレクタ106に対して他の選択信号が供給される。回路104では、ヘッド切替パルスの入力があると、セレクタ106に対して、まず接地端子を選択し、次にid2入力端子を選択するように、他の選択信号を出力する。これにより、’00h’に続けてid2が出力され、2byteからなる短いパケットが生成される。このパケットをNullパケットと称する。
【0085】
図15は、このレート変換器63(67)での各信号のタイミングチャートの一例を示す。ECCデコーダ21(22,51,あるいは52)に対して、再生RF信号および信号SWPがそれぞれ図15Aおよび図15Bのように供給される。信号SWPは、トラックとトラックとの間のブランク区間に切り替わる。図15Cは、シンク検出回路62(66)の出力の一例を示す。各パケット中に記された数値は、ID0である。再生RF信号に対して、5シンクブロック分だけ遅延しているのがわかる。それに伴い、信号SWPがSWP遅延回路111で5シンクブロック分だけ遅延される(図15D)。この遅延された信号SWPから、図15Eに示されるヘッド切替パルスが生成される。pid0のカウントがこのヘッド切替パルスによってクリアされる。そして、同じくヘッド切替パルスによりクリアされた信号cyに基づき、pid0カウンタ116でpid0のカウントが開始される(図15F)。
【0086】
また、図15Gは、このレート変換器63(67)から出力されるパケットを示す。タイミングPに示されるように、同期検出回路62の出力が1パケット終了した直後に、レート変換器63からのパケット出力がなされる。また、ヘッド切替パルスに対応してNullパケットが出力される。このNullパケットの出力は、若し、ヘッド切替パルスが供給されたときに、busy inが’H’であったり、RAM102aあるいは102bからパケットを読み出し出力中である場合には、保留される。図15Gは後者の例であり、ヘッド切替パルスのタイミングで’ffh’というパケットが出力されている。このパケットの出力が終了した時点でNullパケットが出力されている。なお、この図15Gで、パケット中に記されている数値は、pid0である。
【0087】
ところで、レート変換器63および67において、RAM102aあるいは102bから読み出しが行なわれている間、リード・コントロール回路104から、busy中であることを示す信号busyが出力される(busy out)。この信号busyは、もう一方のレート変換器のリード・コントロール回路104に対して供給される。また、RAM102aあるいは102bからの読み出しが行なわれていない場合には、リード・コントロール回路104から出力される制御信号に基づきセレクタ106において接地側の端子が選択され、出力データが全て’L’となるようにされる。これらにより、レート変換器63および67の間での調歩がなされる。
【0088】
例えば、サブ側のbusy outは、データ出力中の期間だけ’H’になる。それに伴い、メイン側のbusy inは、’H’とされる。その間にメイン側のパケットが入力し終えた場合、出力が保留され、busy inが’L’になった時点で出力を開始する。この保留処理があるために、パケットの遅延が一定にならない。したがって、出力を待たされた場合、パケットは、遅れて後段に到達する。
【0089】
次に、ID再現回路71について説明する。ID再現回路71の詳細な説明に先立って、ID再現方法について図16を参照して説明する。なお、図16の各図において、斜線が付された部分は、エラーがあることを示す。図16Aは、イナーシャと称される方法を示す。これは、フライホイールとも称され、正常なパケットのID0をプリセットし、プリセットされたID0に対して、パケットが来る度に1ずつ加算する。そして、加算された値で、エラーしたID0を置き換える方法である。この例では、ID0の値が’52h’であるパケットがエラー無しなので、それを参照に、以降のパケットに対して’53h’,’54h’,’55h’,’56h’というID0を付けている。
【0090】
図16Bは、前値と不連続になるセクタの先頭で主に使われる、遡りという方法を示す。この方法では、後から来るエラー無しのID0から演算していき、その値で置き換える。後から来るものを参照するのだから、上述のイナーシャと異なり、例えばRAMにパケットを保留する必要がある。元となるID0の候補が多いほど、再現できる可能性が高くなるが、その分保留されるデータが増え、RAMの容量が増加することになる。そのため、この実施の一形態では、遡り量を2パケットに抑えている。この例では、ID0の値が’03h’であるパケットがエラー無しであることから、パケットを遡り、’01h’および’02h’というID0を得ている。
【0091】
図16Cは、遡りの守備範囲を越えてエラーがある場合の、ID再現の例である。上述したように、ヘッド切替パルスからタイミング的に予想したID0であるpid0がパケットに乗っている。そこで、この場合には、再生RF信号においてID0の値が’01h’であるパケットのID0は、このpid0で置き換えられる。
【0092】
この実施の一形態では、IDの再現を、これら図16A〜図16Cに示された方法の中から、状況に応じて適宜選択して行なう。これらの方法から何れの方法を選択するかについてを、図17および図18に示されるフローチャートに従い説明する。図17において、ステップS1で、参照されるパケットそれ自身がエラーでなく使用可能であるかどうかが判断される。この判断は、内符号訂正によるエラーフラグに基づきなされる。使用可能と判断されれば、処理はステップS2に移行し、参照パケットのID0がそのまま使用される。使用不能(NG)であると判断されたら、処理はステップS3に移行する。
【0093】
ステップS3では、イナーシャによるID再現が可能であり、且つ、FabSyncを用いてシンクブロックの先頭にエラーが無いかどうかが判断される。イナーシャが使用可能であるかどうかは、参照パケットのセクタにおける位置によって判断される。すなわち、参照パケットがセクタの先頭に位置している場合には、イナーシャを用いることができない。また、FabSyncは、上述したように、パケットに含まれる同期パターンSY0,SY1の正誤を示す値であり、シンクブロックの先頭がエラーであるかどうかが判断される。図中の「!」は、「not」を表す。
【0094】
若し、ステップS3で、イナーシャによるID再現が可能であり、且つ、FabSyncによってシンクブロックの先頭にエラーが無いとされれば、ステップS4でイナーシャによるID再現が行なわれる。すなわち、参照パケットのID0は、前のパケットのID0に1を加えたものとされる。一方、イナーシャによるID再現が不能であるとされたら、処理はステップS5に移行する。
【0095】
ステップS5では、参照パケットより1つ後のパケットが使用可能であるかどうかが判断される。若し、使用可能であると判断されたら、処理はステップS6に移行し、1つ後のパケットのIDを用いた遡りによるID再現が行なわれる。すなわち、1つ後のパケットのIDから1引いた値が参照パケットのIDとされる。一方、1つ後のパケットが使用不能であるとされたら、処理はステップS7に移行する。
【0096】
ステップS7では、参照パケットより2つ後のパケットが使用可能であるかどうかが判断される。若し、使用可能であると判断されたら、処理はステップS8に移行し、2つ後のパケットのIDを用いた遡りによるID再現が行なわれる。一方、2つ後のパケットが使用不能であるとされたら、処理はステップS9に移行する。
【0097】
ステップS9では、イナーシャが使用可能であるかどうかが判断される。ここでは、上述のステップS3で行なったようなFabSyncによる判断は、なされない。若し、イナーシャが使用可能であるとされたら、処理はステップS4に移行し、イナーシャによるID再現が行なわれる。若し、イナーシャが使用不能であるとされたら、処理はステップS10に移行し、対応するpid0がID0として用いられる。
【0098】
図18は、図17のフローチャートの、ステップS3以下の各判断処理における、使用可能かNGであるかどうかを判断する際の処理を示す。最初のステップS20では、シスコンによる設定においてID再現を許可しているかどうかが判断される。不許可であれば、NGとされる。許可されていれば、次のステップS21で、内符号訂正によるエラーフラグが参照される。若し、エラーフラグが内符号訂正が不能であることを示していれば、NGとされる。エラー無しであるとされれば、次のステップS22で、参照パケットがセクタ境界のパケットであるかどうかが判断される。若し、セクタ境界のパケットであれば、NGとされる。ステップS20〜S22までの条件判断を全て満たしていれば、使用可能と判断される。
【0099】
図19は、これらのフローチャートに基づきID再現を行なった場合の効果の一例を示す。これは、上述の従来例で示した、セクタの途中にエラーが存在する場合の例である。ID0が’64h’および’65h’のパケットは、共にシンクブロックの先頭がエラーであるから、上述のステップS3でのFabSyncによる判断に基づき、後から来る、ID0が’66h’のパケットによってID0が再現される。このような場合、従来方法のようにID0再現をイナーシャだけで行なうと、相関の弱いID0が’61h’のパケットに基づきID0の再現が行なわれてしまう。一方、ID0が’62h’のパケットは、先頭がエラーではないので、イナーシャによりID0が’61h’のパケットに基づきID0の再現が行なわれ、相関の強い法のパケットが参照される。
【0100】
なお、上述の図17および図18では図示されていないが、フローチャートでpid0による再現まで行なった段階(ステップS10)で、pid0を評価し、値が’ffh’である場合、そのパケットは、位置的に無効とされ破棄される。上述したように、このpid0が’ffh’であるパケットは、磁気テープ上でエディットギャップの位置に対応するためである。このようなパケットは、外符号訂正の対象にならないので、消費電力を抑えるためにも、この段階で捨ててしまうのである。
【0101】
また、同段階で、pid0と前値が一致したらやはりそのパケットは、破棄される。これは、ヘッド切替のタイミングがずれた場合の対策である。例えばセクタの最後が正常に得られたとして、そのID0と同じpid0を持つパケットが次に来たら、それを無理に生かそうとすると、正常なパケットが上書きで消えてしまうからである。なお、パケットを破棄すると説明したが、実際には、id2だけは生かしたいので、Nullにする処理がなされる。
【0102】
さらに、pid0が’ffh’でありそのパケットが位置的に無効であるという情報は、上述したエラーモニタでも用いられる。エディットギャップ部から得られたパケットは、必ずエラーである。エラーモニタにおいて、このような箇所がエラーと表示されては、測定の邪魔になるため、ミュートされる。
【0103】
さらにまた、この情報は、デスクランブラ72内にある期待値比較によるエラー数カウントでも利用される。この回路では、入力と期待値とを比較し、不一致であったバイト数を数え、エラー総数をバイト単位で求めている。ここで、位置的に無効なパケットは常に不一致になるが、これをそのまま加算すると、真のエラー数が読み取れなくなる。そこで、pid0が’ffh’であれば計測しないようにしている。
【0104】
図20は、このような処理を行なうための、ID再現回路71の構成の一例を示す。このID再現回路71は、同一の構成からなるメイン用の回路とサブ用の回路をそれぞれ有し、2系統の信号処理を行なえるようにされている。ここでは、メイン用の回路の説明だけを行ない、サブ用の回路を構成する各部の符号には、にはメイン用回路との対応を示すダッシュ(’)を付し、説明を省略する。
【0105】
内符号デコーダ69から入力された8bit幅のデータは、入力処理回路200によって16bit幅に並べられる。この段階では、データは、入出力のレートが等しく、2クロックに1回だけが有効という間欠データである。入力処理回路200から16bitに並び替えられたデータがFIFO201およびID生成回路203に共に供給される。
【0106】
また、入力処理回路200では、出力したデータの有効を示すライトイネーブル信号weが同時に用意されると共に、FIFO201での書き込みバンクを指定するためのバンク番号wbaseが生成される。これら信号weおよびバンク番号wbaseとが上述のデータと共に、FIFO201およびID生成回路203とに供給される。
【0107】
FIFO201は、3パケット分のデータの書き込みが可能なRAM202からなる。信号weによって、このRAM202に対するデータの書き込みのタイミングが規定される。
【0108】
この実施の一形態においては、このFIFO201は、一般の押し出し式ではなく、バンク指定方式で制御される。RAM202を3つの領域に分け、各々の領域に対してバンク番号が割り当てられる。アクセスする際は、FIFO201の外部から与えられるバンク番号に基づき、ベースアドレス、すなわち、RAMアドレスの初期値を求める。
【0109】
RAM202に対するデータの書き込み時は、入力処理回路200からデータと共に与えられるバンク番号wbaseに基づき、ベースアドレスが選択される。このバンク番号wbaseは、例えば0,1,2,0,1,・・・という順に、RAM202の3つのバンクを順次選択するように繰り返される。
【0110】
一方、ID生成回路203において、供給された16bit幅のデータからID0,ID1,pid0,およびid2が抽出される。これらID0,ID1,pid0,およびid2と、共に供給された信号weおよびバンク番号wbaseとが、各段がパケットに対応した3段のシフトレジスタ204に積まれる。ID生成回路203では、このシフトレジスタ204に積まれた各データに基づきID0およびID1の再現がなされる。再現されたIDは、出力処理回路205に供給される。
【0111】
FIFO202からのデータの読み出しは、次のようになされる。シフトレジスタ204に、ID0などと共に積まれたバンク番号wbaseが、読み出しバンクを指定するバンク番号rbaseとして、ID0などと共に引き出される。引き出されたバンク番号rbaseがFIFO202に供給される。供給されたバンク番号rbaseに基づきRAM203のバンクが指定され、RAM203からデータの読み出しが行なわれる。RAM202からのデータの読み出しは、連続的に行なわれる。したがって、上述の図12に示されるような、16bit幅のパケットが得られる。このパケットは、FIFO202から出力され出力処理回路205に供給される。
【0112】
このように、パケットを保持するFIFO202をバンク指定方式とし、ID0を溜め込むシフトレジスタ204に対して、このID0に対応したパケットのバンク番号を共に溜め込むことで、シフトレジスタ204におけるID0とFIFO201から読み出されたパケットのID0との不整合が無くなる。また、パケットを破棄することも容易となる。
【0113】
なお、コントローラ206は、メモリコントローラ74から供給された信号busyに基づき、このID再生回路71の制御を行なう。また、エラーカウンタ73から制御信号functionが入力処理回路200,ID生成回路203,ID生成回路203’,およびコントローラ206に対して供給される。これは、シスコンから供給され、ECCデコーダIC60内で、各部に対してバスを介して供給される信号である。
【0114】
コントローラ206は、トリガ信号やステータス信号などにより、入力処理回路200,ID生成回路203,203’の制御ならびに監視を行なう。同様に、コントローラ206は、スタート信号やセンド信号などにより、出力処理回路205の制御ならびに監視を行なう。
【0115】
図21は、ID生成回路204のID生成部の構成の一例を示す。入力処理回路200から供給される16bit幅のデータのうち、下位の8bitがこの回路に供給される。このデータは、3段の8ビットシフトレジスタ204に供給される。シフトレジスタ204の初段204aによって、ID0若しくはpid0が抽出される。何方を保持するかは、id2の’Error’に基づき判断される。先ず、先行して到達するpid0をラッチし、エラーでない場合は、ID0を上書きする。ID再現の処理では、何れか一方だけが必要となるので、両者をシフトレジスタに溜め込む必要がなく、こうして回路を節約している。
【0116】
シフトレジスタ204の初段204aに保持されたID0は、1パケット毎に、シフトレジスタ204の各段を順にシフトされていく。シフトレジスタ204の各段からデータが抽出され、それぞれ減算器211,212,およびセレクタ213の端子213cに供給される。すなわち、初段204aの出力が減算器211に、2段目204bの出力が減算器212に、3段目204cの出力が端子213cにそれぞれ供給される。
【0117】
減算器211および212は、それぞれ’2’および’1’の減算を行なう。これら減算器211および212の出力は、それぞれセレクタ213の端子213aおよび213bに対して供給される。端子213dには、’1’の加算を行なう加算器214の出力が供給される。セレクタ213の出力は、ラッチ回路216でラッチされ出力される。ラッチ回路214の出力は、加算器214にも供給される。
【0118】
ID0がシフトレジスタ204の3段目204cに至った時点で、初めてこのID0に対するID再現の作業が始まる。上述の図17および図18のフローチャートによる判断の結果、信号selectが得られる。この信号selectに基づき、セレクタ213が切り替えられる。、例えば、ステップS1で対象のパケットがエラーでないとされれば、セレクタ213において端子213cが選択される。これにより、自身のID0であるシフトレジスタ204の3段目204cの出力が選択される。選択されたID0は、セレクタ213を介してラッチ回路216にラッチされ、確定したID0として出力される。
【0119】
若し、1つ後のパケットのID0が有効と判断されれば(ステップS5)、減算器212の出力がセレクタ213で選ばれ、また、2つ後のパケットが有効と判断されれば(ステップS7)、減算器211の出力が選択される。一方、イナーシャが有効という判断である場合は(ステップS3あるいはステップS9)、前値を保持しているラッチ回路216の出力に対して加算器214で’1’だけ加えた結果がセレクタ213で選択される。また、pid0を使う場合には(ステップS9でNGとされた場合)、シフトレジスタ204の3段目204cの出力が選択される。
【0120】
こうして確定され得られたID0がID生成回路203から出力処理回路205に対して供給される。そして、出力処理回路205でパケットの所定の位置に挿入される。
【0121】
なお、この図17では説明のために、減算器211,212,および加算器214を別個に表現したが、これはこの方法に限定されない。例えば、加算器を1つだけ用意し、加数を選択する方法で実現することが可能である。
【0122】
この実施の一形態においては、ID1にセグメント番号が入っている。これはトラックを特定するための情報で、各フレームで0,1,2,3,4,5という値が入っている。これらのセグメント番号についても、ID再現が必要とされる。この例では、エラーの無いパケットのID1からセグメント番号を取り出し、id2のOppHeadから得たヘッド切り替えタイミングで取り出されたセグメント番号を増加させる。そして、増加されたセグメント番号が5になったら、再びセグメント番号を0に戻す。このような計算によってセグメント番号を得て、エラーしたID1の置き換えを行なう。
【0123】
ところで、テープ走行が逆方向の場合、セグメント番号の変化が5,4,3,2,1,0というように逆向方向になる。テープ走行の方向を示す情報は、テープ走行方向情報を示すフラグTapeDirとしてid2に乗っている。このフラグTapeDirに基づき上述の逆方向の計算がなされる。
【0124】
また、このフラグTapeDirに基づき、SDRAM75におけるバンク選択ならびに読み出し順の選択が行なわれる。なお、このフラグTapeDirは、上述のDT Jumpを示すフラグJumpと共にオーディオ処理回路78から出力される、オーディオデータからなるパケットに対して乗せられる。そして、例えば変則再生における音声エフェクトの際に用いられる。何れの例にしろ、データが入力されたときの情報がパケットに乗せられているため、タイミングのずれなどが生じない。そのため、これらの情報は、信頼度の高い情報として利用することができる。
【0125】
ID生成回路203のシフトレジスタ204には、上述したように、ID0,1D1などと共に、id2も積まれる。このID1の再現は、例えば、シフトレジスタ204からid2およびID1とを取り出し、図示されない加算器によって上述のセグメント番号の加算を行なうことでなされる。
【0126】
ところで、このID生成回路203には、イナーシャ機能で置き換えるID0を流用して、パケットの欠落を検出する機能がある。図21において、シフトレジスタ204の3段目204cの出力は、自身のID0である。一方、加算器214の出力は、前値に’1’を加えることによって得たID0の予測値である。つまり、ID0が連続している場合の期待値であるから、これらを比較器221に供給し比較することによって、そのパケットのID0についての連続性の情報を信号equalとして得ることができる。
【0127】
一方、ID0は、デコーダ222にも供給される。デコーダ222において、供給されたID0に基づきトラック中の最初のビデオシンクブロックを示すパルス(first of video)と、最後のビデオシンクブロックを示すパルス(last of video) とをそれぞれ得る。最初のビデオシンクブロックを示すパルスで’H’にセットされるフリップフロップ223によって、1トラック期間にわたり評価を続ける。
【0128】
ANDゲート224に対して、フリップフロップ223の出力と信号equalとが入力される。ANDゲート224の出力がフリップフロップ223に供給される。フリップフロップ223の出力は、一度でも信号equalが’L’になれば’L’が持続される。すなわち、フリップフロップ223の出力がトラックの最後まで’H’を持続すれば、そのトラックには不連続が1つも無い、つまり、ビデオシンクブロックの欠落が一切無いと判断できる。このフリップフロップ223の出力がフリップフロップ225でラッチされる。このフリップフロップ225には、最後のビデオシンクブロックを示すパルスがトリガとして供給される。フリップフロップ225の出力がフラグReqC2とされ、出力処理回路205に供給される。
【0129】
なお、上述のビデオシンクブロックの期間は、外符号訂正のパリティを除いたデータ本体だけの期間を指す。これはこの例に限られず、回路を簡略化するためにパリティを含んでもよい。また、オーディオデータを加えて、判定を厳しくすることも考えられる。さらに、この例では、イナーシャの場合のID0を期待値としているが、遡りの場合のID0、すなわち減算器211あるいは212の出力を用いても、同様の処理が実現できる。
【0130】
ID再現の際に、上述した方法のうち何れを用いるかは、コントローラ206において、図17および図18のフローチャートの手順に従って選択される。また、信号functionに含まれる情報であるフラグdepthおよびフラグuse_pid0によって、その項目の再現を禁止する機能も持っている。フラグdepthは、ID再現の参照範囲を限定する。例えば、フラグdepthの値が’0’ならpid0のみでの再現を行い、’1’ならイナーシャをさらに用いる。さらにまた、’2’なら1パケット遡っての再現まで加え、’3’なら2パケットまで遡った再現をさらに加える。これは、シスコンによって設定される。
【0131】
上述したように、ID再現回路71において、出力処理回路205に対して、FIFO202から読み出されたデータ本体が供給されると共に、ID再現回路71から出力された、データ本体と対応したID0が供給される。これら供給されたID0とデータ本体とが出力処理回路205において所定のタイミングで以て切り替えられ、パケットとされ出力される。
【0132】
ID再現回路71から出力されたパケットは、デスクランブラ72を介してメモリコントローラ74に供給される。デスクランブラ72での遅延は、一律(この例では4クロックの遅延)であるため、ID再現回路71から出力されたパケットは、そのままメモリコントローラ74に対して供給されると見做せる。
【0133】
また、ID再現回路71のID生成回路203から出力されたフラグReqC2は、後段のデスクランブラ72で取り出される。そして、デスクランブラ72で、エラー条件の加味と、1トラック分の集計が施される。この結果が再びフラグReqC2として同位置に乗せられる。メモリコントローラ74では、そのフラグReqC2をトラックの先頭で読んで、前トラックが外符号訂正を必要としているか否かを知ることができる。外符号訂正が必要な場合には、外符号デコーダ76が起動され、外符号訂正が行なわれる。
【0134】
デスクランブラ72は、所謂エラーカウント機能の前処理回路を有する。これは、正常なシンクブロックの定義を選択するもので、一番緩い条件は、内符号訂正不能以外を正常とするものである。それ以外に、訂正数のしきい値も条件に加えることができる。例えば、このしきい値を’1’に設定すると、エラーが1つもない場合だけを正常と扱うことができる。また、この条件にフラグFabSyncを加えて、さらにシンクパターンも正常である場合だけを計数対象にすることができる。
【0135】
なお、上述した外符号訂正を省略する際の条件にも、同様にフラグFabSyncの条件を加えることが可能である。これにより、外符号訂正が必要であるにも関わらず、省略してしまうという誤動作の起こる確率を、下げることができる。
【0136】
図22は、ID再現回路71およびメモリコントローラ74における、信号の入出力に関するタイミングチャートである。図22A〜図22Cは、ID再現回路71での信号を示し、図22D〜図22Fは、メモリコントローラ74によるSDRAM75のアクセス制御を示す。また、図22D〜図22Fは、時間軸が図22A〜図22Cに対して拡大されている。
【0137】
図22Aおよび図22Cは、それぞれ入力および出力されるパケットを示し、図22Bは、メモリコントローラ74から供給される信号busyを示す。I再現回路71に対してパケット250が入力されると、このパケットのID0,ID1を参照する可能性のある、2つ前のパケット251が出力される。パケット250は、2つ後のパケット252が入力された後に出力される。しかしながら、この例では、その時点で信号busyが’H’であるので、’L’になった後、パケット250’として出力される。
【0138】
また、ヘッドの切り替わりを示すNullパケット253が入力されると、このNullパケット253の入力をトリガとして、その時点でFIFO202内のRAM203に溜まっているパケットが、パケット254に示されるように、連続して掃き出される。このパケットの掃き出しは、掃き出されたパケットがトリガとして次のパケットの掃き出しがなされる。例えば、図22Cに示されるように、パケット254aをトリガとしてパケット254bが出力され、パケット254bをトリガとしてパケット254c(Nullパケット253)が出力される。
【0139】
その後、パケット255が入力される際には、RAM203に対してパケットが溜まっていないため、パケットが出力されない。そして、2つ後のパケット256が入力された時点で出力が再開される。パケット256が入力されると、パケット255の内容がパケット255’とされ出力される。
【0140】
このように、この実施の一形態においては、ヘッド切り替えのタイミングに基づき、FIFO202に溜め込まれたパケットを掃き出すようにしている。このヘッド切り替えによる掃き出しを、flushと称する。このflushの機能は、コントローラ206によって制御される。
【0141】
ヘッドが切り替わった際、IDが不連続になるため、FIFO202にパケットを溜め込むことは意味がなく、そのためにヘッド切り替えの伝達が遅れるという事態が生じる。すると、外符号訂正の起動が遅れ、それ以降の処理開始も遅れてしまい、システムタイミングの自由度が損なわれることになる。そこで、この実施の一形態では、上述のflushを行い、この問題を解消している。
【0142】
なお、この例では、Nullパケットに基づきflushが実行されるが、これに限らず、通常パケットにおけるid2に含まれる、OppHeadによって実行するようにできる。また、シスコンの設定により、flushを禁止することもできる。
【0143】
若し、あるパケットが来て、出力を開始できないうちに次のパケットが来てしまい、FIFO202が溢れてしまうような場合には、所定のパケットが破棄されう。このパケットの破棄は、基本的には、古いパケットから順になされる。加えて、コントローラ205において、以下の優先順位で以て判断がなされ、この判断に基づく指令がID生成回路203および203’に対して出され、パケットが破棄される。第1に、最新のパケットがNullパケットなら、これが破棄される。第2に、最古のパケットがエラーなら、それが破棄される。第3に、入力されたパケットがNullパケットなら、それが破棄される。第4に、上述の第1〜第3以外であれば、最古のパケットが破棄される。
【0144】
最新のパケットの破棄は、入力されFIFO202に到来したパケットを上書きすることでなされる。最古のパケットの破棄は、シフトレジスタ204を空送りすることなされる。FIFO202に到来したパケットの破棄は、このパケットを無視することでなされる。FIFO202はバンク指定方式であり、そのバンク番号はシフトレジスタ204に書かれている。そのため、FIFO202の空読みは不要で、シフトレジスタ204の方の操作だけで済む。
【0145】
メモリコントローラ74は、図22Fに示される、1008クロック周期で動作している。ビデオデータの出力期間260,オーディオデータ出力期間261,およびビデオデータの外符号訂正出力の期間262の位置は、それぞれこの1008クロック内で固定とされる。それらが使用しない582クロックの期間がID再現回路71からデスクランブラ72を介して入力されるパケットのために解放される。この期間は、メモリコントローラ74が受信開始不能とされる。メモリコントローラ74から受信開始不能を示す信号busyが出力される。この、信号busyは、ID再現回路71に供給される。これにより、上述のようなSDRAM75に対する調歩を行なうことが可能とされる。
【0146】
なお、上述では、データ圧縮型のディジタルVTRとしてこの実施の一形態が説明されているが、これは一例であって、この発明はこれに限定されるものではない。例えば、この発明は、データが非圧縮である装置にも適用することができる。さらに、ドラム回転数やフレーム周波数が異なっても構わない。もちろん、VTRに限らず、一定の間隔のパケットにより構成されるデータ伝送で、エラー訂正回路を有するあらゆるシステムにおいて、この発明の応用が可能である。
【0147】
また、上述では、エラー訂正情報を一旦パケットに乗せているが、これはこの例に限定されない。エラー訂正情報は、エラー訂正回路から直接取得しても構わない。勿論、回路ブロックの構成も一例であって、この実施の一形態以外の構成とすることも可能である。
【0148】
さらに、上述の実施の一形態では、テープフォーマットは、1トラック当たり、ビデオデータが2セクタで全250シンクブロック、オーディオデータが4セクタで全16シンクブロックとされているが、これはこの例に限定されない。例えば、1トラック当たりのシンクブロック数やセクタ数、構成が異なっていても、全く問題なく実現可能である。
【0149】
さらにまた、シンクブロック内のデータの配列や、バイト数,ビットサイン,あるいは内部パケットのそれらの条件も、この実施の一形態に示されたもの以外でも実現可能である。また、信号源のデータにスクランブルが掛かっていなくてもよい。
【0150】
さらに、上述の説明における各部に用いられるRAMの使用方法は、一例であって、これに限定されるものではない。例えば、ID再現回路71で2面構成になっているRAM203および203’を1個のRAMで実現することが可能であるし、レート変換器に用いられるRAM102aおよび102bも、1個のRAMで実現できる。
【0151】
また、ID再現の際の遡り量は、上述では2パケット分とされているが、この遡り量は、増減することができる。さらには、遡りによるID再現をしないようにもできる。この場合には、flushの機能は不要とされる。勿論、システム全体としてデータ遅延時間に余裕がある場合にも、flush機能は、不要とされる。
【0152】
さらにまた、シンクパターンSY0,SY1のエラーを示すFabSyncは、必ずしもパケットに埋め込む必要はなく、例えばSY0,SY1をそのままパケットに乗せておいて、使うところで一致検出をすることも可能である。
【0153】
また、この実施の一形態では、id2に対して、フラグOppHead,SubHead,TapeDir,およびJumpを乗せているが、これはこの例に限定されるものではない。例えば、サブ系の回路が無いようなシステムであればフラグSubHeadが不要とされ、テープ走行方向やDT Jumpという情報が無ければフラグTapeDirおよびJumpが不要とされる。さらに、上述で示した各部のブロック図は、それぞれ一例であり、これに限定されるものではなく、これら各種情報は、遅延時間が固定である段階でパケットに乗せられればよい。また、上述ではこれら各種情報の用途を幾つか示したが、これは一例であり、全てを実現する必要もない。
【0154】
さらにまた、正常なシンクブロックが入力されない場合でも同期検出回路62(66)が無効なパケットを確実に出力するようにされていれば、Nullパケットは不要とされる。
【0155】
【発明の効果】
以上説明したように、この発明によれば、ECCデコーダICの外部で得られた各種情報がパケットに埋め込まれるため、これら情報が再生信号に基づくデータ本体と全く同一の遅延時間で伝搬される。したがって、データ本体をパケットから取り出すと同時にこれら各種情報を抽出することで、各段階でのタイミング調整が不要となる効果がある。
【0156】
また、この発明によれば、ヘッド切り替えのタイミングに基づくNullパケットの出力ならびにflush機能により、トラックの終端が確実に、且つ、早く伝わり、システムタイミングの自由度が向上するという効果がある。
【0157】
さらに、この発明によれば、ECCデコーダICの外部で得られた各種情報がパケットに埋め込まれる。したがって、各種情報を示す各ビットは、再生データ本体とのタイミングの不整合が無い確かな情報であるため、これら各種情報を完全に信用して使用できる効果がある。またそのため、誤情報の検出や補償回路などが一切不要とされる効果がある。
【0158】
さらにまた、これら各種情報を伝搬するための配線やタイミング調整回路が不要とされるため、ECCデコーダICの設計において、レイアウトの自由度が高まりチップ上の面積利用効率が上がり、コストが低減される効果がある。
【図面の簡単な説明】
【図1】この発明に適用できる、4ヘッドシステムによるディジタルVTRの記録・再生系の構成の一例を示すブロック図である。
【図2】この発明に適用できる、8ヘッドシステムによるディジタルVTRの記録・再生系の構成の一例を示すブロック図である。
【図3】磁気テープ上に形成される1トラックのフォーマットを示す略線図である。
【図4】積符号によるエラー訂正符号を説明するための略線図である。
【図5】ID0およびID1の構成の一例を示す略線図である。
【図6】ECCデコーダのIC回路の一例を示すブロック図である。
【図7】磁気テープ上の記録パターンを示す略線図である。
【図8】ECCデコーダ内部でのデータの変化を説明するための略線図である。
【図9】ECCデコーダ内部でのデータの変化を説明するための略線図である。
【図10】pid0,id2,およびclefを説明するための略線図である。
【図11】ECCデコーダ内部でのデータの変化を説明するための略線図である。
【図12】ECCデコーダ内部でのデータの変化を説明するための略線図である。
【図13】ECCデコーダ内部でのデータの変化を説明するための略線図である。
【図14】レート変換器の構成の一例を示すブロック図である。
【図15】レート変換器での各信号の一例を示すタイミングチャートである。
【図16】ID再現の方法を説明するための略線図である。
【図17】ID再現の方法を説明するためのフローチャートである。
【図18】ID再現の方法を説明するためのフローチャートである。
【図19】この発明の方法でID再現を行なった際の効果の一例を示す略線図である。
【図20】ID再現回路の構成の一例を示すブロック図である。
【図21】ID再現回路におけるID生成部の構成の一例を示すブロック図である。
【図22】ID再現回路およびメモリコントローラにおける、信号の入出力に関するタイミングチャートである。
【符号の説明】
14・・・磁気テープ、21,22,53,54・・・ECCデコーダ、60・・・ECCデコーダIC、63,67・・・レート変換器、69・・・内符号デコーダ、71・・・ID再現回路、72・・・デスクランブラ、74・・・メモリコントローラ、75・・・SDRAM、76・・・ビデオ外符号デコーダ、101,105,106・・・セレクタ、103・・・ライト・コントローラ、104・・・リード・コントローラ、111・・・SWP遅延回路、113・・・比較器、201,201’・・・FIFO、202,202’・・・RAM、203,203’・・・ID生成回路、204,204’・・・シフトレジスタ、206・・・コントローラ、213・・・セレクタ
Claims (5)
- エラー訂正符号化され、磁気テープ上にトラック単位で記録されたディジタル信号を、回転ドラム上に設けられたヘッドで以て再生し、該再生された信号を処理するディジタル信号処理装置において、
ヘッドの回転と同期したヘッド切り換え信号を出力するヘッド切り換え信号出力手段と、
ヘッド切り換えを示すヘッド切り換えフラグを上記ヘッド切り換え信号に基づき生成するヘッド切り換え情報生成手段と、
再生信号に基づき第1のパケットを作成し、該第1のパケットに対して上記ヘッド切り換えフラグをさらに含める第1のパケット作成手段と、
上記ヘッド切り換え信号に基づき検出されるヘッド切り換えタイミングに応じて、上記ヘッド切り換えフラグを含み、上記再生信号を含まない第2のパケットを作成する第2のパケット作成手段と、
上記第1のパケットを出力すると共に、上記第2のパケットを上記ヘッド切り換えタイミングに応じて出力するパケット出力手段と
を有する
ことを特徴とするディジタル信号処理装置。 - 請求項1に記載のディジタル信号処理装置において、
上記第1および第2のパケット作成手段は、上記再生信号の入力経路を示すフラグ、テープ走行状態を示すフラグおよびシンクブロックの先頭がエラーであるか否かを示すフラグのうち少なくとも1つを上記ヘッド切り換えフラグと共に上記第1および第2のパケットにさらに含めることができる
ことを特徴とするディジタル信号処理装置。 - 請求項1に記載のディジタル信号処理装置において、
1または複数の上記第1および/または第2のパケットをそれぞれアクセス可能に溜め込む記憶手段と、
上記記憶手段に溜め込まれた上記1または複数の第1および/または第2のパケットのうち対象となるパケットのIDを、該対象となるパケットの前または後に入力されたパケットのIDに基づき再現するID再現手段と
をさらに有し、
上記第2のパケットが上記ID再現手段に対して供給されたら、上記記憶手段に溜め込まれた上記1または複数のパケットを全て掃き出すことを特徴とするディジタル信号処理装置。 - 請求項3に記載のディジタル信号処理装置において、
上記ID再現手段は、上記対象となるパケットのIDを、該対象となるパケットの前または後に入力されたパケットのIDに基づき再現できないとされた場合、該対象となるパケットのIDの期待値を該対象となるパケットのIDとして用いるようにした
ことを特徴とするディジタル信号処理装置。 - エラー訂正符号化され、磁気テープ上にトラック単位で記録されたディジタル信号を、回転ドラム上に設けられたヘッドで以て再生し、該再生された信号を処理するディジタル信号処理方法において、
ヘッドの回転と同期したヘッド切り換え信号を出力するヘッド切り換え信号出力のステップと、
ヘッド切り換えを示すヘッド切り換えフラグを上記ヘッド切り換え信号に基づき生成するヘッド切り換え情報生成のステップと、
再生信号に基づき第1のパケットを作成し、該第1のパケットに対して上記ヘッド切り換えフラグをさらに含める第1のパケット作成のステップと、
上記ヘッド切り換え信号に基づき検出されるヘッド切り換えタイミングに応じて、上記ヘッド切り換えフラグを含み、上記再生信号を含まない第2のパケットを作成する第2のパケット作成のステップと、
上記第1のパケットを出力すると共に、上記第2のパケットを上記ヘッド切り換えタイミングに応じて出力するパケット出力のステップと
を有する
ことを特徴とするディジタル信号処理方法。
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