JPH1115642A - スクランブル装置およびデスクランブル装置ならびにその方法 - Google Patents

スクランブル装置およびデスクランブル装置ならびにその方法

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JPH1115642A
JPH1115642A JP9170011A JP17001197A JPH1115642A JP H1115642 A JPH1115642 A JP H1115642A JP 9170011 A JP9170011 A JP 9170011A JP 17001197 A JP17001197 A JP 17001197A JP H1115642 A JPH1115642 A JP H1115642A
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Minoru Kawahara
実 河原
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Original Assignee
Sony Corp
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Abstract

(57)【要約】 【課題】 １６ビット幅のデータをデスクランブル／ス
クランブル処理できるようにする。 【解決手段】 Ｇ回路１１４は、８次のＭ系列を発生さ
せる生成多項式による行列式に基づく。この行列式を自
乗してＧ2 回路１１３を得る。１６ビットデータが上位
側と下位側の８ビットずつに分けられ、夫々ＥｘＯＲ１
１５及び１１６の一方の入力端に供給される。最初は端
子１１１ａが選択されデータ中のＩＤが抽出され、回路
１１３及び１１４においてＭ系列の開始点が指定され
る。次から端子１１１ｂが選択され、回路１１３の出力
がフィードバックされる。回路１１３及び１１４の出力
は、夫々ＥｘＯＲ１１５及び１１６の他方の端子に供給
される。ＥｘＯＲ１１５および１１６では一方及び他方
の入力端に供給されたデータの排他論理和がとられ、１
６ビット分のデスクランブル処理がなされる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、Ｍ系列によるデ
スクランブル処理を１６ビットパラレルで行なうスクラ
ンブル装置およびデスクランブル装置ならびにその方法
に関する。
【０００２】
【従来の技術】ビデオ信号をディジタル方式で処理する
ような信号処理装置、例えば高解像度ビデオ信号を記録
再生するディジタルＶＴＲ（ビデオテープレコーダ）に
用いられる信号処理装置では、入力された映像信号に対
して画像圧縮符号化が施される。そして、この圧縮符号
化されたビデオ信号が例えばビデオテープに対して記録
される。高データレートの記録データを記録／再生する
ために、磁気テープを回転ドラムに斜めに巻付け、回転
ドラムに磁気ヘッドが取り付けられたヘリカルスキャン
型の記録／再生装置が知られている。この装置では、磁
気テープ上に斜めのトラックを形成するように、記録デ
ータが順次記録される。
【０００３】例えばディジタルビデオ信号からなる記録
データが所定の方法で圧縮符号化され、さらにエラー訂
正符号化される。エラー訂正符号化には、積符号による
符号化が多く用いられる。この積符号による符号化で
は、１シンボル（例えば１バイト）単位でマトリクス状
に配列されたデータに対して、その列方向に対して例え
ばリードソロモン符号によってそれぞれ符号化がなさ
れ、外符号パリティが生成される。そして、データおよ
び外符号パリティに対して、行方向に対して符号化がな
され、内符号パリティが生成される。このように、列方
向に対して外符号パリティが生成され、行方向に対して
内符号パリティが生成されることによって、積符号によ
るエラー訂正符号化が行われる。このとき、データの時
系列の順序は、例えば行方向に一致している。
【０００４】内符号方向の１行のデータが１シンクブロ
ックに対応する。このエラー訂正符号化を行うエラー訂
正エンコーダにおいて、シンクブロック毎に識別信号
（ＩＤ）が付される。
【０００５】エラー訂正符号化された記録データがイコ
ライザや記録アンプなどを介して、磁気ヘッドによって
磁気テープに記録される。このときの記録は、例えば、
回転ドラム上に設けられた記録用磁気ヘッドによって磁
気テープに対して斜めにトラックを形成するような、ヘ
リカルスキャン方式で以て行われ、さらに、互いに異な
る角度を有する１組の記録用磁気ヘッドによって、隣接
するトラックにおいてアジマスが異ならされ記録され
る、アジマス方式が用いられる。１トラックに対して複
数のシンクブロックが記録される。また、１トラックに
は、それぞれ複数のビデオセクタとオーディオセクタと
が含まれる。
【０００６】再生用磁気ヘッドによって磁気テープから
記録データが読み出され、再生アンプやイコライザを介
して再生データとされる。再生データは、ＥＣＣ(Error
Correcting Code) デコーダに供給される。ＥＣＣデコ
ーダでは、例えば１シンクブロックのデータが１パケッ
トとして扱われ、パケット毎に付されたＩＤに基づき再
生データの復号化が行われる。
【０００７】ＥＣＣデコーダに接続されたＲＡＭに対し
て、再生データが書き込まれる。この再生データが内符
号方向に読み出され、内符号によるエラー訂正（以下、
内符号訂正と称する）がなされる。次に、外符号による
エラー訂正（以下、外符号訂正と称する）を行うため
に、内符号訂正がなされた再生データが再びＲＡＭに書
き込まれる。このＲＡＭにおいて、ＩＤから計算された
アドレスに対してパケットが書き込まれる。
【０００８】ＲＡＭに書き込まれた再生データがアドレ
ス順に従って読み出され外符号訂正がなされる。このと
き、内符号によってエラー訂正しきれないパケットが発
生する場合がある。このような場合、そのパケットのＩ
Ｄは信用できない。そのため、ＲＡＭに対して正しいア
ドレスにパケットを書き込むことができず、正しく外符
号訂正をすることができない可能性がある。
【０００９】そのため、ＥＣＣデコーダにおいて、内符
号訂正がなされた後に、ＩＤの再現が行われる。例え
ば、その前後のパケットを参照して、エラーを含むパケ
ットのＩＤを予測し、予測されたＩＤとエラーを含むパ
ケットのＩＤとを差し替える。ＩＤ再現を行うことで、
内符号訂正処理でエラーとされたパケットでも、外符号
の系列に正しく組み込むことができるようになる。
【００１０】こうして外符号訂正がなされた再生データ
は、再びＲＡＭに書き込まれる。そして、このＲＡＭに
書き込まれた再生データが内符号方向に向けて読み出さ
れることによって、時系列に従った再生データが得られ
る。ＥＣＣデコーダから出力された再生データは、記録
時に施された圧縮符号化を解かれ出力される。
【００１１】このようなディジタルＶＴＲでは、例えば
連続した’０’や’１’のデータ、あるいは繰り返しパ
ターンデータによる記録周波数の偏りを分散させるため
に、記録時に、記録信号に対してスクランブルが掛かけ
られる。記録信号に対してスクランブルを掛けることに
より記録周波数の分布を平坦化する。このスクランブル
には、例えばＭ系列と称される乱数が用いられる。これ
は、 Polynominal Function: Ｘ8 ＋Ｘ4 ＋Ｘ3 ＋Ｘ2 ＋１ ・・・（１） このような原始多項式に基づき、この式と等価な回路で
生成される。
【００１２】再生時には、このスクランブルを解く処理
（デスクランブル）を行なう必要がある。このデスクラ
ンブル処理は、内符号訂正の後に行なわれる。図１７
は、この数式（１）に基づきＭ系列の乱数を生成し、デ
スクランブル処理を行なうための回路の一例を示す。複
数のフリップフロップ２００ａ〜２００ｈおよび複数の
ＥｘＯＲゲート２０１ａ〜２０１ｃとで、数式（１）と
等価な回路が構成される。フリップフロップ２００ａか
らシリアルにＭ系列による乱数が出力される。このフリ
ップフロップ２００ａから出力されたＭ系列の乱数がＥ
ｘＯＲゲート２０２の一方の入力端に供給される。Ｅｘ
ＯＲゲート２０２の他方の入力端に対して、デスクラン
ブルを行なうシリアルデータが供給される。ＥｘＯＲゲ
ート２０２において、このシリアルデータとＭ系列の乱
数との排他論理和がとられ、デスクランブルされたデー
タとして出力される。
【００１３】なお、このデスクランブル処理とスクラン
ブル処理とは、同一の構成で実現できる。
【００１４】この図１７に示される構成では、シリアル
のレートで処理することにより動作周波数が高くなって
しまう。そこで、通常、図１８Ｂに示される生成多項式
Ｇと等価な、図１８Ａに示されるような構成によって８
ビット並列にデスクランブル処理を行なう。なお、図１
８Ａにおいて、接続線のそれぞれは、複数ビットのデー
タ幅を有し、ＥｘＯＲゲート２１０ａ〜２１０ｈは、対
応する入力端をそれぞれ有する。この回路は、上述の図
１７のフリップフロップ２００ａから出力されるシリア
ルの固定パターンを、同時に８回分生成する回路であ
る。この場合も、スクランブル処理とデスクランブル処
理とは、同一の回路で行われる。入力端２１１に対して
Ｍ系列の開始位置の指示を与え、出力端２１２からの出
力とデスクランブル処理を行なうデータとで排他論理和
をとる。
【００１５】
【発明が解決しようとする課題】この図１８Ａに示され
る回路は、上述のように、データ幅が８ビット用のもの
である。したがって、当然、データ幅が１６ビットであ
る装置にはそのままでは適用できないという問題点があ
った。勿論、データ幅を１６ビットから８ビットへと変
換すれば処理は可能であるが、レートが２倍になるた
め、処理速度の点から実現が困難な場合が生ずるという
問題点があった。
【００１６】したがって、この発明の目的は、１６ビッ
ト幅のデータをデスクランブル処理あるいはスクランブ
ル処理することができるスクランブル装置およびデスク
ランブル装置ならびにその方法を提供することにある。
【００１７】
【課題を解決するための手段】この発明は、上述した課
題を解決するために、Ｍ系列によるスクランブル処理を
行なうスクランブル装置において、ｎ次のＭ系列を発生
する生成多項式によってなる第１の行列式を自乗して得
られる第２の行列式を用い、Ｍ系列を２ｎビット幅のデ
ータとして扱うことを特徴とするスクランブル装置であ
る。
【００１８】この発明は、上述した課題を解決するため
に、Ｍ系列によるデスクランブル処理を行なうデスクラ
ンブル装置において、ｎ次のＭ系列を発生する生成多項
式によってなる第１の行列式を自乗して得られる第２の
行列式を用い、Ｍ系列を２ｎビット幅のデータとして扱
うことを特徴とするデスクランブル装置である。
【００１９】また、この発明は、上述した課題を解決す
るために、Ｍ系列によるスクランブル処理を行なうスク
ランブル方法において、ｎ次のＭ系列を発生する生成多
項式によってなる第１の行列式を自乗して得られる第２
の行列式を用い、Ｍ系列を２ｎビット幅のデータとして
扱うことを特徴とするスクランブル方法である。
【００２０】また、この発明は、上述した課題を解決す
るために、Ｍ系列によるデスクランブル処理を行なうデ
スクランブル方法において、ｎ次のＭ系列を発生する生
成多項式によってなる第１の行列式を自乗して得られる
第２の行列式を用い、Ｍ系列を２ｎビット幅のデータと
して扱うことを特徴とするデスクランブル方法である。
【００２１】上述したように、この発明は、ｎ次のＭ系
列を発生する生成多項式によってなる第１の行列式を自
乗して得られる第２の行列式を用い、Ｍ系列を２ｎビッ
ト幅のデータとして扱うようにされているため、例えば
８次のＭ系列を用いて１６ビット幅のデータのデスクラ
ンブル／スクランブル処理を行なうことができる。
【００２２】
【発明の実施の形態】以下、この発明の実施の一形態
を、図面を参照しながら説明する。先ず、理解を容易と
するために、この発明を適用することができるディジタ
ルＶＴＲについて説明する。このディジタルＶＴＲは、
高解像度ビデオ信号を磁気テープに記録し、磁気テープ
から高解像度ビデオ信号を再生する。図１は、かかるデ
ィジタルＶＴＲの記録・再生系の構成の一例を示す。図
１は、４個の記録ヘッドおよび４個の再生ヘッドを備え
た４ヘッドシステムである。
【００２３】図１において、入力端子１には、高解像度
ディジタルビデオ信号が入力される。このディジタルビ
デオ信号が入力フィルタ２に供給される。入力フィルタ
２では、（４：２：２）信号を（３：１：１）信号に圧
縮するフィルタリング処理がなされる。また、クロック
周波数が７４．２５ＭＨｚから４６．４０６２５ＭＨｚ
へ乗せ替えられる。
【００２４】さらに、入力フィルタ２では、（３：１：
１）信号を２チャンネルのデータに変換する。各チャン
ネルのデータは、４６．４０６２５ＭＨｚのデータレー
トを有する。この２チャンネルのデータに対して、ＢＲ
Ｒ(Bit Rate Reduction)エンコーダ３，４による圧縮符
号化、エラー訂正エンコーダ（ＥＣＣエンコーダ）５，
６によるエラー訂正の符号化処理がなされる。
【００２５】この例では、ＢＲＲエンコーダ３，４で
は、フィールド内圧縮とフレーム内圧縮とを適応的に切
り替えるように構成され、さらに、ＤＣＴブロックを単
位とするシャッフリングがなされる。フィールド間の動
きが多い場合では、フィールド内のデータによりＤＣＴ
ブロックが構成され、一方、フィールド間の動きが少な
い場合では、フレーム内のデータによりＤＣＴブロック
が構成される。フィールド内圧縮符号化とフレーム内圧
縮符号化との切り替えは、例えば１フレームを最小の単
位としてなされる。
【００２６】ＥＣＣエンコーダ５，６では、積符号の符
号化が行われ、また、シンクブロックが連続する記録デ
ータの生成がなされる。まず、外符号の符号化が行わ
れ、ついでテープ上に記録されているシンクブロック単
位に、シンクブロックの順番や各種フラグ類が含まれる
ＩＤ部が付加される。そして、内符号の符号化が行われ
る。内符号の符号化範囲は、このＩＤ部分を含む。内符
号のパリティとシンクブロックの先頭部分を示すシンク
信号を含めて１シンクブロックが構成される。１シンク
ブロックが記録／再生されるデータの最小単位である。
【００２７】ＥＣＣエンコーダ５，６の出力は、記録イ
コライザ７に供給される。記録イコライザ７からの２チ
ャンネルの記録データが回転トランス８を介して記録ヘ
ッドドライバ９Ｒに供給される。記録ヘッドドライバ９
Ｒは、記録アンプおよびヘッドへの記録信号の供給を切
り替えるスイッチング回路を有する。記録ヘッドドライ
バ９Ｒには、記録ヘッド１０，１１，１２，１３が接続
され、記録ヘッド１０〜１３により記録データが磁気テ
ープ１４上に記録される。
【００２８】次に、再生側の構成について説明する。磁
気テープ１４に記録された信号が再生ヘッド１５〜１８
によって再生される。再生信号が再生ヘッドドライバ９
Ｐに供給され、再生ヘッドドライバ９Ｐから２チャンネ
ルの再生信号が得られる。この再生信号が回転トランス
８を介して再生イコライザ２０に供給される。再生イコ
ライザ２０によって再生等化され、再生シリアルデータ
が完成する。同時に再生イコライザ２０では、再生信号
に同期したクロックが発生され、データと共にＥＣＣデ
コーダ２１，２２に供給される。
【００２９】再生イコライザ２０の各チャンネルの出力
信号（再生シリアルデータ）がＥＣＣデコーダ２１，２
２に供給される。このＥＣＣデコーダ２１，２２では、
入力データの同期検出をして、記録レートからシステム
クロックに乗り替え、さらに、テープ上で発生する各種
エラーを訂正する。すなわち、ＥＣＣデコーダ２１，２
２では、予め構成されていた誤り訂正符号の内符号の訂
正が行われる。内符号は１シンクブロック中に完結す
る。エラーの大きさが内符号の訂正能力内ならば、訂正
が行われ、それ以上のものならば、エラー位置にエラー
フラグをセットする。ついで、外符号の訂正に移り、エ
ラーフラグを参照してイレージャー訂正が行われる。大
部分のエラーはこれによって訂正しきれてしまうが、テ
ープ長手方向に渡る長大エラーのような場合には、まれ
にエラー訂正しきれない時がある。その時には、外符号
の検出能力範囲での検出が行われて、エラーワードの位
置にエラーフラグをセットする。
【００３０】ＥＣＣデコーダ２１，２２からは、４６．
４０６２５ＭＨｚのクロックに乗せられ、シンクブロッ
ク単位でデータが出力され、また、ワードエラーフラグ
が出力される。ＥＣＣデコーダ２１，２２の出力がＢＲ
Ｒデコーダ２３，２４にそれぞれ供給される。ＢＲＲデ
コーダ２３，２４では、可変長符号化の復号、逆ＤＣＴ
変換並びにデシャフリングを行い、圧縮符号の復号化を
行う。さらに、ＢＲＲエンコーダ２３，２４でなされた
フィールド内符号化／フレーム内符号化と対応して、Ｂ
ＲＲデコーダ２３，２４において、フィールド内復号／
フレーム内復号がなされる。
【００３１】ＢＲＲデコーダ２３，２４の出力信号がコ
ンシール用のエラーフラグと共にコンシール回路２５に
供給される。コンシール回路２５では、再生信号におい
てＥＣＣデコーダ２１，２２のエラー訂正能力を超えた
エラーのコンシールを行う。例えばエラー訂正がなされ
ずに欠損した部分を、所定の方法で補間することでなさ
れる。例えばＢＲＲデコーダ２３，２４において、圧縮
を解く際に、エラー位置にセットされているワードエラ
ーフラグからＤＣＴ係数のどの次数のものにエラーが生
じているのか判断される。比較的重要度が高い、ＤＣ係
数や低次のＡＣ係数にエラーが生じている場合は、その
ＤＣＴブロックの復号をあきらめ、次段のコンシール回
路２５にコンシールフラグを渡し、そのＤＣＴブロック
部分の補間処理が行われる。
【００３２】コンシール回路２５の出力信号が出力フィ
ルタ２６に供給される。出力フィルタ４６では、クロッ
ク周波数の乗り換え（４６．４０６２５ＭＨｚから７
４．２５ＭＨｚへ）がなされ、また、２チャンネルの
（３：１：１）信号を（４：２：２）信号に変換する。
出力フィルタ２６から再生ビデオ信号が出力される。
【００３３】入力オーディオデータは、オーディオプロ
セッサ１９で所定の処理を施され、ＥＣＣデコーダ５，
６に供給される。ビデオデータと同様に、１トラックに
記録される１チャンネルのオーディオデータ毎に積符号
の符号化がされている。また、再生時には、オーディオ
データは、ＥＣＣデコーダ２１，２２から取り出され、
オーディオプロセッサ１９で所定の処理を施され出力さ
れる。
【００３４】上述した記録ヘッド１０〜１３は、例えば
９０Ｈｚで回転する回転ドラム上に取り付けられる。記
録ヘッド１０および１２の対、並びに記録ヘッド１１お
よび１３の対は、近接した位置に設けられる。また、記
録ヘッド１０および１２のアジマスは、異なるものとさ
れる。同様に、記録ヘッド１１および１３のアジマス
は、異なるものとされる。さらに、１８０°で対向する
記録ヘッド１０，１１の対が同一アジマスとされる。さ
らに、回転ドラムには、再生ヘッド１５，１６，１７お
よび１８が設けられる。これら再生ヘッド１５，１６，
１７および１８の配置ならびにアジマスの関係は、上述
の記録ヘッド１０，１１，１２および１３のものと同様
である。
【００３５】回転ドラムに対して、１８０°の巻き付け
角で以て磁気テープが巻き付けられ、記録データは、磁
気テープ上に斜めのトラックとして順次記録される。記
録ヘッドドライバ９Ｒには、記録アンプと共に、ヘッド
の回転と同期して記録信号を切り替えるスイッチング回
路が設けられている。再生ヘッドドライバ９Ｐにも、同
様に、再生アンプおよびスイッチング回路が設けられて
いる。ヘッドの回転と同期したスイッチングパルスＳＷ
Ｐが破線で示すように、サーボ回路２８から供給され
る。このスイッチングパルスＳＷＰは、ＥＣＣエンコー
ダ５，６，ＥＣＣデコーダ２１，２２にも供給される。
【００３６】記録ヘッド１０〜１３および再生ヘッド１
５〜１８にそれぞれ対応して、図１に示すように、Ａ，
Ｂ，Ｃ，Ｄの符号を付した場合、記録ヘッド１０，１２
により、記録ヘッドＡ，Ｂと対応するトラックが同時に
形成され、次に記録ヘッド１１，１３により、記録ヘッ
ドＣ，Ｄと対応するトラックＣ，Ｄが同時に形成され
る。この発明の実施の一形態では、ビデオ信号の１フレ
ーム（１／３０秒）の記録データは、連続する１２トラ
ックに記録される。互いにアジマスの異なる、隣接した
２トラック（ＡおよびＢチャンネル、並びにＣおよびＤ
チャンネル）を１組としてセグメントが構成される。従
って、ビデオ信号の１フレームは、６セグメントからな
る。これら６個のセグメントのそれぞれには、０〜５ま
でのセグメント番号が付される。なお、４チャンネルあ
るオーディオデータは、例えば、各トラックの中央部
に、ビデオデータに挟まれるように記録される。
【００３７】図２は、この発明を適用できるディジタル
ＶＴＲの他の例を示す。図２は、ビデオカメラとディジ
タルＶＴＲとが一体構成のもので、記録ヘッドおよび再
生ヘッドをそれぞれ８個有する８ヘッドシステムであ
る。１２０で示すＣＣＤによってカラー画像が撮像さ
れ、Ａ／Ｄ変換およびカメラプロセッサ１２１により２
チャンネルのビデオ信号に変換される。各チャンネルの
ビデオ信号がＢＲＲエンコーダ１２２，１２３で圧縮符
号化され、ＥＣＣエンコーダ３０，３１に供給される。
【００３８】ＥＣＣエンコーダ３０，３１によって、各
チャンネルがさらに２チャンネルに分割され、４チャン
ネルの記録データが形成される。記録イコライザ３２、
回転トランス３３および記録ヘッドドライバ３４Ｒを介
して、８個の記録ヘッド３５，３６，３７，３８，３
９，４０，４１，４２に記録データが供給され、磁気テ
ープ１４上に斜めのトラックとして記録される。
【００３９】記録ヘッドと同様の再生ヘッド４３，４
４，４５，４６，４７，４８，４９，５０が設けられ、
再生ヘッドの出力信号が再生ヘッドドライバ３４Ｐにて
４チャンネルの再生信号とされる。この再生信号が回転
トランス３３を介して再生イコライザ５２に供給され
る。再生イコライザ５２の出力がＥＣＣデコーダ５３，
５４に供給され、エラー訂正処理がなされる。ＥＣＣデ
コーダ５３，５４の出力では、２チャンネルの再生デー
タが発生し、これらがＢＲＲデコーダ５５，５６で復号
される。
【００４０】サーボ回路５８からのスイッチングパルス
ＳＷＰがＥＣＣエンコーダ３０，３１、ＥＣＣデコーダ
５３，５４、記録ヘッドドライバ３４Ｒおよび再生ヘッ
ドドライバ３４Ｐに供給され、ヘッドの回転と同期した
タイミング制御がなされる。
【００４１】ＢＲＲデコーダ５５，５６で圧縮符号化が
解かれた再生データがコンシール回路５９に供給され、
訂正できないエラーの補間がなされる。コンシール回路
５９の出力が出力フィルタ１２７に供給される。出力フ
ィルタ１２７によって、（３：１：１）信号が（４：
２：２）信号へ変換され、出力ビデオ信号として取り出
される。
【００４２】入力オーディオデータは、オーディオプロ
セッサ１２６で所定の処理を施され、ＥＣＣエンコーダ
３０，３１に供給される。ビデオデータと同様に、１ト
ラックに記録される１チャンネルのオーディオデータ毎
に積符号の符号化がされている。また、再生時には、オ
ーディオデータは、ＥＣＣデコーダ５３，５４から取り
出され、オーディオプロセッサ１２６で所定の処理を施
され出力される。
【００４３】この図２に示す構成では、記録ヘッドおよ
び再生ヘッドが図１の構成の場合の２倍の個数（すなわ
ち、８個）設けられている。これは、ドラムの回転数を
図１の４ヘッドシステムの場合のものの半分とし、騒音
の発生を抑えるためである。すなわち、図２における４
個の記録ヘッド３５〜３８は、同一アジマスであり、記
録ヘッド３９〜４２も同一アジマスである。記録ヘッド
３５〜３８の組と記録ヘッド３９〜４２の組とは逆アジ
マスである。記録ヘッド３５（Ａ）および３６（Ｅ）の
対、記録ヘッド３７（Ｃ）および３８（Ｇ）の対、記録
ヘッド３９（Ｂ）および４０（Ｆ）の対、記録ヘッド４
１（Ｄ）および４２（Ｈ）の対は、それぞれ１８０°対
向で回転ドラム上に取り付けられている。
【００４４】そして、記録ヘッド３５，３７，３９，４
１がほぼ同時に磁気テープ１４をトレースし、次に、記
録ヘッド３６，３８，４０，４２がほぼ同時に磁気テー
プ１４をトレースする。ドラム回転数を１／２とし、ヘ
ッドの個数を２倍とするので、４ヘッドシステムと同一
のトラックパターンがテープ上に形成される。このよう
に、同時に記録されるトラックは４本ずつである。従っ
て、回転トランス３３を通る記録信号は４系統となり、
サーボ回路５８から供給されるスイッチングパルスＳＷ
Ｐによって対向ヘッドが選択される。再生ヘッド４３〜
５０も記録ヘッドと同様の関係を有する。
【００４５】図２の８ヘッドシステムでは、再生信号は
４系統で、図１の構成の倍の本数であるが、データレー
トは半分なので、入力段を追加すれば、それ以降は図１
の場合と全く同じ回路で処理できる。また、逆アジマス
についても同様の回路で良いので、結局、ＥＣＣデコー
ダ２１，２２（図１）とＥＣＣデコーダ５３，５４は、
全て同じＩＣで実現できる。この発明は、上述した４ヘ
ッドシステムのディジタルＶＴＲ（図１）および８ヘッ
ドシステムのディジタルＶＴＲ（図２）の何れに対して
も適用することができる。以下の説明は、４ヘッドのデ
ィジタルＶＴＲに対してこの発明を適用した場合であ
る。
【００４６】磁気テープ上に形成される１トラックのフ
ォーマットを図３に示す。このトラックは、ヘッドがト
レースする方向に沿って、データ配置を表している。１
トラックは、ビデオセクタＶ１、Ｖ２とオーディオセク
タＡ１〜Ａ４とに大別される。１トラック内に記録され
るビデオデータおよびオーディオデータを単位として積
符号の符号化がされる。ＯＰ１、ＯＰ２は、ビデオデー
タを積符号化した時に発生する外符号のパリティを示
す。オーディオデータを積符号化した時に発生する外符
号のパリティは、オーディオセクタ内に記録される。各
トラックは等間隔２３３バイトに区切られていて、その
ひとつひとつをシンクブロックと称す。
【００４７】１トラック内に記録される各データの長さ
の一例を図３に示す。この例では、１トラック内に、２
７５シンクブロック＋１２４バイトのデータが記録され
る。ビデオセクタは、２２６シンクブロックである。ま
た、１トラックの時間長は約５．６ｍｓである。セクタ
間の隙間に無記録部分が挟まっている。この隙間は、エ
ディットギャップと称され、セクタ単位の記録をする際
に、隣のセクタを消去してしまうことのないように設け
られている。
【００４８】図４Ａは、ビデオデータに対するエラー訂
正符号の構成の一例である。１トラックに記録される量
のビデオデータ毎にエラー訂正符号化がなされる。すな
わち、この１トラック分のビデオデータが（２１７×２
２６）に配列される。この配列の垂直方向に整列する２
２６ワード（１ワードは、ここでは１バイト）に対して
（２５０，２２６）リード・ソロモン符号の符号化（外
符号の符号化）がなされる。２４ワードの外符号のパリ
ティが付加される。外符号を用いることによって、一例
として、１０ワードまでの通常エラー訂正、並びに２４
ワードまでのイレージャ訂正を行うようにしている。
【００４９】また、２次元配列の水平方向に整列する２
１７ワード（ビデオデータまたは外符号のパリティ）に
対して、２ワードのＩＤが付加される。そして、水平方
向に整列する（２１７＋２＝２１９）ワードに対して
（２３１，２１９）リード・ソロモン符号の符号化（内
符号の符号化）がなされる。その結果、１２ワードの内
符号のパリティが発生する。内符号を用いることによっ
て、一例として、４ワードまでのエラー訂正を行い、ま
た、外符号のエラー訂正のためのイレージャフラグが生
成される。
【００５０】なお、オーディオデータに対しても、１ト
ラック中のデータ量は異なるが、ビデオデータと同様に
積符号の符号化がなされる。
【００５１】外符号の符号化がされ、ＩＤを含む外符号
の符号化出力に対して内符号の符号化がなされる。内符
号の符号化方向にデータが切り出され、ブロックシンク
が付加されることによって、図４Ｂに示すように、２３
３バイト長の１シンクブロックが構成される。すなわ
ち、図４Ａの配列の各行の（２＋２１７＋１２＝２３
１）ワードに対して２ワードのブロックシンクが付加さ
れる。磁気テープ上には、シンクブロックが連続するデ
ータがスクランブルの処理を受けてから記録される。
【００５２】各シンクブロックには、シンクパターンの
後に、２バイトのＩＤ（ＩＤ０およびＩＤ１）が挿入さ
れる。図５は、これらＩＤ０およびＩＤ１の構成を示
す。ＩＤ０は、シンクブロック番号を示す（図５Ａ）。
１トラック内のシンクブロックは、シンクブロック番号
によって、区別可能とされている。また、ＩＤ１には、
オーディオセクタ／ビデオセクタを区別するフラグＳｅ
ｃｔｏｒ ａ／ｖ、アジマスが異なる隣接するトラック
を区別するためのトラック番号Ｔｒａｃｋ ｂ／ａ、０
〜５のセグメント番号の情報が挿入される。さらに、圧
縮符号化のパラメータ（フレーム内符号化／フィールド
内符号化：Ｆｒｍ／Ｆｌｄ、高画質／標準画質：ＨＱ／
ＳＱ、シャッフリングパターンＳＦＰ）のフラグもＩＤ
１に挿入される（図５Ｂ）。
【００５３】さらに、各シンクブロック中の２１７ワー
ドのデータ中の先頭の１ワード（ＨＤで示す）は、デー
タヘッダである。このデータヘッダ中には、データの量
子化特性等を示す情報と共に、１ビットのシンクエラー
フラグ挿入される。
【００５４】次に図６を用いて、ＥＣＣデコーダ２１ま
たは２２のより詳細な構成を説明する。８ヘッドシステ
ムにおけるＥＣＣデコーダ５３（または５４）も、入力
系統が２倍となるのみで、図６と同様の構成である。図
６において、６０は、ＥＣＣデコーダのＩＣ回路の部分
を示す。このＥＣＣデコーダＩＣ６０は、内符号エラー
訂正機能、外符号エラー訂正機能、オーディオ信号処理
機能、エラーカウント機能、補助データ読出し機能を基
本的に有している。
【００５５】このＥＣＣデコーダＩＣ６０に対して、９
４Ｍｂｐｓの記録レートで再生されるシリアルデータ
と、それから生成したクロックがパラレルで入力され、
Ｓ／Ｐ変換器６１に入力され、シリアルからパラレルデ
ータへ変換された８ビット幅のデータと、１／８分周さ
れたクロックになる。
【００５６】この段階のデータは、高速の１ビット幅の
データが単純に１１Ｍｂｐｓレートの８ビット幅に低速
化されただけなので、バイト単位およびシンクブロック
単位の切れ目が適当であり、同期検出回路６２の同期検
出機能によって、それらが正規のデータ列に変換され
る。バイトの切れ目は、同期検出回路６２の出力端子の
ビットアサインに規定され、また、シンクブロックの切
れ目は、同期検出回路６２で追加されるストローブパル
スＳＴＢで規定される。次にレート変換器６３によっ
て、システムクロック４６ＭHzに乗せ替えられる。
【００５７】なお、ＥＣＣデコーダＩＣ６０は、８ヘッ
ドシステムに対応するため、メイン系とサブ系との２系
統の入力を有する。以上は、メイン系を通った入力に対
する回路であるが、サブ系の入力に対しても同様の構成
が設けられている。サブ系の再生データを処理するため
に、メイン系と同様にＳ／Ｐ変換器６５、同期検出回路
６６、レート変換器６７が設けられている。これらの回
路が出力するデータパケットは、混合器６８のＯＲ回路
で１系統に混合される。もともと１１Ｍｂｐｓのレート
で来た信号が４６Ｍｂｐｓのレートに変換される。従っ
て、各パケット間に隙間が空くので、サブ系とメイン系
のデータの混合が可能である。但し、無造作に混合処理
を行うと、両方の系のデータが衝突するため、二つのレ
ート変換器６３，６７は互いにビジーを参照に調歩して
いて、相手の出力中は出力を留めるようにしている。こ
のとき同時に、パケットの出所が判別できるように、サ
ブ／メインという１ビットのフラグをパケット中に埋め
込む。
【００５８】入力されるスイッチングパルスＳＷＰは、
内部回路の遅延時間分、タイミング生成器６４にて遅延
され、また、テープ走行方向を示す情報等が同様に遅延
され、レート変換器６３，６７にてパケットに埋め込ま
れる。レート変換器６３，６７は、ヘッド切替えのタイ
ミングで初期化され、ストローブパルスＳＴＢでカウン
トされるカウンタを有し、このカウンタによって、フォ
ーマット的にデータ無記録区間（以下ギャップと称す
る）であるか否かを判別し、その情報もパケットに折り
込む。
【００５９】混合器６８から出力されたパケットは、内
符号デコーダ６９によって内符号訂正される。内符号デ
コーダ６９からのデータには、例えば訂正不能か否か、
何バイト訂正したかといったエラー訂正情報がパケット
上にも埋め込まれて、ＩＤ再現回路７１に入力される。
内符号デコーダ６９で内符号訂正不能だった場合、ＩＤ
を信用できない。しかしながら、後述するメモリコント
ローラ７４では、そのＩＤを参考にして外符号訂正の系
列や順番を決めるので、ＩＤを再現する必要がある。前
後の訂正不能でないパケットのＩＤなどから予想して、
訂正不能のパケットのＩＤを再現するのが、ＩＤ再現回
路７１の機能である。このＩＤ再現回路７１は、後から
来るパケットも参照するために、３個のパケットを格納
できるＲＡＭを、メイン系とサブ系とでそれぞれに持っ
ている。そのＲＡＭを流用して、１６ビット幅への変
換、並びにビデオ外符号デコーダ７６との調歩を行って
いる。
【００６０】なお、内符号デコーダ６９から得られるエ
ラー訂正情報は、図示されないエラーモニタに入力され
る。エラーモニタで、エラー訂正情報とその他の情報と
が併せてエンコードされ、メイン／サブそれぞれの信号
に集約され、ＥＣＣデコーダＩＣ６０の外部に出力され
る。この出力をＤ／Ａ変換することで、エラー訂正の状
態を観測することができる。
【００６１】ＩＤ再現回路７１から出力されるデータ
は、デスクランブラ７２によって、デスクランブル処理
などが加えられる。デスクランブラ７２から出力された
本線データは、メモリコントローラ７４を介してＩＣに
外付けのＳＤＲＡＭ（Synchronous Dynamic Random Acc
ess Memory) ７５に蓄えられていく。
【００６２】この際、メモリコントローラ７４は、デス
クランブラ７２から来るデータのタイミングコントロー
ルおよびＳＤＲＡＭ７５へのセグメント別にビデオデー
タ、オーディオデータに分けて書込むためのアドレスコ
ントロールを行う。
【００６３】メイン系のビデオデータが１エラー訂正符
号ブロック（１トラック分）溜まったところで、ビデオ
外符号デコーダ７６による外符号訂正処理を行うため
に、ＳＤＲＡＭ７５に対して読出しコントロールを行
い、外符号方向にデータを読み込み、ビデオ外符号デコ
ーダ７６へデータを送る。メモリコントローラ７４は、
外符号の処理が終わったデータから再びＳＤＲＡＭ７５
に戻すための書き込みを行う。
【００６４】１トラック分の外符号の復号処理が終わっ
たデータに対して、メモリコントローラ７４がメイン／
サブデータの選択を行って、内符号方向に読出して、図
示されないＩＤリナンバ回路を介して圧縮デコーダとの
インターフェイスのためにＩＤを付け替えられ、端子７
７から出力される。
【００６５】一方、オーディオデータは、１フィールド
分（オーディオデータの１つのエラー訂正符号化単位）
がＳＤＲＡＭ７５に溜まると、オーディオ処理回路７８
に供給される。オーディオ処理回路７８で外符号訂正，
デシャッフリング，エラー補間などの所定の処理がなさ
れた後、シリアルデータに変換され、端子７９から出力
される。
【００６６】以上説明した他に、システムコントロール
のマイコン（以下、シスコンと称する）とのインターフ
ェース８０が設けられ、シスコンによって各種設定をし
たり、エラー情報を読み取ったりすることが可能とされ
ている。さらに、図示しないが、ビデオデータ以外のビ
デオ補助データを抽出する回路と、オーディオデータ以
外のオーディオ補助データを抽出する回路とが設けら
れ、抽出された補助データがインターフェース８０を介
してシスコンへ送られる。さらに、エラー数を計数する
エラーカウンタ７３も設けられている。
【００６７】なお、シスコンとのデータのやりとりは、
インターフェイス８０，タイミング生成回路６４，エラ
ーカウンタ７３，メモリコントローラ７４，外符号デコ
ーダ７６，オーディオ処理回路７８，インターフェイス
８０の順に、所定のビット幅のバス８１を用いデータが
流される。各部において、バス８１から必要なデータが
取り出される。また、各部において、インターフェイス
８０で読み出されるためのデータがバス８１に対して流
される。
【００６８】次に、磁気テープ１４上のデータがＳＤＲ
ＡＭ７５に書き込まれるまで、どのように変化していく
かを、図７〜図１３を用いて説明する。図７は、テープ
上の記録パターンを示す。図３を参照して、上述したよ
うに、１トラックは６個のセクタに分割されており、Ｉ
Ｄ０という、セクタ内で連続した通し番号が振られる
（１６進表記）。各セクタの間は、エディットギャップ
と称される無記録部分が設けられる。このエディットギ
ャップは、セクタ単位の記録をするとき、記録しないセ
クタを破壊しないためのマージンとして設けられる。実
際には、このエディットギャップに対して同期検出のた
めに同期パターンＳＹ０，ＳＹ１，およびＩＤ０，ＩＤ
１が記録される。また、全セクタを記録する際には、残
りをサブナイキスト周波数の信号で満たすことになって
いる。
【００６９】この信号が再生され、同期検出回路６２で
同期検出まで終了すると、図８のようなデータ列ができ
る。これは記録時のデータ列と全く同じであり、先頭か
ら、同期検出に使う固定パターンＳＹ０，ＳＹ１，シン
クブロックの特定に使うＩＤ０，ＩＤ１，２１７ｂｙｔ
ｅのデータ本体Ｄ０〜Ｄ２１６，内符号訂正のための１
２ｂｙｔｅのパリティｉｐ０〜ｉｐ１１という構成とさ
れる。
【００７０】このデータ列がレート変換器６３に供給さ
れ、図９に示されるようなパケットとされる。レートが
高くなるため、それまで間断なく連なっていたパケット
は、不連続とされる。このとき、ＳＹ０，ＳＹ１は除去
され、代わりにｐｉｄ０とｉｄ２というデータが組み込
まれる。
【００７１】ｐｉｄ０は図７に示された値を取る。図１
０Ａは、ｐｉｄ０の構成を示す。このｐｉｄ０は、ヘッ
ド切替えを示す信号ＳＷＰからの時間で予想したＩＤ０
の期待値である。従って、基本的にＩＤ０と同じ値を取
る。しかしながら、エディットギャップの区間では不要
であるため、この区間では’ｆｆｈ’が代入される。ま
た、これにより、その区間がエディットギャップである
ことが示される。なお、「ｈ」が付された数値は、１６
進表記であることを表す。各図中では、煩雑さを避ける
ために「ｈ」の表記は省略されている。
【００７２】図１０Ｂは、ｉｄ２の構成を示す。このｉ
ｄ２は、先に述べたヘッドの切替えを示すフラグＯｐｐ
Ｈｅａｄ，Ｓｕｂ／Ｍａｉｎの判別に使うフラグＳｕｂ
Ｈｅａｄ，テープ走行方向を示すフラグＴａｐｅＤｉ
ｒ，ＤＴ Ｊｕｍｐを示すフラグＪｕｍｐ，ＳＹ０とＳ
Ｙ１が正しい値だったかどうかを示すフラグＦａｂＳｙ
ｎｃといった情報を含む。他のビットは、この段階では
未定とされ’０’が代入される。
【００７３】図９に戻り、レート変換器６３では、トラ
ックの切り替わり目、すなわちスイッチングパルスＳＷ
Ｐに基づくタイミング９０や９１（図７を参照）で、Ｎ
ｕｌｌパケット９２が付加される。このＮｕｌｌパケッ
ト９２でｉｄ２が伝送される。このＮｕｌパケット９２
は、図９に示されるように、２ｂｙｔｅからなる短いパ
ケットであり、先頭のｐｉｄ０が’００ｈ’であること
で特定できる。
【００７４】次いで、内符号デコーダ６９で内符号訂正
され、図１１に示されるデータ列を得る。ｉｐ０〜ｉｐ
１１は、内符号訂正処理が済むと不要となるので除去さ
れ、代わりに’０’で満たされる。また、内符号訂正の
結果がｃ１ｅｆとされ、そのパケットに組み込まれる。
図１０Ｃは、ｃ１ｅｆの構成を示す。このように、ｃ１
ｅｆは、３ビットからなる内符号訂正による実訂正数Ｔ
ｔｌＥＲＲ，それぞれ１ビットずつからなる、訂正不能
を表すフラグＥｒｒｏｒおよびｉｄ２から書き写したフ
ラグＦａｂＳｙｎｃを含む。
【００７５】続くＩＤ再現回路７１において、ＳＤＲＡ
Ｍ７５のビット幅に合わせるため、データ列の幅が１６
ビットとされる。同時に、メモリコントローラ７４がＳ
ＤＲＡＭ７５のアドレスを計算するための時間を確保す
るため、ＩＤ０，ＩＤ１の期間を延ばす処置も加わる。
これは、メモリコントローラ７４から出力される信号ｂ
ｕｓｙを参照してなされる。図１２は、ＩＤ再現回路７
１から出力されるパケットを示す。パケットの先頭に配
されるｐｉｄ０，ｉｄ２は、図１２に示されるように、
パケットの後端側に転写され、ＳＤＲＡＭ７５に書き込
めるようにされる。
【００７６】ここでは、ｉｄ２にＲｅｑＣ２と称される
フラグが加わる。これは、外符号訂正が省略可能か否か
を判断するためのフラグである。ＩＤ再現回路７１で
は、ＩＤ０の連続性が検出される。このＩＤ再現回路７
１は、エラーのＩＤ０を前のパケットのＩＤ０から求め
る回路を有する。この回路出力は、ＩＤ０の期待値と考
えることができる。正常に内符号訂正されたＩＤ０がこ
の期待値と異なる場合、パケットの欠落や重複があった
とされる。このようにしてＩＤ０の連続性が検出され、
その検出結果がＲｅｑＣ２に乗せられる。
【００７７】データＤ０〜Ｄ２１６は、記録時に、記録
周波数の分布を平坦化させるために、ＥＣＣエンコーダ
５によって、例えばＭ系列によってスクランブルが掛け
られている。これらのデータは、デスクランブラ７２を
介して元の値に戻される。図１３は、デスクランブラ７
２から出力されるパケットを示す。デスクランブラ７２
では、さらに、ＳＤＲＡＭ７５のチェック用のＣＲＣＣ
(Cyclic RedundancyCheck Code) が後端側に埋め込ま
れる。このパケットは、メモリコントローラ７４を介し
てＳＤＲＡＭ７５に蓄えられる。
【００７８】次に、デスクランブラ７２について説明す
る。図１４は、デスクランブラ７２の構成の一例を概略
的に示す。このデスクランブラ７２には、シスコンから
出された設定情報などがエラーカウンタ７３を介して供
給される。このシスコンからの設定情報は、図１４中で
「ｆｒｏｍ ＥＣ」として表されている。同様に、エラ
ーカウンタ７３とインターフェイス８０とを介してシス
コンに対して送られる情報を「ｔｏ ＥＣ」として表
す。
【００７９】デスクランブラ７２に対して、パケットと
共にストローブ信号ＳＴＢが供給される。パケットがデ
スクランブル回路１００，ＳＦＰ統一化回路１０１，お
よびＣＲＣＣ回路１０２を介して出力される。ＳＦＰ統
一化回路１０１は、変速再生時のデータ更新率を改善す
る回路である。ＣＲＣＣ回路１０２は、パケットに対し
てＣＲＣＣとフラグＲｅｑＣ２とを折り込む。デスクラ
ンブル回路１００については、後述する。
【００８０】パケットから抽出されたｐｉｄ０および信
号ＳＴＢとがコントローラ１０３に供給される。また、
コントローラ１０３に対して、シスコンからの設定情報
が供給される。コントローラ１０３は、デスクランブラ
７２の全体を制御するもので、コントローラ１０３によ
って、供給された信号ＳＴＢおよびシスコンからの設定
情報とに基づき、デスクランブラ７２内部で必要とされ
るタイミング信号や各種のステータス信号が生成され
る。タイミング信号がデスクランブル回路１００，ＳＦ
Ｐ統一化回路１０１，ＣＲＣＣ計算回路１０２，および
エラーカウント回路１０４に対して供給される。各種ス
テータス信号がＳＦＰ統一化回路１０１およびエラーカ
ウント回路１０４に対して供給される。
【００８１】デスクランブル回路１００から出力された
パケットは、ＳＦＰ統一化回路１０１に供給されると共
に、エラーカウント回路１０４に対して供給される。エ
ラーカウント回路１０４は、供給されたパケットから各
種エラー情報を抽出してまとめ、エラーカウンタ７３に
対して供給する。
【００８２】エラーカウント回路１０４において、ｉｄ
２からＳｕｂＨｅａｄおよびＯｐｐＨｅａｄとが抽出さ
れ、信号Ｈｅａｄとされる。ＩＤ１のＬＳＢが信号ａ／
ｖとされる。
【００８３】ｃ１ｅｆのフラグＥｒｒｏｒから正常シン
クブロックを表す信号ｃｏｒｒｅｃｔが生成される。エ
ラーカウント回路１０４には、シスコンにより設定され
た情報として、シスコン設定情報ｅｃｔａｒｇが供給さ
れる。このシスコン設定情報ｅｃｔａｒｇによって、信
号ｃｏｒｒｅｃｔの対象が選択される。例えば、「エデ
ィットギャップ以外」，「訂正されたエラーも無し」，
「エラーがｎ個（ｎ＝２〜５）未満，および「ＳＹ０，
ＳＹ１もエラー無し」といった条件から信号ｃｏｒｒｅ
ｃｔの対象が選択される。これらは、パケット内のｃ１
ｅｆから得られる情報である。
【００８４】ｃ１ｅｆの、実訂正数を表すＴｔｌＥＲＲ
から、エラーの小計を表す信号ｓｕｂｔｔｌが生成され
る。この信号ｓｕｂｔｔｌも、シスコン設定情報ｅｃｔ
ａｒｇに基づき、パケット中のデータＤ０〜Ｄ２１６の
中で値が０以外のバイト数を数えるようにすることが可
能とされる。そのため、この信号ｓｕｂｔｔｌは、例え
ば８ビットのビット幅を有する。
【００８５】これらの、信号Ｈｅａｄ，ａ／ｖ，ｃｏｒ
ｒｅｃｔ，およびｓｕｂｔｔｌがエラーカウンタ７３に
対して供給される。また、これらの信号は、１パケット
に付き１回更新される。この更新毎に、この更新を認識
するための信号ｖａｌｉｄが出力される。この信号ｖａ
ｌｉｄも、カウントパルスとしてエラーカウンタ７３に
対して供給される。
【００８６】エラーカウント回路１０４で抽出されたエ
ラー情報は、外符号訂正の要／不要を判断するＯＯＰＳ
判定回路１０５に供給される。このＯＯＰＳ判定回路１
０５には、シスコンにより設定された情報として、再生
品質に対応した条件によるシスコン設定情報ＯＯＰＳが
供給される。このシスコン設定情報ＯＯＰＳとエラーカ
ウント回路１０４から供給されＡエラー情報とに基づ
き、フラグＲｅｑＣ２が生成される。このフラグＲｅｑ
Ｃ２は、ＣＲＣＣ計算回路１０２に供給され、ｉｄ２の
フラグＲｅｑＣ２に反映される。
【００８７】上述したように、フラグＲｅｑＣ２は、メ
モリコントローラ７４に対して外符号訂正を要求するフ
ラグである。この実施の一形態では、通常再生におい
て、「パケットが全て連続である」という条件と、「内
符号訂正で訂正不能が一切無い」という条件とが共に満
たされた場合、外符号訂正が不要とされる。前者の、パ
ケットの連続性は、上述のようにＩＤ再現回路７１で検
出される。後者は、このデスクランブラ７２で加えら
れ、１トラック内で通しての情報としてＲｅｑＣ２に乗
せられる。
【００８８】このように、ＯＯＰＳ判定回路１０５で、
映像データのパケットについて、ＩＤ再現回路７１が付
加したＲｅｑＣ２が抽出され、パケットの連続性の有無
が検出され、エラーカウンタ回路１０４で、エラーの有
無が検出される。「パケットの連続性が無い」および
「エラーが有る」という条件のうち、何方か一方が満足
されれば、内部フラグがセットされる。双方共に満足す
る場合に、内部フラグが保持される。この評価が１トラ
ック中で繰り返しなされる。トラックが切り替わったと
ころで、内部フラグがレジスタに写される。そして、こ
の内部フラグは、フラグＲｅｑＣ２としてレジスタから
パケットに対して乗せられる。内部フラグは、パケット
にフラグが乗せられると同時にリセットされる。
【００８９】こうして、フラグＲｅｑＣ２は、１トラッ
ク通して、上述の２つの条件を満足しないパケットが１
つでもあればセットされた状態となり、このとき、メモ
リコントローラ７４により外符号デコーダ７６が起動さ
れ外符号訂正がなされる。勿論、この内部フラグは、メ
イン／サブ系統に対してそれぞれ用意されている。
【００９０】なお、このとき、上述の信号ｃｏｒｒｅｃ
ｔと同様に、「エラー有り」とする条件を変更・追加で
きる。これは、シスコン設定情報ＯＯＰＳに基づきなさ
れる。ここでは、「エラー有り」の条件として、「エラ
ー有り、若しくはＳＹ０，ＳＹ１にエラー有り」，「エ
ラー訂正不能、または訂正されたエラーがｎ個（ｎ＝２
〜５）以上」，および「エラー訂正不能有りだけ」が選
択できる。前に記されたものほど条件が緩く、外符号訂
正が省略できる確率が高まる反面、内符号訂正における
誤訂正に対する耐性が弱まる。
【００９１】次に、この発明の主旨である、デスクラン
ブル回路１００についてより詳細に説明する。この実施
の一形態では、ＳＤＲＡＭ７５にデータ幅が１６ビット
のものを用いている。一方、内符号訂正は、８ビットを
１シンボルとして行なわれるため、内符号訂正後に８ビ
ットから１６ビットへのビット幅の変換が必要となる。
この例では、上述のように、この変換をＩＤ再現回路７
１が有するＲＡＭを流用することで行ない、そのために
別途ＲＡＭなどを設ける必要がないようにされている。
そのため、ＩＤ再現回路７１の後段に位置するデスクラ
ンブラ７２でも、１６ビット幅のデータを扱えるように
する必要がある。
【００９２】この発明においては、デスクランブラ７２
（デスクランブル回路１００）で１６ビットデータを扱
えるようにするため、上述の従来技術で説明すると共に
図１８Ｂに示した生成多項式Ｇを自乗し、これにより得
られる生成多項式Ｇ2 を用いる。図１５Ｂは、この自乗
によって得られた生成多項式Ｇ2 を示す。そして、上述
の従来技術で説明した、図１８Ａに示される回路と共
に、この図１５Ｂに示される式と等価に構成された回路
（図１５Ａ）を用いて１６ビットデータを扱えるように
する。なお、図１５Ａにおいて、上述の図１８Ａと対応
する部分には同一の符号を付し、詳細な説明を省略す
る。
【００９３】図１６は、上述の図１８Ａおよび図１５Ａ
に示された構成を用いて行なう１６ビットデータの処理
を概念的に示す。図１６中で、Ｇ2 回路１１３が図１５
Ａに示される回路に対応し、Ｇ回路１１４が図１８Ａに
示される回路に対応する。また、８ビットのデータを並
列的に扱えるフリップフロップ１１２は、図１７のフリ
ップフロップ２００ａ〜２００ｈに相当する。
【００９４】パケットは、上位８ビットと下位８ビット
とに分けられ、上位８ビットが入力端１１０ｂから、下
位８ビットが入力端１１０ａからそれぞれ供給される。
下位８ビットのデータが分岐し８ビットパラレルでの切
り替えができるようにされたスイッチ回路１１１の端子
１１１ａに供給される。スイッチ回路１１１は、例えば
コントローラ１０３から供給されるタイミング信号によ
って制御される。先ず、パケットの先頭でスイッチ回路
１１１において端子１１１ａが選択され、パケット先頭
に埋め込まれたＩＤ０が取り込まれる。取り込まれたＩ
Ｄ０がフリップフロップ１１２に供給され、Ｍ系列の初
期値とされる。これによりＭ系列の開始点が指定され
る。フリップフロップ１１２の出力がＧ2 回路１１３お
よびＧ回路１１４に共に供給される。
【００９５】次のサイクルからは、スイッチ回路１１１
において端子１１１ｂが選択される。これにより、フリ
ップフロップ１１２の出力が供給されたＧ2 回路１１３
の出力がフリップフロップ１１２に供給され、フィード
バックがなされる。これにより、１サイクルに付き１６
ステップ進むＭ系列が実現される。
【００９６】Ｇ2 回路１１３の出力で得られるＭ系列
は、第９ステップから第１６ステップまでの８ビットで
ある。第１ステップから第８ステップまでの８ビット
は、Ｇ回路１１４で得られる。フリップフロップ１１２
の出力がＧ回路１１４に供給される。Ｇ回路１１４から
第１ステップから第８ステップまでのＭ系列が出力され
る。こうして、Ｇ2 回路１１３およびＧ回路１１４とに
よって、１６ステップ分のＭ系列が揃う。
【００９７】Ｇ2 回路１１３の出力が８ビットパラレル
処理ができるようにされたＥｘＯＲゲート１１５の一方
の入力端に供給される。ＥｘＯＲゲート１１５の出力が
８ビットパラレルでの切り替えができるようにされたス
イッチ回路１１７の入力端１１７ａに供給される。一
方、端子１１０ｂから供給されたパケットの上位側８ビ
ットは、スイッチ回路１１７の入力端１１７ｂに供給さ
れると共に、ＥｘＯＲゲート１１５の他方の入力端に供
給される。ＥｘＯＲゲート１１５で、一方の入力端に供
給された第９ステップから第１６ステップまでのＭ系列
に基づき、供給されたパケットの上位側８ビットのデス
クランブル処理がなされる。
【００９８】同様に、Ｇ回路１１４の出力が８ビットパ
ラレル処理ができるようにされたＥｘＯＲゲート１１６
の一方の入力端に供給される。ＥｘＯＲゲート１１６の
出力が８ビットパラレルでの切り替えができるようにさ
れたスイッチ回路１１８の入力端１１８ａに供給され
る。一方、端子１１０ａから供給されたパケットの下位
側８ビットは、スイッチ回路１１８の入力端１１８ｂに
供給されると共に、ＥｘＯＲゲート１１６の他方の入力
端に供給される。ＥｘＯＲゲート１１６で、一方の入力
端に供給された第１ステップから第８ステップまでのＭ
系列に基づき、供給されたパケットの下位側８ビットの
デスクランブル処理がなされる。
【００９９】このようにして、ＥｘＯＲゲート１１５お
よび１１６とで、１６ビット幅のデスクランブルが演算
される。なお、スクランブルが掛けられているのは、パ
ケット中のデータＤ０〜Ｄ２１６であるから、その期間
だけＥｘＯＲ１１５および１１６の出力をそれぞれ選択
し、それ以外の期間では端子１１０ｂおよび１１０ａ側
をそれぞれ選択するように、スイッチ回路１１７および
１１８が制御される。スイッチ回路１１７および１１８
の出力は、それぞれパケットの上位側８ビット（出力１
１９ａ）および下位側８ビット（出力１１９ｂ）とさ
れ、本線データとしてデスクランブル回路１００から出
力される。
【０１００】なお、上述では、データ圧縮型のディジタ
ルＶＴＲとしてこの実施の一形態が説明されているが、
これは一例であって、この発明はこれに限定されるもの
ではない。例えば、この発明は、データが非圧縮である
装置にも適用することができる。さらに、ドラム回転数
やフレーム周波数が異なっても構わない。もちろん、Ｖ
ＴＲに限らず、一定の間隔のデータパケットにより構成
されるデータ伝送で、エラー訂正回路を有するあらゆる
システムにおいて、この発明の応用が可能である。
【０１０１】また、この発明は、Ｍ系列は、原始多項式
がこの例で用いたものと異なっても同様に構成すること
が可能である。さらに、８次以外の次数のものにも対応
可能である。
【０１０２】さらにまた、この実施の一形態において
は、８次の構成（Ｇ2 回路１１３およびＧ回路１１４）
を２つ並列に用いて１６ビット処理を行なっているが、
これはこの例に限定されない。次数の整数倍のビット幅
であれば、生成多項式による行列式の従属数を増やすこ
とで、この例と同様の応用が可能である。
【０１０３】上述の説明で用いた図１５Ａおよび図１８
Ａの構成は、原理図であって、例えば論理圧縮によって
別の回路で実現されることも有り得るものである。一例
として、図１５Ａに示した構成をこの通りに記述せず、
図１８Ａに示した構成を従属接続した形のままで記述
し、それを論理圧縮して図１５Ａに示す構成を得ること
も可能である。また、１６図に示した構成も、この通り
のブロック構成にする必要はなく、例えば各ブロックを
シームレスに構成することも可能である。つまり、図１
８Ｂに示す生成多項式Ｇを２回通ったのと等価な回路で
データがフィードバックされるように構成することで、
この発明による効果を得ることができる。
【０１０４】また、タイミング的に余裕があれば、Ｇ2
回路１１３を設けず、Ｇ回路１１４の出力にＧ回路１１
４と同一の回路を接続し、この出力をスイッチ回路１１
１に戻すようにもできる。この場合でも、論理圧縮など
によって異なる回路に変形してもよい。
【０１０５】さらに、この実施の一形態では、図１６に
示される構成でデスクランブル処理を行なうように説明
しているが、これはこの例に限定されない。例えば、同
一の構成で以てスクランブル処理を行なうことも可能で
ある。また、単純なＭ敬礼津発生回路としても用いるこ
とができる。
【０１０６】
【発明の効果】以上説明したように、この発明によれ
ば、Ｍ系列の次数と異なるデータビット幅でデスクラン
ブル処理（あるいはスクランブル処理）が可能となる効
果がある。
【０１０７】また、それにより、回路の自由度が高まる
という効果がある。例えば、１６ビット幅のデータを８
ビット幅に変換して処理を行なうと、レートが倍になっ
てしまい、タイミング調整などが必要になってしまう。
この発明を用いることで、このような問題が解消でき
る。
【図面の簡単な説明】
【図１】この発明に適用できる、４ヘッドシステムによ
るディジタルＶＴＲの記録・再生系の構成の一例を示す
ブロック図である。
【図２】この発明に適用できる、８ヘッドシステムによ
るディジタルＶＴＲの記録・再生系の構成の一例を示す
ブロック図である。
【図３】磁気テープ上に形成される１トラックのフォー
マットを示す略線図である。
【図４】積符号によるエラー訂正符号を説明するための
略線図である。
【図５】ＩＤ０およびＩＤ１の構成の一例を示す略線図
である。
【図６】ＥＣＣデコーダのＩＣ回路の一例を示すブロッ
ク図である。
【図７】磁気テープ上の記録パターンを示す略線図であ
る。
【図８】ＥＣＣデコーダ内部でのデータの変化を説明す
るための略線図である。
【図９】ＥＣＣデコーダ内部でのデータの変化を説明す
るための略線図である。
【図１１】ＥＣＣデコーダ内部でのデータの変化を説明
するための略線図である。
【図１２】ＥＣＣデコーダ内部でのデータの変化を説明
するための略線図である。
【図１３】ＥＣＣデコーダ内部でのデータの変化を説明
するための略線図である。
【図１４】デスクランブラの構成の一例を概略的に示す
ブロック図である。
【図１５】生成多項式Ｇを自乗した生成多項式Ｇ2 によ
るＧ2 回路の原理を示す原理図である。
【図１６】１６ビットのビット幅でＭ系列を扱う構成の
一例を示す概念図である。
【図１７】原始多項式に基づくデスクランブル回路の基
本的な構成の一例を示すブロック図である。
【図１８】生成多項式Ｇに基づきＭ系列を８ビットパラ
レルに生成するＧ回路の原理を示す原理図である。
【符号の説明】
１４・・・磁気テープ、２１，２２，５３，５４・・・
ＥＣＣデコーダ、６０・・・ＥＣＣデコーダＩＣ、６
３，６７・・・レート変換器、６９・・・内符号デコー
ダ、７１・・・ＩＤ再現回路、７２・・・デスクランブ
ラ、７４・・・メモリコントローラ、７５・・・ＳＤＲ
ＡＭ、７６・・・ビデオ外符号デコーダ、１００・・・
デスクランブル回路、１０４・・・エラーカウント回
路、１０５・・・ＯＯＰＳ判定回路、１１３・・・生成
多項式Ｇに基づく回路Ｇ、１１４・・・生成多項式Ｇ2
に基づく回路Ｇ2 、１２２・・・積算器を構成する加算
器、１２３・・・積算器を構成するフリップフロップ
【手続補正書】
【提出日】平成９年８月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】追加
【補正内容】
【図面の簡単な説明】
【図１】この発明に適用できる、４ヘッドシステムによ
るディジタルＶＴＲの記録・再生系の構成の一例を示す
ブロック図である。
【図２】この発明に適用できる、８ヘッドシステムによ
るディジタルＶＴＲの記録・再生系の構成の一例を示す
ブロック図である。
【図３】磁気テープ上に形成される１トラックのフォー
マットを示す略線図である。
【図４】積符号によるエラー訂正符号を説明するための
略線図である。
【図５】ＩＤ０およびＩＤ１の構成の一例を示す略線図
である。
【図６】ＥＣＣデコーダのＩＣ回路の一例を示すブロッ
ク図である。
【図７】磁気テープ上の記録パターンを示す略線図であ
る。
【図８】ＥＣＣデコーダ内部でのデータの変化を説明す
るための略線図である。
【図９】ＥＣＣデコーダ内部でのデータの変化を説明す
るための略線図である。
【図１０】ｐｉｄ０，ｉｄ２，およびｃ１ｅｆを説明す
るための略線図である。
【図１１】ＥＣＣデコーダ内部でのデータの変化を説明
するための略線図である。
【図１２】ＥＣＣデコーダ内部でのデータの変化を説明
するための略線図である。
【図１３】ＥＣＣデコーダ内部でのデータの変化を説明
するための略線図である。
【図１４】デスクランブラの構成の一例を概略的に示す
ブロック図である。
【図１５】生成多項式Ｇを自乗した生成多項式Ｇ２によ
るＧ２回路の原理を示す原理図である。
【図１６】１６ビットのビット幅でＭ系列を扱う構成の
一例を示す概念図である。
【図１７】原始多項式に基づくデスクランブル回路の基
本的な構成の一例を示すブロック図である。
【図１８】生成多項式Ｇに基づきＭ系列を８ビットパラ
レルに生成するＧ回路の原理を示す原理図である。
【符号の説明】 １４・・・磁気テープ、２１，２２，５３，５４・・・
ＥＣＣデコーダ、６０・・・ＥＣＣデコーダＩＣ、６
３，６７・・・レート変換器、６９・・・内符号デコー
ダ、７１・・・ＩＤ再現回路、７２・・・デスクランブ
ラ、７４・・・メモリコントローラ、７５・・・ＳＤＲ
ＡＭ、７６・・・ビデオ外符号デコーダ、１００・・・
デスクランブル回路、１０４・・・エラーカウント回
路、１０５・・・ＯＯＰＳ判定回路、１１３・・・生成
多項式Ｇに基づく回路Ｇ、１１４・・・生成多項式Ｇ２
に基づく回路Ｇ２、１２２・・・積算器を構成する加算
器、１２３・・・積算器を構成するフリップフロップ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 Ｍ系列によるスクランブル処理を行なう
    スクランブル装置において、 ｎ次のＭ系列を発生する生成多項式によってなる第１の
    行列式を自乗して得られる第２の行列式を用い、上記Ｍ
    系列を２ｎビット幅のデータとして扱うことを特徴とす
    るスクランブル装置。
  2. 【請求項２】 Ｍ系列によるデスクランブル処理を行な
    うデスクランブル装置において、 ｎ次のＭ系列を発生する生成多項式によってなる第１の
    行列式を自乗して得られる第２の行列式を用い、上記Ｍ
    系列を２ｎビット幅のデータとして扱うことを特徴とす
    るデスクランブル装置。
  3. 【請求項３】 Ｍ系列によるスクランブル処理を行なう
    スクランブル方法において、 ｎ次のＭ系列を発生する生成多項式によってなる第１の
    行列式を自乗して得られる第２の行列式を用い、上記Ｍ
    系列を２ｎビット幅のデータとして扱うことを特徴とす
    るスクランブル方法。
  4. 【請求項４】 Ｍ系列によるデスクランブル処理を行な
    うデスクランブル方法において、 ｎ次のＭ系列を発生する生成多項式によってなる第１の
    行列式を自乗して得られる第２の行列式を用い、上記Ｍ
    系列を２ｎビット幅のデータとして扱うことを特徴とす
    るデスクランブル方法。
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