JP3066282B2 - メモリのライト制御回路 - Google Patents
メモリのライト制御回路Info
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- JP3066282B2 JP3066282B2 JP4076495A JP4076495A JP3066282B2 JP 3066282 B2 JP3066282 B2 JP 3066282B2 JP 4076495 A JP4076495 A JP 4076495A JP 4076495 A JP4076495 A JP 4076495A JP 3066282 B2 JP3066282 B2 JP 3066282B2
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Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、音声データを記憶する
メモリのライト制御回路に関し、特に、音声記録再生装
置に好適な同回路に関する。
メモリのライト制御回路に関し、特に、音声記録再生装
置に好適な同回路に関する。
【0002】
【従来の技術】近年、VTRにおいて、高速再生時に再
生音声が自然に聴こえるようにしたダイジェストプレイ
と呼ばれる機能が付加されるようになってきた。この機
能は、VTRによって、3倍,5倍等の高速再生を行っ
た際に、音声は通常の速さで聴こえるようにしたもの
で、高速再生された音声データを一旦メモリにライト
し、このメモリから通常の速度で、記憶した音声データ
をリードして再生するものである。この場合、リード速
度がライト速度に比べ遅いので、リード可能な量の音声
データのみがメモリに記憶され、残りの再生データは記
憶されることなく捨てられる。
生音声が自然に聴こえるようにしたダイジェストプレイ
と呼ばれる機能が付加されるようになってきた。この機
能は、VTRによって、3倍,5倍等の高速再生を行っ
た際に、音声は通常の速さで聴こえるようにしたもの
で、高速再生された音声データを一旦メモリにライト
し、このメモリから通常の速度で、記憶した音声データ
をリードして再生するものである。この場合、リード速
度がライト速度に比べ遅いので、リード可能な量の音声
データのみがメモリに記憶され、残りの再生データは記
憶されることなく捨てられる。
【0003】例えば、3倍速再生時には、通常再生で9
秒間の音声データは3秒間で高速再生されるが、そのう
ち1秒間のみデータがメモリにライトされ、このデータ
が通常速度で3秒間でリードされて放音され、残りの6
秒間の音声は間引かれることとなる。図4に、このよう
な高速再生の場合について、リードアドレスとライトア
ドレスの動きを示す。この図は、3倍速再生の例であ
り、横軸が時間、縦軸がメモリのアドレスを示してお
り、リードアドレスは実線で、ライトアドレスは波線で
表されている。
秒間の音声データは3秒間で高速再生されるが、そのう
ち1秒間のみデータがメモリにライトされ、このデータ
が通常速度で3秒間でリードされて放音され、残りの6
秒間の音声は間引かれることとなる。図4に、このよう
な高速再生の場合について、リードアドレスとライトア
ドレスの動きを示す。この図は、3倍速再生の例であ
り、横軸が時間、縦軸がメモリのアドレスを示してお
り、リードアドレスは実線で、ライトアドレスは波線で
表されている。
【0004】図示の如く、リード動作は、メモリの下位
アドレスから上位アドレスに向かって常時連続して行わ
れ、ライト動作もリード動作と同時に開始され、同様に
メモリの下位アドレスから上位アドレスに向かって行わ
れるが、ライト動作はリード動作より速いために、ライ
ト期間Bはリード期間Aの1/3で終了し、残りの2/
3の期間Cはライト動作が休止状態となる。
アドレスから上位アドレスに向かって常時連続して行わ
れ、ライト動作もリード動作と同時に開始され、同様に
メモリの下位アドレスから上位アドレスに向かって行わ
れるが、ライト動作はリード動作より速いために、ライ
ト期間Bはリード期間Aの1/3で終了し、残りの2/
3の期間Cはライト動作が休止状態となる。
【0005】
【発明が解決しようとする課題】上述した3倍速の場合
と同じように2倍速を処理した場合、通常再生で6秒間
の音声データは3秒間で高速再生されるが、そのうち
1.5秒間のみデータがメモリにライトされ、このデー
タが通常速度で3秒間でリードされて放音され、残りの
3秒間の音声は間引かれ、この動作が連続して繰り返さ
れる。つまり、3秒毎に不連続な音声が放音されること
となる。
と同じように2倍速を処理した場合、通常再生で6秒間
の音声データは3秒間で高速再生されるが、そのうち
1.5秒間のみデータがメモリにライトされ、このデー
タが通常速度で3秒間でリードされて放音され、残りの
3秒間の音声は間引かれ、この動作が連続して繰り返さ
れる。つまり、3秒毎に不連続な音声が放音されること
となる。
【0006】そこで、図5に示すように、1回のリード
期間A中にライト動作を連続して2回繰り返し(期間
D,E)、次のリード期間はライト動作を行わないよう
にすれば、3秒間×2倍の6秒間の連続した音声が再生
可能となる。しかしながら、このような方法をあまり高
速な再生モードにも適用してしまうと、音声の全体の内
容が理解できなくなってしまい、このため、再生速度に
応じて使い分ける必要がある。
期間A中にライト動作を連続して2回繰り返し(期間
D,E)、次のリード期間はライト動作を行わないよう
にすれば、3秒間×2倍の6秒間の連続した音声が再生
可能となる。しかしながら、このような方法をあまり高
速な再生モードにも適用してしまうと、音声の全体の内
容が理解できなくなってしまい、このため、再生速度に
応じて使い分ける必要がある。
【0007】通常、このような音声記録再生装置は、音
声データを記憶するメモリと、制御用のDSPと、メモ
リとDSPとのインターフェースをとるインターフェー
ス回路によって構成されるが、再生速度に応じて制御内
容が大幅に変わると、DSPの負荷が大きくなるという
問題が出てくる。
声データを記憶するメモリと、制御用のDSPと、メモ
リとDSPとのインターフェースをとるインターフェー
ス回路によって構成されるが、再生速度に応じて制御内
容が大幅に変わると、DSPの負荷が大きくなるという
問題が出てくる。
【0008】
【課題を解決するための手段】本発明は、ライトアドレ
スクロックをカウントしてアドレスを更新するライトア
ドレスカウンタと、該ライトアドレスカウンタの内容が
ライトエンドアドレスに到達したとき一致信号を発生す
る一致信号発生回路と、ライト動作の開始を指示するラ
イトスタート信号と前記一致信号を入力し、前記ライト
スタート信号に応答してライトステータス信号を第1レ
ベルにすると共に、前記ライトステータス信号が連続し
てn回(n:2以上の整数)入力されたときはn−1度
目までの一致信号を無視し、n度目の一致信号に応答し
て前記ライトステータス信号を第2レベルとし、前記ラ
イトスタート信号が連続することなく1回のみ入力され
たときは1度目の一致信号に応答して前記ライトステー
タス信号を第2レベルとするライトステータス発生回路
とを備え、前記ライトステータス信号に応じてライト動
作の開始及び停止を制御することにより、上記課題を解
決するものである。
スクロックをカウントしてアドレスを更新するライトア
ドレスカウンタと、該ライトアドレスカウンタの内容が
ライトエンドアドレスに到達したとき一致信号を発生す
る一致信号発生回路と、ライト動作の開始を指示するラ
イトスタート信号と前記一致信号を入力し、前記ライト
スタート信号に応答してライトステータス信号を第1レ
ベルにすると共に、前記ライトステータス信号が連続し
てn回(n:2以上の整数)入力されたときはn−1度
目までの一致信号を無視し、n度目の一致信号に応答し
て前記ライトステータス信号を第2レベルとし、前記ラ
イトスタート信号が連続することなく1回のみ入力され
たときは1度目の一致信号に応答して前記ライトステー
タス信号を第2レベルとするライトステータス発生回路
とを備え、前記ライトステータス信号に応じてライト動
作の開始及び停止を制御することにより、上記課題を解
決するものである。
【0009】また、本発明では、前記ライトステータス
発生回路は、前記一致信号を検出する検出回路と、前記
ライトスタート信号の入力に応じて所定レベルに設定さ
れ出力を前記ライトステータス信号とする第1保持回路
と、前記検出回路の検出出力をリセット信号として前記
第1保持回路に送出するゲート回路と、前記ライトスタ
ート信号の入力に応じて前記第1保持回路の出力を取り
込み出力を禁止信号として前記ゲート回路に供給する第
2保持回路と、前記検出回路での検出後に前記第2保持
回路をリセットするリセット回路とより構成されたこと
を特徴とする。
発生回路は、前記一致信号を検出する検出回路と、前記
ライトスタート信号の入力に応じて所定レベルに設定さ
れ出力を前記ライトステータス信号とする第1保持回路
と、前記検出回路の検出出力をリセット信号として前記
第1保持回路に送出するゲート回路と、前記ライトスタ
ート信号の入力に応じて前記第1保持回路の出力を取り
込み出力を禁止信号として前記ゲート回路に供給する第
2保持回路と、前記検出回路での検出後に前記第2保持
回路をリセットするリセット回路とより構成されたこと
を特徴とする。
【0010】
【作用】本発明では、ライトスタート信号に応答してラ
イトステータス信号を第1レベルにすると共に、ライト
ステータス信号が連続することなく1回のみ入力された
ときは、ライトアドレスがエンドアドレスに到達したこ
とを示す1度目の一致信号に応答して前記ライトステー
タス信号が第2レベルになり、ライトステータス信号が
連続してn回(n:2以上の整数)入力されたときはn
−1度目までの一致信号を無視し、n度目の一致信号に
応答してライトステータス信号が第2レベルになるの
で、連続再生音を長くしたい場合はDSP等の外部から
ライトステータス信号を連続してn回(n:2以上の整
数)入力し、通常の場合はライトステータス信号を連続
することなく1回のみ入力しさえすればよい。
イトステータス信号を第1レベルにすると共に、ライト
ステータス信号が連続することなく1回のみ入力された
ときは、ライトアドレスがエンドアドレスに到達したこ
とを示す1度目の一致信号に応答して前記ライトステー
タス信号が第2レベルになり、ライトステータス信号が
連続してn回(n:2以上の整数)入力されたときはn
−1度目までの一致信号を無視し、n度目の一致信号に
応答してライトステータス信号が第2レベルになるの
で、連続再生音を長くしたい場合はDSP等の外部から
ライトステータス信号を連続してn回(n:2以上の整
数)入力し、通常の場合はライトステータス信号を連続
することなく1回のみ入力しさえすればよい。
【0011】
【実施例】図2は、本発明の実施例を含む音声再生装置
全体の構成を示すブロック図であり、1はAD変換され
た音声データを記憶するDRAM、2はDRAM1に接
続されDRAM1のリード/ライト制御を行うDRAM
インターフェース回路、3は音声記録再生装置全体の制
御を司るDSPであり、DRAMインターフェース回路
2には、ADコンバータからアナログ音声信号を変換し
たデジタル音声データが入力され、DSP3には、外部
からVTRの高速再生速度が何倍かを示す速度情報ST
が入力されている。
全体の構成を示すブロック図であり、1はAD変換され
た音声データを記憶するDRAM、2はDRAM1に接
続されDRAM1のリード/ライト制御を行うDRAM
インターフェース回路、3は音声記録再生装置全体の制
御を司るDSPであり、DRAMインターフェース回路
2には、ADコンバータからアナログ音声信号を変換し
たデジタル音声データが入力され、DSP3には、外部
からVTRの高速再生速度が何倍かを示す速度情報ST
が入力されている。
【0012】DRAMインターフェース回路2には、ラ
イトアドレスクロック信号WACLKをカウントしてD
RAM1へ送出するライトアドレスを更新するライトア
ドレスカウンタ4と、ライト動作のエンドアドレスを保
持するためのエンドアドレスカウンタ5と、両アドレス
カウンタ4と5の内容を比較して一致信号WAENDを
出力する比較器6と、比較器6からの一致信号WAEN
Dを入力すると共に、DSP3からライト動作の開始を
指示するライトスタート信号WSTART及びクロック
信号CLKを入力し、ライトステータス信号WSTAT
USを出力するライトステータス発生回路7と、データ
及びライトステータス信号WSTATUSを入力し、D
RAM1に、RAS/CAS信号,ライトイネーブル信
号WEB,データを出力してライト動作を行い、そのラ
イト動作の開始と停止をライトステータス信号WSTA
TUSに応じて制御するメモリコントローラ8とが設け
られており、ライトアドレスクロック信号WACLKは
このメモリコントローラ8から出力される。
イトアドレスクロック信号WACLKをカウントしてD
RAM1へ送出するライトアドレスを更新するライトア
ドレスカウンタ4と、ライト動作のエンドアドレスを保
持するためのエンドアドレスカウンタ5と、両アドレス
カウンタ4と5の内容を比較して一致信号WAENDを
出力する比較器6と、比較器6からの一致信号WAEN
Dを入力すると共に、DSP3からライト動作の開始を
指示するライトスタート信号WSTART及びクロック
信号CLKを入力し、ライトステータス信号WSTAT
USを出力するライトステータス発生回路7と、データ
及びライトステータス信号WSTATUSを入力し、D
RAM1に、RAS/CAS信号,ライトイネーブル信
号WEB,データを出力してライト動作を行い、そのラ
イト動作の開始と停止をライトステータス信号WSTA
TUSに応じて制御するメモリコントローラ8とが設け
られており、ライトアドレスクロック信号WACLKは
このメモリコントローラ8から出力される。
【0013】次に、ライトステータス発生回路7の具体
回路構成を、図1を参照して説明する。ライトステータ
ス発生回路7は、一致信号WAENDをD端子に入力
し、クロックWACLKの反転信号をクロック端子Cに
入力して一致信号を検出するDフリップフロップ10
と、D端子がHレベルに接続され、クロック端子Cにラ
イトスタート信号WSTARTを入力し、そのQ出力を
ライトステータス信号WSTATUSとするDフリップ
フロップ11と、Dフリップフロップ11のQ出力をD
端子に入力し、クロック端子Cに信号WSTARTを入
力するDフリップフロップ12と、Dフリップフロップ
10の検出出力Q1をリセット信号としてDフリップフ
ロップ11に送出するNANDゲート13と、Dフリッ
プフロップ10の出力Q1をD端子に入力し、クロック
CLKをクロック端子Cに入力するDフリップフロップ
14、及び、そのDフリップフロップ14の反転Q出力
とクロック信号CLKとを入力するORゲート15から
なり、出力でDフリップフロップ12をリセットするリ
セット回路16とより構成されており、Dフリップフロ
ップ12の反転Q出力を禁止信号NOENDとして、N
ANDゲート13に入力している。
回路構成を、図1を参照して説明する。ライトステータ
ス発生回路7は、一致信号WAENDをD端子に入力
し、クロックWACLKの反転信号をクロック端子Cに
入力して一致信号を検出するDフリップフロップ10
と、D端子がHレベルに接続され、クロック端子Cにラ
イトスタート信号WSTARTを入力し、そのQ出力を
ライトステータス信号WSTATUSとするDフリップ
フロップ11と、Dフリップフロップ11のQ出力をD
端子に入力し、クロック端子Cに信号WSTARTを入
力するDフリップフロップ12と、Dフリップフロップ
10の検出出力Q1をリセット信号としてDフリップフ
ロップ11に送出するNANDゲート13と、Dフリッ
プフロップ10の出力Q1をD端子に入力し、クロック
CLKをクロック端子Cに入力するDフリップフロップ
14、及び、そのDフリップフロップ14の反転Q出力
とクロック信号CLKとを入力するORゲート15から
なり、出力でDフリップフロップ12をリセットするリ
セット回路16とより構成されており、Dフリップフロ
ップ12の反転Q出力を禁止信号NOENDとして、N
ANDゲート13に入力している。
【0014】以下、図3を参照しながら実施例の動作を
説明する。先ず、ライト動作に先立ちDSP3から、ラ
イトアドレスカウンタ4及びエンドアドレスカウンタ5
に、各々、スタートアドレス及びエンドアドレスをセッ
トする。この場合は、スタートアドレス及びエンドアド
レスは、メモリのLSB及びMSBである。
説明する。先ず、ライト動作に先立ちDSP3から、ラ
イトアドレスカウンタ4及びエンドアドレスカウンタ5
に、各々、スタートアドレス及びエンドアドレスをセッ
トする。この場合は、スタートアドレス及びエンドアド
レスは、メモリのLSB及びMSBである。
【0015】そこで、通常のライト動作を開始するた
め、図3アに示すように、DSP3からライトスタート
信号WSTARTとしてLレベルのパルスを1回のみ出
力すると、その立ち上がりでDフリップフロップ11は
D端子に入力されているHレベルを取り込み、その出力
信号WSTATUSが図3クのようにHレベルになる。
クロックWACLKは、データを1バイトライトする毎
にメモリコントローラ8から出力されるクロックであっ
て、ライトアドレスカウンタ4はこのクロックをカウン
トすることによりその内容が順次更新されていく。そし
て、ライトアドレスカウンタ4の内容とエンドアドレス
カウンタ5の内容が比較器6で常時比較され、一致する
と一致信号WAENDが図3ウの如く出力される。この
一致した状態において、クロックWACLKが図3イの
ように出力されると、Dフリップフロップ10はクロッ
クWACLKの立ち下がりで一致信号WAENDがHレ
ベルになったことを検出し、その出力Q1は図3オの如
くHレベルになる。このとき、Dフリップフロップ12
からの禁止信号NOENDはHレベルで禁止状態にない
ので、NANDゲート13の出力はLレベルとなり、従
って、Dフリップフロップ11はリセットされてライト
ステータス信号WSTATUSは、図3クに示すよう
に、1度目の一致信号が出力されたときLレベルとな
る。
め、図3アに示すように、DSP3からライトスタート
信号WSTARTとしてLレベルのパルスを1回のみ出
力すると、その立ち上がりでDフリップフロップ11は
D端子に入力されているHレベルを取り込み、その出力
信号WSTATUSが図3クのようにHレベルになる。
クロックWACLKは、データを1バイトライトする毎
にメモリコントローラ8から出力されるクロックであっ
て、ライトアドレスカウンタ4はこのクロックをカウン
トすることによりその内容が順次更新されていく。そし
て、ライトアドレスカウンタ4の内容とエンドアドレス
カウンタ5の内容が比較器6で常時比較され、一致する
と一致信号WAENDが図3ウの如く出力される。この
一致した状態において、クロックWACLKが図3イの
ように出力されると、Dフリップフロップ10はクロッ
クWACLKの立ち下がりで一致信号WAENDがHレ
ベルになったことを検出し、その出力Q1は図3オの如
くHレベルになる。このとき、Dフリップフロップ12
からの禁止信号NOENDはHレベルで禁止状態にない
ので、NANDゲート13の出力はLレベルとなり、従
って、Dフリップフロップ11はリセットされてライト
ステータス信号WSTATUSは、図3クに示すよう
に、1度目の一致信号が出力されたときLレベルとな
る。
【0016】メモリコントローラ8は、ライトステータ
ス信号WSTATUSが立ち上がったときDRAM1へ
のライト動作を開始し、ライトステータス信号WSTA
TUSが立ち下がったときライト動作を停止するため、
この場合は、図4に示したように1回のみライト動作が
実行されることとなる。次に、速度情報STとして2倍
速がDSP3に入力されたときは、DSP3は、図3ア
に示すように、Lレベルのパルス上のライトスタート信
号WSTARTを連続して2回出力する。このように2
回出力されたときには、1回目の出力でDフリップフロ
ップ11がHレベルを取り込むと共に、2回目の出力で
Dフリップフロップ12もDフリップフロップ11のH
レベル出力を取り込むので、信号WSTATUSがHレ
ベルになり、ライト動作が開始されると共に(図3
ク)、禁止信号NOENDが図3キに示すようにLレベ
ルの禁止状態となる。
ス信号WSTATUSが立ち上がったときDRAM1へ
のライト動作を開始し、ライトステータス信号WSTA
TUSが立ち下がったときライト動作を停止するため、
この場合は、図4に示したように1回のみライト動作が
実行されることとなる。次に、速度情報STとして2倍
速がDSP3に入力されたときは、DSP3は、図3ア
に示すように、Lレベルのパルス上のライトスタート信
号WSTARTを連続して2回出力する。このように2
回出力されたときには、1回目の出力でDフリップフロ
ップ11がHレベルを取り込むと共に、2回目の出力で
Dフリップフロップ12もDフリップフロップ11のH
レベル出力を取り込むので、信号WSTATUSがHレ
ベルになり、ライト動作が開始されると共に(図3
ク)、禁止信号NOENDが図3キに示すようにLレベ
ルの禁止状態となる。
【0017】ライト動作が進むにつれてライトアドレス
が更新され、その後、上述と同様に一致信号WAEND
が比較器6から出力され、クロックWACLKの立ち下
がりでDフリップフロップ10のQ1出力はHレベルに
なるが、このとき、NANDゲート13にはLレベルの
禁止信号NOENDが供給されているため、一致信号の
検出信号Q1はNANDゲート13を通過することがで
きず、Dフリップフロップ11はリセットされない。即
ち、1度目の一致信号出力は無視され、ライトステータ
ス信号WSTATUSは図3クに示すようにHレベルを
維持する。
が更新され、その後、上述と同様に一致信号WAEND
が比較器6から出力され、クロックWACLKの立ち下
がりでDフリップフロップ10のQ1出力はHレベルに
なるが、このとき、NANDゲート13にはLレベルの
禁止信号NOENDが供給されているため、一致信号の
検出信号Q1はNANDゲート13を通過することがで
きず、Dフリップフロップ11はリセットされない。即
ち、1度目の一致信号出力は無視され、ライトステータ
ス信号WSTATUSは図3クに示すようにHレベルを
維持する。
【0018】よって、ライト動作は続行され、ライトア
ドレスはエンドアドレスであるMSBからスタードアド
レスであるLSBに戻り、2回目のライト動作が連続し
て実行されることとなる。ところが、一致信号WAEN
Dの検出後に、Dフリップフロップ14はHレベルの検
出出力Q1をクロックCLKの立ち上がりで取り込むの
で、その反転Q2出力が図3カの如くLレベルになり、
この信号がORゲート15に入力される。ORゲート1
5には他端にクロックCLKが入力されているので、両
信号がLレベルになるとORゲート16の出力もLレベ
ルになり、従って、Dフリップフロップ12はリセット
される。Dフリップフロップ12がリセットされると、
NANDゲート13への禁止信号NOENDが図3キの
ようにHレベルの非禁止状態に戻る。
ドレスはエンドアドレスであるMSBからスタードアド
レスであるLSBに戻り、2回目のライト動作が連続し
て実行されることとなる。ところが、一致信号WAEN
Dの検出後に、Dフリップフロップ14はHレベルの検
出出力Q1をクロックCLKの立ち上がりで取り込むの
で、その反転Q2出力が図3カの如くLレベルになり、
この信号がORゲート15に入力される。ORゲート1
5には他端にクロックCLKが入力されているので、両
信号がLレベルになるとORゲート16の出力もLレベ
ルになり、従って、Dフリップフロップ12はリセット
される。Dフリップフロップ12がリセットされると、
NANDゲート13への禁止信号NOENDが図3キの
ようにHレベルの非禁止状態に戻る。
【0019】そこで、再びライトアドレスがエンドアド
レスに一致して、2度目の一致信号WAENDが出力さ
れ(図3キ)、且つ、クロックWACLKが出力される
と(図3イ)、Dフリップフロップ10がHレベルの検
出信号Q1を出力し、この信号Q1がNANDゲート1
3を介してDフリップフロップ11をリセットする。よ
って、図3クに示すようにライトステータス信号WST
ATUSはLレベルに落ち、これによって、2回目のラ
イト動作が終了する。
レスに一致して、2度目の一致信号WAENDが出力さ
れ(図3キ)、且つ、クロックWACLKが出力される
と(図3イ)、Dフリップフロップ10がHレベルの検
出信号Q1を出力し、この信号Q1がNANDゲート1
3を介してDフリップフロップ11をリセットする。よ
って、図3クに示すようにライトステータス信号WST
ATUSはLレベルに落ち、これによって、2回目のラ
イト動作が終了する。
【0020】このように、ライトステータス信号WST
ATUSを1回のみ入力するか、2回連続して入力する
かによって、異なるライト動作を実行させることができ
る。尚、ライト動作をn回(3回以上)連続させる場合
には、1度目だけでなくn−1回目までの一致信号を無
視し、n回目の一致信号に応答してライトステータス信
号WSTATUSをLレベルに落とすよう構成すればよ
い。
ATUSを1回のみ入力するか、2回連続して入力する
かによって、異なるライト動作を実行させることができ
る。尚、ライト動作をn回(3回以上)連続させる場合
には、1度目だけでなくn−1回目までの一致信号を無
視し、n回目の一致信号に応答してライトステータス信
号WSTATUSをLレベルに落とすよう構成すればよ
い。
【0021】
【発明の効果】本発明によれば、ライトスタート信号の
入力の仕方を変更するだけで、ライト動作の連続回数を
指定できるので、DSP等の制御手段の負担が著しく軽
減し、音声記録再生装置に適用した場合、連続再生音の
長さを容易に好みの長さに設定できるようになる。
入力の仕方を変更するだけで、ライト動作の連続回数を
指定できるので、DSP等の制御手段の負担が著しく軽
減し、音声記録再生装置に適用した場合、連続再生音の
長さを容易に好みの長さに設定できるようになる。
【図1】本発明の実施例におけるライトステータス発生
回路の具体的構成を示す回路である。
回路の具体的構成を示す回路である。
【図2】本発明の実施例を含む音声記録再生装置の全体
構成を示すブロック図である。
構成を示すブロック図である。
【図3】本実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図4】音声記録再生装置における3倍速再生時のリー
ド/ライトアドレス遷移図である。
ド/ライトアドレス遷移図である。
【図5】音声記録再生装置における2倍速再生時のリー
ド/ライトアドレス遷移図である。
ド/ライトアドレス遷移図である。
1 DRAM 2 DRAMインターフェース回路 3 DSP 4 ライトアドレスカウンタ 5 エンドアドレスカウンタ 6 比較器 7 ライトステータス発生回路 8 メモリコントローラ 10、11、12、14 Dフリップフロップ 13 NANDゲート 15 ORゲート 16 リセット回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G10L 11/00 - 13/08 G10L 19/00 - 21/06 G11B 20/02 G11C 7/00
Claims (2)
- 【請求項1】 ライトアドレスクロックをカウントして
アドレスを更新するライトアドレスカウンタと、該ライ
トアドレスカウンタの内容がライトエンドアドレスに到
達したとき一致信号を発生する一致信号発生回路と、ラ
イト動作の開始を指示するライトスタート信号と前記一
致信号を入力し、前記ライトスタート信号に応答してラ
イトステータス信号を第1レベルにすると共に、前記ラ
イトステータス信号が連続してn回(n:2以上の整
数)入力されたときはn−1度目までの一致信号を無視
し、n度目の一致信号に応答して前記ライトステータス
信号を第2レベルとし、前記ライトスタート信号が連続
することなく1回のみ入力されたときは1度目の一致信
号に応答して前記ライトステータス信号を第2レベルと
するライトステータス発生回路とを備え、前記ライトス
テータス信号に応じてライト動作の開始及び停止を制御
することを特徴とするメモリのライト制御回路。 - 【請求項2】 請求項1記載のメモリのライト制御回路
において、前記ライトステータス発生回路は、前記一致
信号を検出する検出回路と、前記ライトスタート信号の
入力に応じて所定レベルに設定され出力を前記ライトス
テータス信号とする第1保持回路と、前記検出回路の検
出出力をリセット信号として前記第1保持回路に送出す
るゲート回路と、前記ライトスタート信号の入力に応じ
て前記第1保持回路の出力を取り込み出力を禁止信号と
して前記ゲート回路に供給する第2保持回路と、前記検
出回路での検出後に前記第2保持回路をリセットするリ
セット回路とより構成されたことを特徴とするメモリの
ライト制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4076495A JP3066282B2 (ja) | 1995-02-28 | 1995-02-28 | メモリのライト制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4076495A JP3066282B2 (ja) | 1995-02-28 | 1995-02-28 | メモリのライト制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08234800A JPH08234800A (ja) | 1996-09-13 |
JP3066282B2 true JP3066282B2 (ja) | 2000-07-17 |
Family
ID=12589700
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4076495A Expired - Fee Related JP3066282B2 (ja) | 1995-02-28 | 1995-02-28 | メモリのライト制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3066282B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3975586B2 (ja) * | 1998-11-11 | 2007-09-12 | ソニー株式会社 | 記録再生装置および方法、並びにプログラム記録媒体 |
-
1995
- 1995-02-28 JP JP4076495A patent/JP3066282B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH08234800A (ja) | 1996-09-13 |
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