JP3066282B2 - メモリのライト制御回路 - Google Patents
メモリのライト制御回路Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、音声データを記憶する
メモリのライト制御回路に関し、特に、音声記録再生装
置に好適な同回路に関する。
メモリのライト制御回路に関し、特に、音声記録再生装
置に好適な同回路に関する。
【０００２】
【従来の技術】近年、ＶＴＲにおいて、高速再生時に再
生音声が自然に聴こえるようにしたダイジェストプレイ
と呼ばれる機能が付加されるようになってきた。この機
能は、ＶＴＲによって、３倍，５倍等の高速再生を行っ
た際に、音声は通常の速さで聴こえるようにしたもの
で、高速再生された音声データを一旦メモリにライト
し、このメモリから通常の速度で、記憶した音声データ
をリードして再生するものである。この場合、リード速
度がライト速度に比べ遅いので、リード可能な量の音声
データのみがメモリに記憶され、残りの再生データは記
憶されることなく捨てられる。
生音声が自然に聴こえるようにしたダイジェストプレイ
と呼ばれる機能が付加されるようになってきた。この機
能は、ＶＴＲによって、３倍，５倍等の高速再生を行っ
た際に、音声は通常の速さで聴こえるようにしたもの
で、高速再生された音声データを一旦メモリにライト
し、このメモリから通常の速度で、記憶した音声データ
をリードして再生するものである。この場合、リード速
度がライト速度に比べ遅いので、リード可能な量の音声
データのみがメモリに記憶され、残りの再生データは記
憶されることなく捨てられる。
【０００３】例えば、３倍速再生時には、通常再生で９
秒間の音声データは３秒間で高速再生されるが、そのう
ち１秒間のみデータがメモリにライトされ、このデータ
が通常速度で３秒間でリードされて放音され、残りの６
秒間の音声は間引かれることとなる。図４に、このよう
な高速再生の場合について、リードアドレスとライトア
ドレスの動きを示す。この図は、３倍速再生の例であ
り、横軸が時間、縦軸がメモリのアドレスを示してお
り、リードアドレスは実線で、ライトアドレスは波線で
表されている。
秒間の音声データは３秒間で高速再生されるが、そのう
ち１秒間のみデータがメモリにライトされ、このデータ
が通常速度で３秒間でリードされて放音され、残りの６
秒間の音声は間引かれることとなる。図４に、このよう
な高速再生の場合について、リードアドレスとライトア
ドレスの動きを示す。この図は、３倍速再生の例であ
り、横軸が時間、縦軸がメモリのアドレスを示してお
り、リードアドレスは実線で、ライトアドレスは波線で
表されている。
【０００４】図示の如く、リード動作は、メモリの下位
アドレスから上位アドレスに向かって常時連続して行わ
れ、ライト動作もリード動作と同時に開始され、同様に
メモリの下位アドレスから上位アドレスに向かって行わ
れるが、ライト動作はリード動作より速いために、ライ
ト期間Ｂはリード期間Ａの１／３で終了し、残りの２／
３の期間Ｃはライト動作が休止状態となる。
アドレスから上位アドレスに向かって常時連続して行わ
れ、ライト動作もリード動作と同時に開始され、同様に
メモリの下位アドレスから上位アドレスに向かって行わ
れるが、ライト動作はリード動作より速いために、ライ
ト期間Ｂはリード期間Ａの１／３で終了し、残りの２／
３の期間Ｃはライト動作が休止状態となる。
【０００５】
【発明が解決しようとする課題】上述した３倍速の場合
と同じように２倍速を処理した場合、通常再生で６秒間
の音声データは３秒間で高速再生されるが、そのうち
１．５秒間のみデータがメモリにライトされ、このデー
タが通常速度で３秒間でリードされて放音され、残りの
３秒間の音声は間引かれ、この動作が連続して繰り返さ
れる。つまり、３秒毎に不連続な音声が放音されること
となる。
と同じように２倍速を処理した場合、通常再生で６秒間
の音声データは３秒間で高速再生されるが、そのうち
１．５秒間のみデータがメモリにライトされ、このデー
タが通常速度で３秒間でリードされて放音され、残りの
３秒間の音声は間引かれ、この動作が連続して繰り返さ
れる。つまり、３秒毎に不連続な音声が放音されること
となる。
【０００６】そこで、図５に示すように、１回のリード
期間Ａ中にライト動作を連続して２回繰り返し（期間
Ｄ，Ｅ）、次のリード期間はライト動作を行わないよう
にすれば、３秒間×２倍の６秒間の連続した音声が再生
可能となる。しかしながら、このような方法をあまり高
速な再生モードにも適用してしまうと、音声の全体の内
容が理解できなくなってしまい、このため、再生速度に
応じて使い分ける必要がある。
期間Ａ中にライト動作を連続して２回繰り返し（期間
Ｄ，Ｅ）、次のリード期間はライト動作を行わないよう
にすれば、３秒間×２倍の６秒間の連続した音声が再生
可能となる。しかしながら、このような方法をあまり高
速な再生モードにも適用してしまうと、音声の全体の内
容が理解できなくなってしまい、このため、再生速度に
応じて使い分ける必要がある。
【０００７】通常、このような音声記録再生装置は、音
声データを記憶するメモリと、制御用のＤＳＰと、メモ
リとＤＳＰとのインターフェースをとるインターフェー
ス回路によって構成されるが、再生速度に応じて制御内
容が大幅に変わると、ＤＳＰの負荷が大きくなるという
問題が出てくる。
声データを記憶するメモリと、制御用のＤＳＰと、メモ
リとＤＳＰとのインターフェースをとるインターフェー
ス回路によって構成されるが、再生速度に応じて制御内
容が大幅に変わると、ＤＳＰの負荷が大きくなるという
問題が出てくる。
【０００８】
【課題を解決するための手段】本発明は、ライトアドレ
スクロックをカウントしてアドレスを更新するライトア
ドレスカウンタと、該ライトアドレスカウンタの内容が
ライトエンドアドレスに到達したとき一致信号を発生す
る一致信号発生回路と、ライト動作の開始を指示するラ
イトスタート信号と前記一致信号を入力し、前記ライト
スタート信号に応答してライトステータス信号を第１レ
ベルにすると共に、前記ライトステータス信号が連続し
てｎ回（ｎ：２以上の整数）入力されたときはｎ−１度
目までの一致信号を無視し、ｎ度目の一致信号に応答し
て前記ライトステータス信号を第２レベルとし、前記ラ
イトスタート信号が連続することなく１回のみ入力され
たときは１度目の一致信号に応答して前記ライトステー
タス信号を第２レベルとするライトステータス発生回路
とを備え、前記ライトステータス信号に応じてライト動
作の開始及び停止を制御することにより、上記課題を解
決するものである。
スクロックをカウントしてアドレスを更新するライトア
ドレスカウンタと、該ライトアドレスカウンタの内容が
ライトエンドアドレスに到達したとき一致信号を発生す
る一致信号発生回路と、ライト動作の開始を指示するラ
イトスタート信号と前記一致信号を入力し、前記ライト
スタート信号に応答してライトステータス信号を第１レ
ベルにすると共に、前記ライトステータス信号が連続し
てｎ回（ｎ：２以上の整数）入力されたときはｎ−１度
目までの一致信号を無視し、ｎ度目の一致信号に応答し
て前記ライトステータス信号を第２レベルとし、前記ラ
イトスタート信号が連続することなく１回のみ入力され
たときは１度目の一致信号に応答して前記ライトステー
タス信号を第２レベルとするライトステータス発生回路
とを備え、前記ライトステータス信号に応じてライト動
作の開始及び停止を制御することにより、上記課題を解
決するものである。
【０００９】また、本発明では、前記ライトステータス
発生回路は、前記一致信号を検出する検出回路と、前記
ライトスタート信号の入力に応じて所定レベルに設定さ
れ出力を前記ライトステータス信号とする第１保持回路
と、前記検出回路の検出出力をリセット信号として前記
第１保持回路に送出するゲート回路と、前記ライトスタ
ート信号の入力に応じて前記第１保持回路の出力を取り
込み出力を禁止信号として前記ゲート回路に供給する第
２保持回路と、前記検出回路での検出後に前記第２保持
回路をリセットするリセット回路とより構成されたこと
を特徴とする。
発生回路は、前記一致信号を検出する検出回路と、前記
ライトスタート信号の入力に応じて所定レベルに設定さ
れ出力を前記ライトステータス信号とする第１保持回路
と、前記検出回路の検出出力をリセット信号として前記
第１保持回路に送出するゲート回路と、前記ライトスタ
ート信号の入力に応じて前記第１保持回路の出力を取り
込み出力を禁止信号として前記ゲート回路に供給する第
２保持回路と、前記検出回路での検出後に前記第２保持
回路をリセットするリセット回路とより構成されたこと
を特徴とする。
【００１０】
【作用】本発明では、ライトスタート信号に応答してラ
イトステータス信号を第１レベルにすると共に、ライト
ステータス信号が連続することなく１回のみ入力された
ときは、ライトアドレスがエンドアドレスに到達したこ
とを示す１度目の一致信号に応答して前記ライトステー
タス信号が第２レベルになり、ライトステータス信号が
連続してｎ回（ｎ：２以上の整数）入力されたときはｎ
−１度目までの一致信号を無視し、ｎ度目の一致信号に
応答してライトステータス信号が第２レベルになるの
で、連続再生音を長くしたい場合はＤＳＰ等の外部から
ライトステータス信号を連続してｎ回（ｎ：２以上の整
数）入力し、通常の場合はライトステータス信号を連続
することなく１回のみ入力しさえすればよい。
イトステータス信号を第１レベルにすると共に、ライト
ステータス信号が連続することなく１回のみ入力された
ときは、ライトアドレスがエンドアドレスに到達したこ
とを示す１度目の一致信号に応答して前記ライトステー
タス信号が第２レベルになり、ライトステータス信号が
連続してｎ回（ｎ：２以上の整数）入力されたときはｎ
−１度目までの一致信号を無視し、ｎ度目の一致信号に
応答してライトステータス信号が第２レベルになるの
で、連続再生音を長くしたい場合はＤＳＰ等の外部から
ライトステータス信号を連続してｎ回（ｎ：２以上の整
数）入力し、通常の場合はライトステータス信号を連続
することなく１回のみ入力しさえすればよい。
【００１１】
【実施例】図２は、本発明の実施例を含む音声再生装置
全体の構成を示すブロック図であり、１はＡＤ変換され
た音声データを記憶するＤＲＡＭ、２はＤＲＡＭ１に接
続されＤＲＡＭ１のリード／ライト制御を行うＤＲＡＭ
インターフェース回路、３は音声記録再生装置全体の制
御を司るＤＳＰであり、ＤＲＡＭインターフェース回路
２には、ＡＤコンバータからアナログ音声信号を変換し
たデジタル音声データが入力され、ＤＳＰ３には、外部
からＶＴＲの高速再生速度が何倍かを示す速度情報ＳＴ
が入力されている。
全体の構成を示すブロック図であり、１はＡＤ変換され
た音声データを記憶するＤＲＡＭ、２はＤＲＡＭ１に接
続されＤＲＡＭ１のリード／ライト制御を行うＤＲＡＭ
インターフェース回路、３は音声記録再生装置全体の制
御を司るＤＳＰであり、ＤＲＡＭインターフェース回路
２には、ＡＤコンバータからアナログ音声信号を変換し
たデジタル音声データが入力され、ＤＳＰ３には、外部
からＶＴＲの高速再生速度が何倍かを示す速度情報ＳＴ
が入力されている。
【００１２】ＤＲＡＭインターフェース回路２には、ラ
イトアドレスクロック信号ＷＡＣＬＫをカウントしてＤ
ＲＡＭ１へ送出するライトアドレスを更新するライトア
ドレスカウンタ４と、ライト動作のエンドアドレスを保
持するためのエンドアドレスカウンタ５と、両アドレス
カウンタ４と５の内容を比較して一致信号ＷＡＥＮＤを
出力する比較器６と、比較器６からの一致信号ＷＡＥＮ
Ｄを入力すると共に、ＤＳＰ３からライト動作の開始を
指示するライトスタート信号ＷＳＴＡＲＴ及びクロック
信号ＣＬＫを入力し、ライトステータス信号ＷＳＴＡＴ
ＵＳを出力するライトステータス発生回路７と、データ
及びライトステータス信号ＷＳＴＡＴＵＳを入力し、Ｄ
ＲＡＭ１に、ＲＡＳ／ＣＡＳ信号，ライトイネーブル信
号ＷＥＢ，データを出力してライト動作を行い、そのラ
イト動作の開始と停止をライトステータス信号ＷＳＴＡ
ＴＵＳに応じて制御するメモリコントローラ８とが設け
られており、ライトアドレスクロック信号ＷＡＣＬＫは
このメモリコントローラ８から出力される。
イトアドレスクロック信号ＷＡＣＬＫをカウントしてＤ
ＲＡＭ１へ送出するライトアドレスを更新するライトア
ドレスカウンタ４と、ライト動作のエンドアドレスを保
持するためのエンドアドレスカウンタ５と、両アドレス
カウンタ４と５の内容を比較して一致信号ＷＡＥＮＤを
出力する比較器６と、比較器６からの一致信号ＷＡＥＮ
Ｄを入力すると共に、ＤＳＰ３からライト動作の開始を
指示するライトスタート信号ＷＳＴＡＲＴ及びクロック
信号ＣＬＫを入力し、ライトステータス信号ＷＳＴＡＴ
ＵＳを出力するライトステータス発生回路７と、データ
及びライトステータス信号ＷＳＴＡＴＵＳを入力し、Ｄ
ＲＡＭ１に、ＲＡＳ／ＣＡＳ信号，ライトイネーブル信
号ＷＥＢ，データを出力してライト動作を行い、そのラ
イト動作の開始と停止をライトステータス信号ＷＳＴＡ
ＴＵＳに応じて制御するメモリコントローラ８とが設け
られており、ライトアドレスクロック信号ＷＡＣＬＫは
このメモリコントローラ８から出力される。
【００１３】次に、ライトステータス発生回路７の具体
回路構成を、図１を参照して説明する。ライトステータ
ス発生回路７は、一致信号ＷＡＥＮＤをＤ端子に入力
し、クロックＷＡＣＬＫの反転信号をクロック端子Ｃに
入力して一致信号を検出するＤフリップフロップ１０
と、Ｄ端子がＨレベルに接続され、クロック端子Ｃにラ
イトスタート信号ＷＳＴＡＲＴを入力し、そのＱ出力を
ライトステータス信号ＷＳＴＡＴＵＳとするＤフリップ
フロップ１１と、Ｄフリップフロップ１１のＱ出力をＤ
端子に入力し、クロック端子Ｃに信号ＷＳＴＡＲＴを入
力するＤフリップフロップ１２と、Ｄフリップフロップ
１０の検出出力Ｑ１をリセット信号としてＤフリップフ
ロップ１１に送出するＮＡＮＤゲート１３と、Ｄフリッ
プフロップ１０の出力Ｑ１をＤ端子に入力し、クロック
ＣＬＫをクロック端子Ｃに入力するＤフリップフロップ
１４、及び、そのＤフリップフロップ１４の反転Ｑ出力
とクロック信号ＣＬＫとを入力するＯＲゲート１５から
なり、出力でＤフリップフロップ１２をリセットするリ
セット回路１６とより構成されており、Ｄフリップフロ
ップ１２の反転Ｑ出力を禁止信号ＮＯＥＮＤとして、Ｎ
ＡＮＤゲート１３に入力している。
回路構成を、図１を参照して説明する。ライトステータ
ス発生回路７は、一致信号ＷＡＥＮＤをＤ端子に入力
し、クロックＷＡＣＬＫの反転信号をクロック端子Ｃに
入力して一致信号を検出するＤフリップフロップ１０
と、Ｄ端子がＨレベルに接続され、クロック端子Ｃにラ
イトスタート信号ＷＳＴＡＲＴを入力し、そのＱ出力を
ライトステータス信号ＷＳＴＡＴＵＳとするＤフリップ
フロップ１１と、Ｄフリップフロップ１１のＱ出力をＤ
端子に入力し、クロック端子Ｃに信号ＷＳＴＡＲＴを入
力するＤフリップフロップ１２と、Ｄフリップフロップ
１０の検出出力Ｑ１をリセット信号としてＤフリップフ
ロップ１１に送出するＮＡＮＤゲート１３と、Ｄフリッ
プフロップ１０の出力Ｑ１をＤ端子に入力し、クロック
ＣＬＫをクロック端子Ｃに入力するＤフリップフロップ
１４、及び、そのＤフリップフロップ１４の反転Ｑ出力
とクロック信号ＣＬＫとを入力するＯＲゲート１５から
なり、出力でＤフリップフロップ１２をリセットするリ
セット回路１６とより構成されており、Ｄフリップフロ
ップ１２の反転Ｑ出力を禁止信号ＮＯＥＮＤとして、Ｎ
ＡＮＤゲート１３に入力している。
【００１４】以下、図３を参照しながら実施例の動作を
説明する。先ず、ライト動作に先立ちＤＳＰ３から、ラ
イトアドレスカウンタ４及びエンドアドレスカウンタ５
に、各々、スタートアドレス及びエンドアドレスをセッ
トする。この場合は、スタートアドレス及びエンドアド
レスは、メモリのＬＳＢ及びＭＳＢである。
説明する。先ず、ライト動作に先立ちＤＳＰ３から、ラ
イトアドレスカウンタ４及びエンドアドレスカウンタ５
に、各々、スタートアドレス及びエンドアドレスをセッ
トする。この場合は、スタートアドレス及びエンドアド
レスは、メモリのＬＳＢ及びＭＳＢである。
【００１５】そこで、通常のライト動作を開始するた
め、図３アに示すように、ＤＳＰ３からライトスタート
信号ＷＳＴＡＲＴとしてＬレベルのパルスを１回のみ出
力すると、その立ち上がりでＤフリップフロップ１１は
Ｄ端子に入力されているＨレベルを取り込み、その出力
信号ＷＳＴＡＴＵＳが図３クのようにＨレベルになる。
クロックＷＡＣＬＫは、データを１バイトライトする毎
にメモリコントローラ８から出力されるクロックであっ
て、ライトアドレスカウンタ４はこのクロックをカウン
トすることによりその内容が順次更新されていく。そし
て、ライトアドレスカウンタ４の内容とエンドアドレス
カウンタ５の内容が比較器６で常時比較され、一致する
と一致信号ＷＡＥＮＤが図３ウの如く出力される。この
一致した状態において、クロックＷＡＣＬＫが図３イの
ように出力されると、Ｄフリップフロップ１０はクロッ
クＷＡＣＬＫの立ち下がりで一致信号ＷＡＥＮＤがＨレ
ベルになったことを検出し、その出力Ｑ１は図３オの如
くＨレベルになる。このとき、Ｄフリップフロップ１２
からの禁止信号ＮＯＥＮＤはＨレベルで禁止状態にない
ので、ＮＡＮＤゲート１３の出力はＬレベルとなり、従
って、Ｄフリップフロップ１１はリセットされてライト
ステータス信号ＷＳＴＡＴＵＳは、図３クに示すよう
に、１度目の一致信号が出力されたときＬレベルとな
る。
め、図３アに示すように、ＤＳＰ３からライトスタート
信号ＷＳＴＡＲＴとしてＬレベルのパルスを１回のみ出
力すると、その立ち上がりでＤフリップフロップ１１は
Ｄ端子に入力されているＨレベルを取り込み、その出力
信号ＷＳＴＡＴＵＳが図３クのようにＨレベルになる。
クロックＷＡＣＬＫは、データを１バイトライトする毎
にメモリコントローラ８から出力されるクロックであっ
て、ライトアドレスカウンタ４はこのクロックをカウン
トすることによりその内容が順次更新されていく。そし
て、ライトアドレスカウンタ４の内容とエンドアドレス
カウンタ５の内容が比較器６で常時比較され、一致する
と一致信号ＷＡＥＮＤが図３ウの如く出力される。この
一致した状態において、クロックＷＡＣＬＫが図３イの
ように出力されると、Ｄフリップフロップ１０はクロッ
クＷＡＣＬＫの立ち下がりで一致信号ＷＡＥＮＤがＨレ
ベルになったことを検出し、その出力Ｑ１は図３オの如
くＨレベルになる。このとき、Ｄフリップフロップ１２
からの禁止信号ＮＯＥＮＤはＨレベルで禁止状態にない
ので、ＮＡＮＤゲート１３の出力はＬレベルとなり、従
って、Ｄフリップフロップ１１はリセットされてライト
ステータス信号ＷＳＴＡＴＵＳは、図３クに示すよう
に、１度目の一致信号が出力されたときＬレベルとな
る。
【００１６】メモリコントローラ８は、ライトステータ
ス信号ＷＳＴＡＴＵＳが立ち上がったときＤＲＡＭ１へ
のライト動作を開始し、ライトステータス信号ＷＳＴＡ
ＴＵＳが立ち下がったときライト動作を停止するため、
この場合は、図４に示したように１回のみライト動作が
実行されることとなる。次に、速度情報ＳＴとして２倍
速がＤＳＰ３に入力されたときは、ＤＳＰ３は、図３ア
に示すように、Ｌレベルのパルス上のライトスタート信
号ＷＳＴＡＲＴを連続して２回出力する。このように２
回出力されたときには、１回目の出力でＤフリップフロ
ップ１１がＨレベルを取り込むと共に、２回目の出力で
Ｄフリップフロップ１２もＤフリップフロップ１１のＨ
レベル出力を取り込むので、信号ＷＳＴＡＴＵＳがＨレ
ベルになり、ライト動作が開始されると共に（図３
ク）、禁止信号ＮＯＥＮＤが図３キに示すようにＬレベ
ルの禁止状態となる。
ス信号ＷＳＴＡＴＵＳが立ち上がったときＤＲＡＭ１へ
のライト動作を開始し、ライトステータス信号ＷＳＴＡ
ＴＵＳが立ち下がったときライト動作を停止するため、
この場合は、図４に示したように１回のみライト動作が
実行されることとなる。次に、速度情報ＳＴとして２倍
速がＤＳＰ３に入力されたときは、ＤＳＰ３は、図３ア
に示すように、Ｌレベルのパルス上のライトスタート信
号ＷＳＴＡＲＴを連続して２回出力する。このように２
回出力されたときには、１回目の出力でＤフリップフロ
ップ１１がＨレベルを取り込むと共に、２回目の出力で
Ｄフリップフロップ１２もＤフリップフロップ１１のＨ
レベル出力を取り込むので、信号ＷＳＴＡＴＵＳがＨレ
ベルになり、ライト動作が開始されると共に（図３
ク）、禁止信号ＮＯＥＮＤが図３キに示すようにＬレベ
ルの禁止状態となる。
【００１７】ライト動作が進むにつれてライトアドレス
が更新され、その後、上述と同様に一致信号ＷＡＥＮＤ
が比較器６から出力され、クロックＷＡＣＬＫの立ち下
がりでＤフリップフロップ１０のＱ１出力はＨレベルに
なるが、このとき、ＮＡＮＤゲート１３にはＬレベルの
禁止信号ＮＯＥＮＤが供給されているため、一致信号の
検出信号Ｑ１はＮＡＮＤゲート１３を通過することがで
きず、Ｄフリップフロップ１１はリセットされない。即
ち、１度目の一致信号出力は無視され、ライトステータ
ス信号ＷＳＴＡＴＵＳは図３クに示すようにＨレベルを
維持する。
が更新され、その後、上述と同様に一致信号ＷＡＥＮＤ
が比較器６から出力され、クロックＷＡＣＬＫの立ち下
がりでＤフリップフロップ１０のＱ１出力はＨレベルに
なるが、このとき、ＮＡＮＤゲート１３にはＬレベルの
禁止信号ＮＯＥＮＤが供給されているため、一致信号の
検出信号Ｑ１はＮＡＮＤゲート１３を通過することがで
きず、Ｄフリップフロップ１１はリセットされない。即
ち、１度目の一致信号出力は無視され、ライトステータ
ス信号ＷＳＴＡＴＵＳは図３クに示すようにＨレベルを
維持する。
【００１８】よって、ライト動作は続行され、ライトア
ドレスはエンドアドレスであるＭＳＢからスタードアド
レスであるＬＳＢに戻り、２回目のライト動作が連続し
て実行されることとなる。ところが、一致信号ＷＡＥＮ
Ｄの検出後に、Ｄフリップフロップ１４はＨレベルの検
出出力Ｑ１をクロックＣＬＫの立ち上がりで取り込むの
で、その反転Ｑ２出力が図３カの如くＬレベルになり、
この信号がＯＲゲート１５に入力される。ＯＲゲート１
５には他端にクロックＣＬＫが入力されているので、両
信号がＬレベルになるとＯＲゲート１６の出力もＬレベ
ルになり、従って、Ｄフリップフロップ１２はリセット
される。Ｄフリップフロップ１２がリセットされると、
ＮＡＮＤゲート１３への禁止信号ＮＯＥＮＤが図３キの
ようにＨレベルの非禁止状態に戻る。
ドレスはエンドアドレスであるＭＳＢからスタードアド
レスであるＬＳＢに戻り、２回目のライト動作が連続し
て実行されることとなる。ところが、一致信号ＷＡＥＮ
Ｄの検出後に、Ｄフリップフロップ１４はＨレベルの検
出出力Ｑ１をクロックＣＬＫの立ち上がりで取り込むの
で、その反転Ｑ２出力が図３カの如くＬレベルになり、
この信号がＯＲゲート１５に入力される。ＯＲゲート１
５には他端にクロックＣＬＫが入力されているので、両
信号がＬレベルになるとＯＲゲート１６の出力もＬレベ
ルになり、従って、Ｄフリップフロップ１２はリセット
される。Ｄフリップフロップ１２がリセットされると、
ＮＡＮＤゲート１３への禁止信号ＮＯＥＮＤが図３キの
ようにＨレベルの非禁止状態に戻る。
【００１９】そこで、再びライトアドレスがエンドアド
レスに一致して、２度目の一致信号ＷＡＥＮＤが出力さ
れ（図３キ）、且つ、クロックＷＡＣＬＫが出力される
と（図３イ）、Ｄフリップフロップ１０がＨレベルの検
出信号Ｑ１を出力し、この信号Ｑ１がＮＡＮＤゲート１
３を介してＤフリップフロップ１１をリセットする。よ
って、図３クに示すようにライトステータス信号ＷＳＴ
ＡＴＵＳはＬレベルに落ち、これによって、２回目のラ
イト動作が終了する。
レスに一致して、２度目の一致信号ＷＡＥＮＤが出力さ
れ（図３キ）、且つ、クロックＷＡＣＬＫが出力される
と（図３イ）、Ｄフリップフロップ１０がＨレベルの検
出信号Ｑ１を出力し、この信号Ｑ１がＮＡＮＤゲート１
３を介してＤフリップフロップ１１をリセットする。よ
って、図３クに示すようにライトステータス信号ＷＳＴ
ＡＴＵＳはＬレベルに落ち、これによって、２回目のラ
イト動作が終了する。
【００２０】このように、ライトステータス信号ＷＳＴ
ＡＴＵＳを１回のみ入力するか、２回連続して入力する
かによって、異なるライト動作を実行させることができ
る。尚、ライト動作をｎ回（３回以上）連続させる場合
には、１度目だけでなくｎ−１回目までの一致信号を無
視し、ｎ回目の一致信号に応答してライトステータス信
号ＷＳＴＡＴＵＳをＬレベルに落とすよう構成すればよ
い。
ＡＴＵＳを１回のみ入力するか、２回連続して入力する
かによって、異なるライト動作を実行させることができ
る。尚、ライト動作をｎ回（３回以上）連続させる場合
には、１度目だけでなくｎ−１回目までの一致信号を無
視し、ｎ回目の一致信号に応答してライトステータス信
号ＷＳＴＡＴＵＳをＬレベルに落とすよう構成すればよ
い。
【００２１】
【発明の効果】本発明によれば、ライトスタート信号の
入力の仕方を変更するだけで、ライト動作の連続回数を
指定できるので、ＤＳＰ等の制御手段の負担が著しく軽
減し、音声記録再生装置に適用した場合、連続再生音の
長さを容易に好みの長さに設定できるようになる。
入力の仕方を変更するだけで、ライト動作の連続回数を
指定できるので、ＤＳＰ等の制御手段の負担が著しく軽
減し、音声記録再生装置に適用した場合、連続再生音の
長さを容易に好みの長さに設定できるようになる。
【図１】本発明の実施例におけるライトステータス発生
回路の具体的構成を示す回路である。
回路の具体的構成を示す回路である。
【図２】本発明の実施例を含む音声記録再生装置の全体
構成を示すブロック図である。
構成を示すブロック図である。
【図３】本実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図４】音声記録再生装置における３倍速再生時のリー
ド／ライトアドレス遷移図である。
ド／ライトアドレス遷移図である。
【図５】音声記録再生装置における２倍速再生時のリー
ド／ライトアドレス遷移図である。
ド／ライトアドレス遷移図である。
１ ＤＲＡＭ ２ ＤＲＡＭインターフェース回路 ３ ＤＳＰ ４ ライトアドレスカウンタ ５ エンドアドレスカウンタ ６ 比較器 ７ ライトステータス発生回路 ８ メモリコントローラ １０、１１、１２、１４ Ｄフリップフロップ １３ ＮＡＮＤゲート １５ ＯＲゲート １６ リセット回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G10L 11/00 - 13/08 G10L 19/00 - 21/06 G11B 20/02 G11C 7/00
Claims (2)
- 【請求項１】 ライトアドレスクロックをカウントして
アドレスを更新するライトアドレスカウンタと、該ライ
トアドレスカウンタの内容がライトエンドアドレスに到
達したとき一致信号を発生する一致信号発生回路と、ラ
イト動作の開始を指示するライトスタート信号と前記一
致信号を入力し、前記ライトスタート信号に応答してラ
イトステータス信号を第１レベルにすると共に、前記ラ
イトステータス信号が連続してｎ回（ｎ：２以上の整
数）入力されたときはｎ−１度目までの一致信号を無視
し、ｎ度目の一致信号に応答して前記ライトステータス
信号を第２レベルとし、前記ライトスタート信号が連続
することなく１回のみ入力されたときは１度目の一致信
号に応答して前記ライトステータス信号を第２レベルと
するライトステータス発生回路とを備え、前記ライトス
テータス信号に応じてライト動作の開始及び停止を制御
することを特徴とするメモリのライト制御回路。 - 【請求項２】 請求項１記載のメモリのライト制御回路
において、前記ライトステータス発生回路は、前記一致
信号を検出する検出回路と、前記ライトスタート信号の
入力に応じて所定レベルに設定され出力を前記ライトス
テータス信号とする第１保持回路と、前記検出回路の検
出出力をリセット信号として前記第１保持回路に送出す
るゲート回路と、前記ライトスタート信号の入力に応じ
て前記第１保持回路の出力を取り込み出力を禁止信号と
して前記ゲート回路に供給する第２保持回路と、前記検
出回路での検出後に前記第２保持回路をリセットするリ
セット回路とより構成されたことを特徴とするメモリの
ライト制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4076495A JP3066282B2 (ja) | 1995-02-28 | 1995-02-28 | メモリのライト制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4076495A JP3066282B2 (ja) | 1995-02-28 | 1995-02-28 | メモリのライト制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08234800A JPH08234800A (ja) | 1996-09-13 |
| JP3066282B2 true JP3066282B2 (ja) | 2000-07-17 |
Family
ID=12589700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4076495A Expired - Fee Related JP3066282B2 (ja) | 1995-02-28 | 1995-02-28 | メモリのライト制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3066282B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3975586B2 (ja) * | 1998-11-11 | 2007-09-12 | ソニー株式会社 | 記録再生装置および方法、並びにプログラム記録媒体 |
-
1995
- 1995-02-28 JP JP4076495A patent/JP3066282B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08234800A (ja) | 1996-09-13 |
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