JP2605887B2

JP2605887B2 - 音源波形の収録再生方法

Info

Publication number: JP2605887B2
Application number: JP1259734A
Authority: JP
Inventors: 政樹工藤
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1989-10-04
Filing date: 1989-10-04
Publication date: 1997-04-30
Anticipated expiration: 2012-04-30
Also published as: JPH03121490A

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、電子楽器等において用いられる音源波形
の収録再生方法に関する。

「従来の技術」電子楽器の楽音形成方式の１つとして、波形メモリ方
式が知られている。この波形メモリ方式は、自然楽器の
音をマイクロフォンによって電気信号に変換し、この電
気信号の各瞬時値をサンプリングしてディジタルデータ
に変換し、メモリに記憶させる。楽音形成時には、操作
された鍵盤キーの音高に対応する速度でそのメモリ内の
データを読み出し、アナログ信号に変換し、スピーカか
ら楽音として発音する。

ところで、発音開始から終了までの楽音波形の全てを
メモリに記憶させると、メモリ容量が極めて大きくな
る。そこで、楽音波形の立ち上がり部は複雑に変化する
ので全波形をメモリに記憶させ、楽音波形の持続部およ
び減衰部については比較的単調な波形が繰り返されるの
で、１周期間（または複数周期間）の波形のみをメモリ
に記憶させ、その波形を繰り返し読み出して楽音を形成
することが行なわれる。第12図は楽音波形の一例を示す
図であり、この図においてWaoは立ち上がり部、他の部
分は持続部である。上述した一部波形記憶方式のものに
おいては、立ち上がり部Waoは全波形がメモリに記憶さ
れ、持続部については適宜の１周期Wloが繰り返し部と
してメモリに記憶される。

「発明が解決しようとする課題」ところで、上述した一部波形記憶方式のものにおい
て、立ち上がり部Waoの最後のサンプリングデータと繰
り返し部Wloの最初のサンプリングデータ、繰り返し部W
loの最初および最後のサンプリングデータはそれぞれ一
致していることが望ましい。しかし、従来のものにおい
ては、特にそれらを一致させるという考慮がなされてお
らず、このため、立ち上がり部Waoの最後と繰り返し部W
loの最初、繰り返し部Wloの最後と最初の各接続時にわ
ずかなずれが生じる問題があった。

そこでこの発明は、上述した接続時のずれを防止する
ことを目的としている。

「課題を解決するための手段」この発明は、音源から発生する音を電気信号に変換
し、この電気信号をサンプリングしてディジタルデータ
の変換し第１のメモリに記憶させ、該第１のメモリ内の
データから繰り返し部となるべき部分を抽出して第２の
メモリに記憶させるとともに、該第２のメモリに記憶さ
れた音源波形を再生する音源波形の収録再生方法におい
て、前記繰り返し部の最初（または最後）のサンプル点
を決定し、前記繰り返し部の最後（または最初）の部分
のサンプリングデータをデータ補間を行いながら順次走
査して前記繰り返し部の最初（または最後）のサンプル
点のデータと一致する点を検出し、前記第１のメモリに
おける前記繰り返し部の最初の点に対応する第１のアド
レス情報、当該第１のメモリにおける前記第１のアドレ
ス情報よりも所定アドレス前のサンプリングデータの記
憶位置を示す第２のアドレス情報、当該第１のメモリに
おける前記繰り返し部の最後の点に対応する第３のアド
レス情報、当該第１のメモリにおける前記第３のアドレ
ス情報よりも所定アドレス後のサンプリングデータの記
憶位置を示す第４のアドレス情報を、各々前記第２のメ
モリにおいて対応する第５、第６、第７、第８のアドレ
ス情報に変換し、前記第２、第４のアドレス情報に基づ
いて前記第１のメモリから繰り返し部を読み出し、読み
出したデータを前記第６、第８のアドレス情報に基づい
て前記第２のメモリに書き込むとともに、前記第５のア
ドレス情報に発音すべき音高に対応する周波数ナンバを
順次累算し、この累算結果に基づいて、前記第２のメモ
リにおいて前記累算結果の前後に記憶された６個のデー
タを読み出し、この読み出した複数のデータを前記累算
結果の少数部の値に応じて６次のFIRデジタルフィルタ
を用いて補完し、前記繰り返し部の最後の部分において
前記累算結果が慚愧第７のアドレス情報に一致した時点
で、再度前記第５のアドレス情報に基づき繰り返し部の
データ読み出しを行うことを特徴としている。

「作用」この発明によれば、繰り返し部の最初（最後）の点を
決め、この最初（最後）の点と一致する同繰り返し部の
最後（最初）の点を、データ補間を行いながら検出す
る。そして、これら最初の点および最後の点に基づいて
第１のメモリからサンプリングデータを読み出し、第２
のメモリに記憶させ、この記憶させたデータを読み出し
て音源波形の再生を行う。これにより、繰り返し部の最
後の点と最初の点の間のずれを防止することができる。
また、この発明によれば、繰り返し部のサンプリングデ
ータだけでなく、繰り返し部の最初の点より前のアドレ
スのサンプリングデータ、繰り返し部の最後の点より後
のアドレスのサンプリングデータをも用いて補間演算を
行う。また、その補間演算を、６次のFIRデジタルフィ
ルタを用いて行う。これにより、２点間を直接補間する
ものに比して、高精度の補間を行うことができる。

「実施例」以下、図面を参照してこの発明の実施例について説明
する。

□実施例1:音源波形の収録装置第１図はこの発明の第１の実施例による音源波形の収
録方法を適用した音源波形の収録装置の構成を示すブロ
ック図である。この図において、１は自然楽器の楽音を
収音するためのマイクロフォン、２はマイクロフォン１
の出力を増幅する増幅器、３は増幅器２の増幅度を調整
するレベル調整器（マニュアル）、４は増幅器２の出力
をサンプリングし、ディジタルデータに変換するA/D変
換器、５はA/D変換器４の出力データを波形バッファメ
モリ６に書き込む波形バッファ書込回路である。７は演
算制御回路であり、内部に一時記憶メモリ7aを有してい
る。この演算制御回路７は、演算指示スイッチ８からの
指示に応じて波形バッファメモリ６内のデータを読み出
し、読み出したデータを表示および発音装置10へ送って
表示させあるいは発音させる。また、波形バッファメモ
リ６内のサンプリングデータについて、立ち上がり部の
先頭アドレス、立ち上がり部の最終アドレス、繰り返し
部の先頭アドレス、繰り返し部の最終アドレスを各々決
定し、決定した各アドレスにしたがって波形バッファメ
モリ６内のデータを読み出し、波形メモリ９へ書き込
む。この波形メモリ９が再生装置に装着され、装着され
た波形メモリ９内のデータが読み出されて再生装置にお
ける楽音形成が行なわれる。

次に、上述した音源波形の収録装置の動作を第２図〜
第５図を参照して説明する。

まず、第２図の処理Sa1に示すように、マイクロフォ
ン１によって自然楽器の音を電気信号に変換し、A/D変
換器４によってディジタルデータに変換し、波形バッフ
ァ書込回路５を介して波形バッファメモリ６に書き込
む。次に、波形バッファメモリ６内のデータを読み出
し、演算制御回路７においてアナログ信号に変換し、表
示および発音装置10において表示させ、その表示を見な
がらマニュアルで立ち上が部および繰り返し部を各々概
略指示する。第３図（イ）、（ロ）に各々指示された立
ち上がり部および繰り返し部の一例を示す。

次に、演算制御回路７が波形メモリ９の書き込みおよ
び読み出しのための記憶波形アドレスおよびリファレン
スアドレスを決定する（処理Sa3）。この処理Sa3につい
ては以下に詳述する。次に、波形バッファメモリ６内の
サンプリングデータの立ち上がり部および繰り返し部が
読み出され、読み出されたデータが処理Sa3において決
定された波形記憶アドレスに基づいて波形メモリ９に書
き込まれる（処理Sa4）。

次に、上述した記憶波形アドレスおよびリファレンス
アドレス決定処理を第３図および第４図を参照して詳述
する。まず、第４図のステップSb1では、波形バッファ
メモリ６内の立ち上がり部のサンプリングデータが表示
および発音装置10において表示される。操作者はその表
示を見て、アタックエンドサンプルAESを指示する。こ
のアタックエンドサンプルAESとしては、立ち上がり部
の最後の部分の０レベル近傍のサンプリング点が選ばれ
る（第３図（イ）参照）。なお、この決定は、例えばマ
ウスによって表示画面の矢印カーソルをその点まで移動
させ、そして、マウスのスイッチをオンすることによっ
て行なわれる。この指示が行なわれると、指示された点
のサンプリングデータが記憶されている波形バッファメ
モリ６のアドレスがアタックエンドサンプルアドレスAE
SA₆（“₆"は波形メモリ６のアドレスであることを意味
する）として、一時記憶メモリ7a内に記憶される。

次にステップSb2では、繰り返し部の最初のサンプリ
ング点FP（第３図（ロ）参照）よりＤ個手前のサンプリ
ング点｛以下、スキャンスタートサンプルSSSという；
第３図（ロ）参照｝を指示する。この指示が行なわれる
と、指示されたスキャンスタートサンプルSSSのアドレ
スSSSA₆が一時記憶メモリ7aに記憶される。次にステッ
プSb3では、上記アドレスSSSA₆から順方向（アドレスが
大きくなる方向）へオーバサンプリングしつつ繰り返し
部の各サンプリングデータが順次チェックされ（スキャ
ンサーチ）、ステップSb4では、アタックエンドサンプ
ルデータAESD（アタックエンドサンプルAESの値）と一
致するサンプリングデータまたはオーバサンプリングデ
ータがあるか否かが判断される。ここで、オーバサンプ
リングとは、サンプリングデータと次のサンプリングデ
ータとの間を補間することを言い、例えば周知のFIRフ
ィルタを用いて行われる。また、オーバサンプリングデ
ータとは、補間によって得られたデータである。なお、
FIRフィルタを用いてサンプリングデータ間を補間する
技術は、特開昭63−168695号；発明の名称「楽音信号発
生装置」に詳細に開示されている。

次に、予め決められた一定数のデータをチェックして
もステップSb4の判断結果が「NO」であった場合は、エ
ラーエンドとしてその旨の表示が行なわれる。一方、ス
テップSb4の判断結果が「YES」となった場合は、ステッ
プSb5へ進む。ここで、アタックエンドサンプルデータA
ESDと一致した繰り返し部の点を、ループインポイトLIP
という（第３図参照）。

なお、この明細書において、「サンプル」の語はサン
プリングデータのある点を意味し、そのアドレス（波形
バッファメモリ６のアドレス）は整数となる。これに対
し、「ポイント」の語はサンプリング点とサンプリング
点の間の点を意味し、そのアドレスは小数部を有するア
ドレスとなる。

ステップSb5では、立ち上がり部の最後の部分、繰り
返し部の最初の部分が同じ時間軸上に並べて表示され、
同時に、アタックエンドサンプルAESおよびループイン
ポイトLIPの各位置が表示される。次にステップSb6で
は、立ち上がり部の最後と繰り返し部の最初が滑らかに
接続される状態にあるか否かが目視によって判断され
る。そして、この判断結果が「NO」の場合は、ステップ
Sb7へ進み、今回検出された点をスキャンスタートサン
プルSSSとして新たに指示する。これにより、ステップS
b2においてメモリ7aに書き込まれたスキャンスタートサ
ンプルアドレスSSSA₆が書き変えられる。次いで、ステ
ップSb3へ戻り、以後、上記と同様の処理が再び行なわ
れる。

一方、ステップSb6の判断結果が「YES」の場合は、ス
テップSb8へ進む。ステップSb8では、ループインポイト
LIPのアドレス、すなわち、ループインポイトアドレスL
IPA₆が一時記憶メモリ7a内に記憶される。ここで、ルー
プインポイントLIPがサンプリング点と一致している場
合は、サンプリングデータが記憶されているメモリ６の
アドレスがそのまま一時記憶メモリ7aに記憶されるが、
一致していない場合は、アドレスが小数を含む数値とな
る。

次に、ステップSb9へ進むと、繰り返し部の最後の部
分が表示される。操作者は、その表示を見て、ループエ
ンドサンプルLESを指示する。この指示の場合も、前述
したアタックエンドサンプルAESの場合と同様に、繰り
返し部の最後の部分で０レベル近傍の点が指示される。
次にステップSb10へ進むと、前述したステップSb2にお
いて指示されたスキャンスタートサンプルSSSが再び指
示される。この指示が行なわれると、指示された点SSS
のサンプリングデータが記憶されている波形バッファメ
モリ６のアドレスSSSA₆が一時記憶メモリ7aに記憶され
る。

次に、ステップSb11へ進むと、スキャンスタートサン
プルSSSから順方向へオーバサンプリングしつつ繰り返
し部の各サンプリングデータを順次チェックし（スキャ
ンサーチ）、ステップSb12では、ループエンドサンプル
データLESDと一致するサンプリングデータまたはオーバ
サンプリングデータがあるか否かを判断する。

そして、予め決められた一定数のデータをチェックし
てもステップSb12の判断結果が「NO」であった場合は、
エラーエンドとしてその旨の表示が行なわれる。一方、
ステップSb12の判断結果が「YES」となった場合は、ス
テップSb13へ進む。ここで、ループエンドサンプルLES
とレベルが一致した繰り返し部の点を、ループスタート
ポイトLSPという（第３図参照）。ステップSb13では、
繰り返し部の最後の部分と繰り返し部の最初の部分が同
じ時間軸上に近接して表示され、同時に、ループエンド
サンプルLESおよびループスタートポイントLSPの各位置
が表示される。次にステップSb14では、立ち上がり部の
最後と繰り返し部の最初が滑らかに接続される状態にあ
るか否かが目視によって判断される。そして、この判断
結果が「NO」の場合は、ステップSb15へ進み、今回検出
された点をスキャンスタートサンプルSSSとして新たに
指示する。これにより、ステップSb10においてメモリ7a
に書き込まれたスキャンスタートサンプルアドレスSSSA
が書き変えられる。次いで、ステップSb11へ戻り、以
後、上記と同様の処理が再び行なわれる。

一方、ステップSb14の判断結果が「YES」の場合は、
ステップSb16へ進む。ステップSb16では、ループスター
トポイトデータLSPDのアドレス、すなわち、ループスタ
ートポイトアドレスLSPA₆が一時記憶メモリ7a内に記憶
される。このループスタートポイントアドレスLSPA₆は
通常小数点以下の数値を含む。次に、ステップSb17へ進
むと、上述した過程において決定されたアタックエンド
サンプルAES,ループインポイントLIP,ループエンドサン
プルLES,ループスタートポイントLSPに基づいて、波形
バッファメ内の立ち上がり部および繰り返し部のサンプ
リングデータが読み出され、後述するデータ再生と同じ
方法で試験的に発音が行なわれる。そして、ステップSb
18においてこの発音試験の結果が「OK」か否かが判断さ
れ、この判断結果が「NO」の場合はステップSb1へ戻
り、最初からやりなおす。また、判断結果が「YES」の
場合はステップSb19へ進む。

ステップSb19では、次の各アドレスが算出され、一時
記憶メモリ7aに書き込まれる。

◇アタックファーストサンプルアドレスAFSA₆ 立ち上がり部の最初のサンプリングデータが記憶され
ている波形バッファメモリ６のアドレス ◇アタックラストサンプルアドレスALSA₆ アタックエンドサンプルアドレスAESAより３大きいア
ドレス（ALSA＝AESA＋３） ◇ループファーストサンプルアドレスLFSA₆ ループスタートポイントアドレスLSPAより2.5以上小
さいアドレスの内で最大のアドレス ◇ループラストサンプルアドレスLLSA₆ ループエンドサンプルアドレスLESAより３大きいアド
レス（LLSA＝LESA＋３）なお、これらのアドレスはいずれも補間データを算出
する際に必要となるアドレスである。

次に、ステップSb20へ進むと、まず、上述した各アド
レスAFSA₆、ALSA₆、LFSA₆、LLSA₆が各々波形メモリ９の
アドレスAFSA、ALSA、LFSA、LLSAに変換され、次いで、
波形バッファメモリ６内の立ち上がり部のサンプリング
データの内のアドレスAFSA₆からアドレスALSA₆間のサン
プリングデータおよび繰り返し部のサンプリングデータ
の内のアドレスLFSA₆からアドレスLLSA₆間のサンプリン
グデータが各々読み出され、上述したアドレスAFSA、AL
SA、LFSA、LLSAにしたがって波形メモリ９に書き込まれ
る。

次に、ステップSb21へ進むと、次の各リファレンスア
ドレスが算出される（第５図参照）。これらのリファレ
ンスアドレスはステップSb19において算出された各アド
レスと共に、データ再生時において使用される。

◇アタックエンドアドレスAEA アタックエンドサンプルアドレスAESAより2.5小さい
アドレス（AEA＝AESA−2.5） ◇ループインアドレスLIA ループインポイントアドレスLIPAより2.5小さいアド
レス（LIA＝LIPA−2.5） ◇ループスタートアドレスLSA ループスタートポイントアドレスLSPAより2.5小さい
アドレス（LSA＝LSPA−2.5） ◇ループエンドアドレスLEA ループエンドサンプルアドレスLESAより2.5小さいア
ドレス（LEA＝LESA−2.5）以上がこの発明の第１の実施例による音源波形の収録
装置である。

□実施例2:音源波形の収録装置次に、この発明の第２の実施例による音源波形の収録
装置を説明する。この第２の実施例による装置の全体構
成は上述した第１の実施例のものと同じである（第１図
参照）。第１の実施例と異なる点は第２図における記憶
波形アドレスおよびリファレンスアドレス決定処理Sa3
である。

第６図にこの第２の実施例における処理Sa3のフロー
チャートを示す。この図に示す処理が第４図に示す処理
と異なる点は次通りである。すなわち、第４図に示す処
理は、まず、第３図のアタックエンドサンプルAESを決
め、このアタックエンドサンプルに一致するループイン
ポイントLIPを求め、次に、ループエンドサンプルLESを
決め、このループエンドサンプルLESに一致するように
ループスタートポイントLSPを求めるようになってい
る。

これに対し、第６図に示す処理は、第７図に示すよう
に、まず、ループスタートサンプルLSSを決め、次に、
このループスタートサンプルLSSに一致するアタックエ
ンドポイントAEPを求め（ステップSc1〜Sc8）、次に、
ループスタートサンプルLSSに一致するループエンドポ
イントLEPを求める（ステップSc10〜Sc16）ようになっ
ている。

なお、第６図の各ステップの処理は第４図の各ステッ
プの処理とほぼ同じであるので説明を省略する。

□実施例3:音源波形の再生装置第８図はこの発明による音源波形の再生方法を適用し
た音源波形の再生装置の構成を示すブロック図である。
この図において、符号21はＦナンバ（周波数ナンバ）レ
ジスタであり、鍵盤（図示略）においてキーが押下され
ると、押下されたキーに対応するＦナンバが書き込まれ
る。ここで、Ｆナンバとは、鍵盤の各キーの各々に対応
して予め決まっている０〜１の間の数値データ（小数）
であり、高音キーのＦナンバほど値が大きくなる。22は
加算回路、23は比較回路、24は加算および減算回路であ
る。この加算および減算回路24は、制御部25から制御信
号SIとして“1"信号が供給されている時は加算回路とし
て、“0"信号が供給されている時は減算回路として動作
する。26はセレクタ、27は１ステージのシフトレジスタ
である。このシフトレジスタ27はクロックパルスφs₀の
立ち上がりにおいてセレクタ26の出力を読み込み、クロ
ックパルスφs₁の立ち上がりにおいて読込んだデータを
出力する。このシフトレジスタ27の出力はアドレスデー
タADとして出力され、加算回路22へ供給されると共に、
その整数部が加算回路28へ、また、小数部が加算回路29
へ供給される。

加算回路28はアドレスデータADの整数部と補助カウン
タ30のカウント出力とを加算し、この加算結果をアドレ
スとして波形メモリ９へ出力する。加算回路29はアドレ
スデータADの小数部と補助カウンタ30のカウント出力と
を加算し、加算結果をアドレスとして係数メモリ32へ出
力する。波形メモリ９は、前述した第１図の回路によっ
て楽音波形の立ち上がり部と繰り返し部が各々書き込ま
れたメモリである。係数メモリ32は、FIRフィルタのフ
ィルタ係数が書き込まれたメモリである。この実施例に
おいては、６次のFIRフィルタによって、サンプリング
データとサンプリングデータとの間が、シフトレジスタ
27から出力されるアドレスデータADの小数部の値に応じ
て補間されるようになっている。

すなわち、いま、例えば第11図に示すように、サンプ
リング点P1〜P6のデータ（振幅値）をd1〜d6、データd1
〜d6が記憶されている波形メモリ９のアドレスを「11」
〜「16」とし、また、シフトレジスタ27から出力される
アドレスデータADが「11.6」であった場合、アドレス
「11.6」に対応する補間データＹを６個のデータd1〜d6
からFIRフィルタによって算出するようになっている。
そして、係数メモリ32には、フィルタ演算を行う際に使
用される係数が予めアドレスデータADの小数部に対応し
て記憶されている。

補助カウンタ30はオアゲート33を介して供給されるク
ロックパルスφclrによってクリアされ、クロックパル
スφslotをアップカウントする。35は乗算回路であり、
波形メモリ９の出力データと係数メモリ32の出力データ
とを乗算し、その結果を累算器36へ出力する。累算器36
はクロックパルスφsumの立ち上がりにおいて乗算回路3
5の出力データを累算し、また、オアゲート33を介して
供給されるクロックパルスφclrによってクリアされ
る。ラッチ37は累算器36の出力データをクロックパルス
φsoの立ち上がりにおいてラッチし、ラッチしたデータ
を乗算回路38へ出力する。39はエンベロープ発生器であ
り、鍵盤のいずれかのキーが押下された時立ち上がり離
鍵された時立ち下がるキーオン信号KONを受けて、楽音
信号の包絡線を決めるエンベロープデータを発生し、乗
算回路38へ出力する。乗算回路38は、ラッチ37の出力デ
ータと上記エンベロープデータとを乗算し、その乗算結
果を出力する。この乗算回路38の出力データはD/A変換
器（図示略）によってアナログ信号に変換され、サウン
ドシステムへ供給され、楽音として発音される。制御部
25は第８図の装置各部を制御するもので、内部に第５図
に示す各アドレスおよびアタックファーストサンプルア
ドレスAFSAが記憶されている。なお、詳細は以下に述べ
る。

次に、上記実施例の動作を第９図，第10図に示すタイ
ミングチャートを参照して説明する。

まず、初期状態においてシフトレジスタ27はクリアさ
れている。また、制御部25から制御信号STOPとして“1"
信号が出力されており、これにより、オアゲート33から
“1"信号が出力され、補助カウンタ30および累算器36が
共にクリア状態にある。

この状態において、鍵盤（図示略）のキーが押下され
ると、押下されたキーに対応するＦナンバがＦナンバレ
ジスタ21に書き込まれ、同時に、キーオン信号KONが制
御部25およびエンベロープ発生器39へ供給される。キー
オン信号KONが制御部25へ供給されると、制御部25が同
信号KONを受け、データRDとして「０」、制御信号SIと
して“1"を各々加算および減算回路24へ出力し、また、
データSDとしてアタックファーストサンプルアドレスAF
SAを、制御信号SELとして“1"信号を各々セレクタ26へ
出力する。セレクタ26へ制御信号SEL“1"が供給される
と、同セレクタ26が上記アタックファーストサンプルア
ドレスAFSAをシフトレジスタ27の入力端へ供給する。

次に、第９図に示す時刻t1において、同図（イ）に示
すクロックパルスφs₀が立ち上がると、セレクタ26から
出力されているアタックファーストサンプルアドレスAF
SAがシフトレジスタ27に読み込まれ、次いで、クロック
パルスφs₁（第９図（ロ））が立ち上がると、同アドレ
スAFSAがアドレスデータADとしてシフトレジスタ27から
出力される。そして、その整数部が加算回路28へ、ま
た、小数部（この場合「０」）が加算回路29へ各々供給
される。この時、補助カウンタ30の出力は「０」であ
り、したがって、加算回路28からアドレスAFSAの整数部
が出力され、波形メモリ９へ供給される。これにより、
波形メモリ９からアタックファーストサンプルデータAF
SDが読み出され、乗算回路35へ供給される。また、加算
回路29からデータ「０」が出力され、係数メモリ32へ供
給される。この場合、係数メモリ32からデータ「１」が
出力され、乗算回路35へ供給される。乗算回路35は、デ
ータAFSDとデータ「１」とを乗算し、その乗算結果、す
なわち、データAFSDを累算器36へ出力する。

次に、クロックパルスφclrが立ち上がるが、この時
点で制御信号STOPは“1"信号にあり、したがって、回路
動作に変化はない。次に、クロックパルスφclrの立ち
下がりの時点で制御信号SELおよび制御信号STOPが“共
に0"信号に立ち下がる｛第９図（ト），（チ）｝。これ
により、以後加算および減算回路24の出力データがセレ
クタ26から出力され、また、クロックパルスφclrがオ
アゲータ33から出力され得る状態となる。

次に、クロックパルスφsum（第９図（ホ））が立ち
上がると、乗算回路35から出力されているデータAFSDが
累算器36に読み込まれ、ラッチ37へ出力される。次に、
クロックパルスφslot（第９図（ニ））が立ち上がる
と、補助カウンタ30がカウントアップされ、そのカウン
ト出力が「１」となり、このデータ「１」が加算回路2
8,29へ供給される。これにより、加算回路28から AFSA＋１が出力されて波形メモリ９へ供給され、波形メモリ９か
らアタックファーストサンプルAFSの次のサンプリング
点のデータが読み出され、乗算回路35へ供給される。一
方、加算回路29からはデータ「１」が出力され、係数メ
モリ32へ供給される。係数メモリ32は、前述したように
加算回路29から「０」が供給された時はデータ「１」を
出力するが、加算回路29から整数データが供給された時
はデータ「０」を出力する。したがって、この場合、係
数メモリ32からデータ「０」が出力され、これにより、
乗算回路35からデータ「０」が出力される。

次に、クロックパルスφsumが立ち上がると、乗算回
路36の出力データ「０」が累算器36内のデータ（この場
合、AFSD）に累算され、その結果、すなわち、データAF
SDが累算器36から出力される。次に、再びクロックパル
スφslotが立ち上がると、補助カウンタ30のカウント出
力が「２」となり、この結果、加算回路28から、 AFSA＋２が、また、加算回路29から「２」が出力される。これに
より、乗算回路35から再び「０」が出力され、次のクロ
ックパルスφsumの立ち上がりにおいて累算器36に累算
される。以下、同様の処理が、補助カウンタ30の出力が
「５」になるまで繰り返される。

次に、第９図に示す時刻t2においてクロックパルスφ
s₀が立ち上がると、累算器36の出力データ（この場合、
AFSD）がラッチ37に読み込まれる。そして、この読み込
まれたデータが、乗算回路38においてエンベロープ発生
器39から出力されているエンベロープデータと累算さ
れ、この乗算結果がD/A変換器へ出力される。

一方、上述したクロックパルスφs₀の立ち上がりの直
前において、シフトレジスタ27の出力データはアタック
ファーストサンプルアドレスAFSAである。このアドレス
AFSAは、加算回路22へ供給され、ここで、Ｆナンバが加
算され、この加算結果「AFSA＋Ｆ」が加算および減算回
路24へ供給されている。この時、制御部25から制御信号
SIとして“1"信号が出力されており、したがって、この
加算および減算回路24は加算回路として動作するように
なっている。またこの時、制御部25からデータRDとして
「０」が出力されている。この結果、加算および減算回
路24の出力データは「AFSA＋Ｆ」となり、このデータ
「AFSA＋Ｆ」がセレクタ26を介してシフトレジスタ27の
入力端へ供給されている。したがって、時刻t2におい
て、クロックパルスφs₀が立ち上がると、このデータ
「AFSA＋Ｆ」がシフトレジスタ27に読み込まれる。

次に、クロックパルスφs₁が立ち上がると、データ
「AFSA＋Ｆ」がシフトレジスタ27から出力され、その整
数部が加算回路28へ、また、小数部が加算回路29へ供給
される。ここで、Ｆナンバは小数である。したがって、
この場合、整数部はデータAFSAとなり、また、小数部は
Ｆとなる。次にクロックパルスφclrが立ち上がると、
補助カウンタ30および累算器36がクリアされる。この時
点で、加算回路28の出力はAFSAとなり、したがって、波
形メモリ９からアタックファーストサンプルデータAFSD
が出力される。一方この時点で、加算回路29の出力はＦ
となり、このデータＦ（小数）が係数メモリ32へ供給さ
れる。係数メモリ32には、加算回路29から供給される各
小数ｘに対応して６個のフィルタ係数k₀（ｘ）〜k
₅（ｘ）が記憶されている。例えば、シフトレジスタ27
から出力されるアドレスデータADの小数部が３ビットで
あるとすると、“0,0,0"を除く７個の小数に対応して７
組のフィルタ係数k₀（ｘ）〜k₅（ｘ）が記憶されてい
る。したがって、加算回路29からデータＦが供給される
と、同データＦに対応する６個のフィルタ係数の中の第
１番目のフィルタ係数k₀（Ｆ）が読み出され、乗算回路
35へ出力される。この結果、乗算回路35から、 k₀（Ｆ）・Ｄ（AFSA）が出力され、次のクロックパルスφsumの立ち上がりに
おいて累算器36に読み込まれる。ここで、Ｄ（Ｘ）は波
形メモリ９のアドレスＸの記憶位置に記憶されているデ
ータを示す。Ｄ（AFSA）はアドレスAFSAのデータ、すな
わちデータAFSDを示す。

次に、クロックパルスφslotが立ち上がると、補助カ
ウンタ30のカウント出力が「１」となり、加算回路28お
よび29の各出力が各々、（AFSA＋１）、1.F となる。これにより、波形メモリ９からアドレス（AFSA
＋１）内のデータＤ（AFSA＋１）が読み出されて乗算回
路35へ供給され、また、係数メモリ９から第２番目の係
数データk₁（Ｆ）が読み出され、乗算回路35へ供給され
る。これにより、乗算回路35から、 k₁（Ｆ）・Ｄ（AFSA＋１）なるデータが出力され、このデータが次のクロックパル
スφsumの立ち上がりにおいて累算器36に読み込まれ
る。

以下、補助カウンタ30の出力が「５」になるまで、同
様の処理が繰り返され、これにより、累算器36の出力
が、 k₀（Ｆ）・Ｄ（AFSA）＋k₁（Ｆ）・Ｄ（AFSA＋１）＋…
… ＋k₅（Ｆ）・Ｄ（AFSA＋５） ……（１）となる。すなわち、アドレスデータ「AFSA＋Ｆ」の小数
部Ｆに対応して、FIRフィルタによって補間されたデー
タとなる。次に、再びクロックパルスφs₀が立ち上がる
と、上述した第（１）式のデータがラッチ37に読み込ま
れ、この読み込まれたデータに、乗算回路38においてエ
ンベロープデータが乗算され、D/A変換器へ出力され
る。

また、上述したクロックパルスφs₀の立ち上がの直前
においてセレクタ26の出力は「AFSA＋2F」となってい
る。この結果、クロックパルスφs₀が立ち上がると、シ
フトレジスタ27に「AFSA＋2F」が読みこまれ、次のクロ
ックパルスφs₁の立ち上がりにおいてシフトレジスタ27
から出力される。ここで、データ2Fが小数であるとする
と、上記と同様の処理が行なわれ、次のクロックパルス
φs₀の立ち上がりにおいてラッチ37に、 k₀（2F）・Ｄ（AFSA）＋k₁（2F）・Ｄ（AFSA＋１）＋…
… ＋k₅（2F）・Ｄ（AFSA＋５） ……（２）なるデータが読み込まれる。

次に、シフトレジスタ27からデータ「AFSA＋3F」が出
力され、このデータの小数部がＧであったとする。すな
わち、 AFSA＋3F＝（AFSA＋１）＋Ｇであったとする。この場合、次のクロックパルスφs₀の
立ち上がりにおいてラッチ37に、 k₀（Ｇ）・Ｄ（AGSA＋１）＋k₁（Ｇ）・Ｄ（AGSA＋２）
＋…… ＋k₅（Ｇ）・Ｄ（AGSA＋６） ……（３）なるデータが読み込まれ、乗算回路38へ出力される。

このようにして、波形メモリ９内のデータが、シフト
レジスタ27の出力データに基づいて逐次読み出され、こ
の読み出されたデータが補間され、この補間後のデータ
がクロックパルスφs₀のタイミングにおいてラッチ37か
ら出力され、乗算回路38においてエンベロープデータが
乗算されてA/D変換器へ出力される。そして、このA/D変
換器の出力がサウンドシステムへ供給され、立ち上がり
部の楽音が発生する。

次に、立ち上がり部の楽音発生が終了し、加算回路22
の出力データがアタックエンドアドレスAEAを越える
と、比較回路23から信号COMPとして“1"信号が出力され
（第10図（ヘ）参照）、制御部25へ供給される。制御部
25はこの“1"信号を受け、データRD｛第10図（チ）｝と
して「LIA−AEA」（ループインアドレス−アタックエン
ドアドレス）を出力する。これにより、加算および減算
回路24からアドレスLIAが出力され、セレクタ26を介し
てシフトレジスタ27の入力端へ供給される。そして、こ
のアドレスLIAが次のクロックパルスφs₀の立ち上がり
（第10図の時刻t4）においてシフトレジスタ27に読み込
まれ、続くクロックパルスφs₁の立ち上がりにおいて加
算回路28,29および加算回路22へ出力される。この時点
で、制御部25はデータEDとしてループエンドアドレスLE
Aを比較回路23へ出力する。これにより、比較回路23の
出力信号COMPが“0"信号となる（第10図（ヘ）参照）。
以下、上述した立ち上がり部と同様の過程によって繰り
返し部の楽音発生が行なわれる。

次に、繰り返し部の１回の楽音発生が終了し、加算回
路22の出力データがループエンドアドレスLEAを越える
と、比較回路23から再び信号COMPとして“1"信号が出力
され（第10図（リ）および時刻t5参照）、制御部25へ供
給される。制御部25はこの“1"信号を受け、データRD
｛第10図（ル）｝として「LSA−LEA」（ループスタート
アドレス−ループエンドアドレス）を出力する。これに
より、加算および減算回路24からアドレスLSAが出力さ
れ、セレクタ26を介してシフトレジスタ27の入力端へ供
給される。そして、このアドレスLSAが次のクロックパ
ルスφs₀の立ち上がり（第10図の時刻t6）においてシフ
トレジスタ27に読み込まれ、続くクロックパルスφs₁の
立ち上がりにおいて加算回路28,29および加算回路22へ
出力される。これにより、比較回路23の出力信号COMPが
“0"信号となる（第10図（リ）参照）。以下、再び繰り
返し部の楽音発生が行なわれ、以後、上記動作が繰り返
えされる。そして、鍵盤キーが離鍵されると、エンベロ
ープデータが徐々に０まで減衰し、これに伴い楽音が減
衰しつつ停止する。

なお、上記実施例は、FIRフィルタによってデータ補
間を行っているが、第11図における６個の点P1〜P6を通
る６次曲線を求め、この曲線から補間データを求めても
よい。この方法は特公昭59−17838号公報に開示されて
いる。

「発明の効果」以上説明したように、この発明によれば、繰り返し部
の最初の点と最後の点を完全に一致させることができ、
この結果、両点のずれによるノイズを防止することがで
きる効果がある。また、この発明によれば、２点間を直
線補間するものに比して、高精度の補間を行うことがで
きる効果がある。

【図面の簡単な説明】

第１図はこの発明の第１の実施例の構成を示すブロック
図、第２図は同実施例の概略動作を示すフローチャー
ト、第３図は同実施例の動作を説明するための波形図、
第４図は同実施例における記憶波形アドレスおよびリフ
ァレンスアドレス決定処理を示すフローチャート、第５
図は同実施例における各アドレスを説明するための説明
図、第６図はこの発明の第２の実施例の動作を示すフロ
ーチャート、第７図は同実施例の動作を説明するための
波形図、第８図はこの発明の第３の実施例の構成を示す
ブロック図、第９図は，第10図は共に同実施例の動作を
説明するためのタイミングチャート、第11図はデータ補
間を説明するための図、第12図は音源波形の立ち上がり
部および繰り返し部を説明するための波形図である。１……マイクロフォン、４……A/D変換器、６……波形
バッファメモリ、７……演算制御回路、９……波形メモ
リ、21……Ｆナンバレジスタ、22……加算回路、23……
比較回路、24……加算および減算回路、25……制御部、
27……シフトレジスタ、28,29……加算回路、32……係
数メモリ、35……乗算器、36……累算器。

Claims

(57)【特許請求の範囲】

【請求項１】音源から発生する音を電気信号に変換し、
この電気信号をサンプリングしてディジタルデータの変
換し第１のメモリに記憶させ、該第１のメモリ内のデー
タから繰り返し部となるべき部分を抽出して第２のメモ
リに記憶させるとともに、該第２のメモリに記憶された
音源波形を再生する音源波形の収録再生方法において、前記繰り返し部の最初（または最後）のサンプル点を決
定し、前記繰り返し部の最後（または最初）の部分のサンプリ
ングデータをデータ補間を行いながら順次走査して前記
繰り返し部の最初（または最後）のサンプル点のデータ
と一致する点を検出し、前記第１のメモリにおける前記繰り返し部の最初の点に
対応する第１のアドレス情報、当該第１のメモリにおけ
る前記第１のアドレス情報よりも所定アドレス前のサン
プリングデータの記憶位置を示す第２のアドレス情報、
当該第１のメモリにおける前記繰り返し部の最後の点に
対応する第３のアドレス情報、当該第１のメモリにおけ
る前記第３のアドレス情報よりも所定アドレス後のサン
プリングデータの記憶位置を示す第４のアドレス情報
を、各々前記第２のメモリにおいて対応する第５、第
６、第７、第８のアドレス情報に変換し、前記第２、第４のアドレス情報に基づいて前記第１のメ
モリから繰り返し部を読み出し、読み出したデータを前
記第６、第８のアドレス情報に基づいて前記第２のメモ
リに書き込むとともに、前記第５のアドレス情報に発音すべき音高に対応する周
波数ナンバを順次累算し、この累算結果に基づいて、前記第２のメモリにおいて前
記累算結果の前後に記憶された６個のデータを読み出
し、この読み出した複数のデータを前記累算結果の少数
部の値に応じて６次のFIRデジタルフィルタを用いて補
完し、前記繰り返し部の最後の部分において前記累算結果が慚
愧第７のアドレス情報に一致した時点で、再度前記第５
のアドレス情報に基づき繰り返し部のデータ読み出しを
行うことを特徴とする音源波形の収録再生方法。