JPS5843759B2 - 電子楽器 - Google Patents

Description

【発明の詳細な説明】 本発明は楽音波形に音程を付与する可変段数シフトレジ
スタより成る楽音波形記憶部を具えた電子楽器に関する
ものである。

最近提案のデジタル方式の電子楽器においては、鍵スィ
ッチによりキーコードを発生し、このキーコードを検出
して複数チャンネルに割当て、このキーコードとこれに
対応するエンベロープを楽音波形発生装置に入力する。

一方音色選択用のタブレット、ドローバスイッチ等のオ
ンオフ状態より音色選択検出回路で音色変化を検出して
波形計算回路で波形計算し、その出力を楽音波形発生装
置に入れて前記キーコードに対応する波形を合或し、エ
ンベロープを付加して音響信号出力が得られる。

この場合楽音波形発生装置において、楽音波形に音程を
付与する方法としては従来２方式が行なわれている。

第１の方式は音階周波数に比例した周波数を発生するノ
ートクロック発生器を用いるもので、現行の電子オルガ
ンの殆どがこの方式を採用している。

そしてこの音階周波数をもつクロックを作る方法が種々
提案されている。

しかしこの回路はかなり複雑であり、さらに周波数精度
の必要性から高いクロック周波数たとえば２〜４ＭＨｚ
を必要としている。

これに対し第２の方式は“周波数ナンバー″という数値
を設定するもので、この数値は周波数に比例しており、
これが周波数発生装置に記憶され、該数値を小数カウン
タ、整数カウンタで累算してその周波数出力を楽音波形
メモリのアドレスとする。

この場合には関連する回路が非常に複雑大形となるとい
う問題点がある。

本発明の目的は楽音波形に音程を付与する簡単な構成で
かつ低いクロック周波数で読出しうる楽音波形記憶部を
具えた電子楽器を提供することである。

前記目的を達成するため、本発明の電子楽器は鍵スィッ
チのオンオフによるキーコードの複数チャンネルに対応
し楽音波形を時分割に記憶させる楽音波形記憶部を有す
る電子楽器において、各チャンネルの楽音波形記憶部が
、音階周波数の周期に比例するデータを記憶する記憶回
路と、前記データを累算するタイミングで楽音波形の１
周期を記憶する可変段数シフトレジスタと、各チャンネ
ルのキーコードを記憶し前記可変段数シフトレジスタの
段数を制御するコードレジスタとを有し、楽音波形の１
周期を楽音周期に比例する段数で記憶することにより、
該波形記憶部の読出しクロックを音階周波数に拘らず一
定とじうろことを特徴とするものである。

以下本発明を実施例につき詳述する。

まず本発明を適用する新規な電子楽器の実施例の概要を
説明し、次に本発明の要部である転送制御回路と波形レ
ジスタおよびこれと関連のあるキーアサイナ、タブレッ
トアサイナ、波形計算回路等の実施例の細部を説明する
。

本発明を適用する電子楽器は楽音波形上の極値点情報を
与えて波形を近似再生し、この近似波形を発音すべき周
波数に対応する数でサンプリングして記憶させ、所定の
クロックで読出すことにより、楽音を発生するようにし
たデジタル方式の電子楽器である。

第１図は本発明の電子楽器の構成を示す全体説明図であ
る。

同図において、鍵盤のキースイッチ１はキーアサイナ２
によりそのオンオフ状態が検知され、オン状態にあるキ
ースイッチに対応するキーコードは発音するための優先
チャンネルに割り当てられ格納される。

キーアサイナ２によりあるチャンネルが割り当てられ占
有されると、時分割多重化されたキーオンは号がエンベ
ロープ制御回路３に与えられ、エンベロープの状態（ア
タック、ディケイ等）およびその大きさの情報がエンベ
ロープ係数ＥＣとして設定される。

エンベロープ係数ＥＣはエンベロープ計算回路４により
エンベロープ波形振幅への変換計算が行なわれる。

一方、タブレットスイッチ５のオンオフ状態はタブレッ
トアサイナ６により検知されタブレットスイッチ５のオ
ンオフ状態に変化があると、波形を新たに計算を行なう
べき信号と新たなタブレットのオンオフ状態を表わす信
号を波形計算回路７に与える。

波形情報メモリ８の記憶内容のうちオン状態のタブレッ
トに相当する記憶内容が順次読み出され、波形計算回路
７で合成波形１周期が計算され、転送制御回路９に送ら
れる。

転送制御回路９により合成波形１周期は占有されるチャ
ンネルの指定音階（ノート）に対応するワード数に再サ
ンプリングされ、波形レジスタ１００１つの占有される
チャンネルに転送される。

波形レジスタ１０は指定音階に対応してワード数が変化
するシフトレジスタにより構成される。

波形レジスタ１０から読出しクロック１１により読み出
された合成波形はチャンネル間で時分割多重化され、各
チャンネルのエンベローフカエンベロー７’付加回路１
２で付加され、チャンネル間の時分割の１周期毎に累積
加算がアキュームレータ１３で行なわれ、デジタルアナ
ログ変換器（ＤＣＡ）１４によりアナログ状態の音響信
号として取出される。

第２図は第１図のキースイッチ１を含むキーアサイナ２
０１例の詳細説明図である。

電子オルガンにおいて、鍵盤はアッパーマニュアル、ロ
ーマニュアル、ペダルの３つの鍵盤により構成され、マ
ニュアル鍵盤各６１鍵、ペダル鍵盤３１鍵、計１５３鍵
とする。

キーコードカウンタ２２はクロックφ１２１により繰返
し、ノートコード（音階Ｃ，Ｃ＃、Ｄ、Ｄ＃・・・・・
・に対応）、オクターブコード、鍵盤コードの３種を発
生する。

１２（ノート）×６（オクターブ）×３（鍵盤）〜２１
６となるから２１６個のタイムスロットが各キースイッ
チに対応して発生する。

ただし２１６−１５３＝６３の６３個のタイムスロット
に対応するキースイッチはない。

タイムスロットは２１６個毎に繰返すが、キーコードオ
ール“０″で該邑する鍵がない場合をその最初のタイム
スロットとして、１周期毎に全キースイッチのオンオフ
状態がサンプリングされ、各鍵盤の鍵の一端に並列に接
続されたアッパーマニュアルシフトレジスタ２３０、ロ
ーマニュアルシフトレジスタ２３２、ペダルシフトレジ
スタ２３３に書き込まれる。

直列接続された３レジスタ２３、〜２３３と遅延シフト
レジスタ２４はクロックφ１でシフトされ、レジスタ２
３□〜２３３の出力レジスタ２４の出力が排他的ＯＲゲ
ート２５において比較される。

両出力が異なっていればレジスタ２３、〜２３３の出力
とキーコードカウンタ２２からのキーコードはタイミン
グ変換レジスタであるＦＩＦＯメモリ２６に書き込まれ
る。

両出力が異なっているとはキースイッチのオンオフ状態
のサンプリングにおいて連続する２つのサンプル点にお
いてオンオフ状態が異なることを意味し、２つのサンプ
ル点間の時間にキースイッチが新たにオンまたはオフさ
れたことである。

しかもオンされた場合はレジスタ２３、〜２３３の出力
１！ま′１”であり、オフされた場合は゛０パである。

すなわちＦＩＦＯメそり２６にはキースイッチの新たな
オンオフに伴ないオンオフを表わす“１″、ｕ Ｏ＋＋
の信号と該キースイッチのキーコードが書き込まれる。

まずオン信号を読み出す場合を説明する。

ＦＩＦＯメモリ２６に記憶されたキーコードおよびオン
信号はＯＲゲート２７からの読み出し信号により読み出
され、キーコードは選択ゲート２８を介し１６段のコー
ドシフトレジスタ２９に与えられる。

優先チャンネル数は１６であり、コードシフトレジスタ
２９は１６段より構成され各優先チャンネルを占有する
キーコードを記憶する。

１６段コードシフトレジスタ２９のキーコードはクロッ
クφ２でシフトし、ＡＮＤゲート３０、選択ゲート２８
を介しループを構成する。

ＡＮＤゲート３１は比較回路３２からの非占有信号とＦ
ＩＦＯメモリ２６からのオン信号がある場合に選択ゲー
ト２８０入力のうちＦＩＦＯメモリ２６からの入力を選
択させ、キーコードを１６段コードシフトレジスタ２９
に与える。

該コードシフトレジスタ２９の出力は１６個に時分割さ
れ、各々がクロックφ２のタイムスロット幅をもつ時分
割多重化キーコード信号ＤＫＣとして出力する。

またキースイッチのオフによりエンベロープが減衰しそ
の値が零となった時に生ずるレベル零信号ＬＥＶ Ｏに
より、該キースイッチの占有していたチャンネルに対応
するタイムスロットのみＡＮＤゲート３０が閉じられ、
１６段コードシフトレジスタ２９のキーコードのループ
が断たれ該コードを消去する。

次にオフ信号を読出す場合を説明すると、ＦＩＦＯメモ
リ２６からのキーコードはＡＮＤゲート３０からのキー
コードと比較され、一致する時に比較回路４２からの一
致信号でＡＮＤゲート３３が開きＯＲゲート３４、ＡＮ
Ｄゲート３５を介しディケイシフトレジスタ３６に信号
“１″が書き込まれる。

ディケイシフトレジスタ３６は１６段コードシフトレジ
スタ２９と同期してクロックφ２でシフトする。

ワード数も同じく１６である。

ティケイ信号はＯＲゲート３４、ＡＮＤゲート３５を介
してループを構成し、キーコード信号と同じくレベル零
信号ＬＥＶ Ｏにより消去される。

比較回路３２からの信号を反転した占有信号とディケイ
シフトレジスタ３６の出力の反転信号がある場合はチャ
ンネルを占有しているキースイッチがオンされているこ
とを示すので、ＡＮＤゲート３７によりアタックおよび
サスティン信号ＡＳが出力される。

オンまたはオフ信号によりキーコードが１６段コードシ
フトレジスタ２９に書き込まれたり、ディケイシフトレ
ジスタ３６にディケイ信号が書き込まれたりするとＯＲ
ゲート２７により次のキーコードおよびオンオフ信号を
読み出すための読み出し信号がＦＩＦＯメモリ２６に与
えられる。

比較回路３２からの非占有信号を反転した占有信号は高
速ディケイシフトレジスタ３８にも与えられ、１６段シ
フトレジスタ２９の全チャンネルが占有された時占有信
号の全タイムスロットが“１゛′となり、高速ディケイ
シフトレジスタ３８の出力も全て′１″となり、ＡＮＤ
ゲート３９から出力“′１″が発生し、さらにこの状態
で新しいキースイッチがオンされると比較回路４０の出
力が与えられ、ＡＮＤゲート４１が開き高速ディケイ第
１信号ＨＤＥ １が生じる。

このキーアサイナの特徴は第１には各タブレットスイッ
チに並列接続されたシフトレジスタをクロックφ′１で
サンプリングすることにより、簡便に時分割多重化され
たキーコードを発生しうる構成であり、第２にはこの時
分割多重化されたキーコードを非同期バッファメモリの
ＦＩＦＯメモリに一時格納することにより後段における
処理を前段のクロック１１に同期させる必要がない構成
である。

第３図は第２図の１６段コードシフトレジスタ２９から
の時分割キーコードＤＫＣを波形レジスタ１０に与える
時分割供給方式を示す。

すなわち後述の波形レジスタ１０の一部に属し、クロッ
クφ２２４１によりチャンネルカウンタ２４２は１６進
のカウントを行ない、該カウンタ２４２の出力であるチ
ャンネルコードＣＨＣはマルチプレクサ２４３に与えら
れる。

マルチプレクサ２４３は波形レジスタ内のコードレジス
タ１３３１〜１３３１６までに順次書き込みパルスを与
え、コードレジスタ１３３□ 〜１３３．６は各々その
タイムスロットに時分割キーコード信号のうち各々のチ
ャンネルに対応するキーコードを書き込む。

第４図は本発明の要部に関連する第１図のタフレットス
イッチ５を含むタブレットアサイナ６０１例の詳細説明
図である。

本回路は前述のキーアサイナ２と同様にシフトレジスタ
を用いてサンプリングを行ない、このサンプリングと後
段の処理の間に非同期バッファメモリを用いており、同
様の効果を有している。

同図において、クロック発生器５１からのクロックφ３
によりシフトレジスタ５４はシフトする。

これに応じて各タブレットを出力するためタブレットコ
ードカウンタ５２はクロックφ３をカウントし、さらに
これらのタブレットを複数のブロックに分割しそのブロ
ックコードを出力するためのブロックコードカウンタ５
３はタブレットコードカウンタ５２の最終段の出力クロ
ックをカウントする。

この場合のブロックはアッパーマニュアル、ローマニュ
アル、ペダルに区分するとか、またはそれらの中を音色
系列毎にいくつかに区分することも可能である。

ブロックコードはこのブロックを識別するために割り当
てたコードである。

タブレットカウンタ５２とブロックカウンタ５３は繰返
し計数され、その■周期毎にタブレットスイッチのオン
オフ状態をサンプリングしてこれらのタブレットスイッ
チの各々の１端に並列に接続されているシフトレジスタ
５４に同時に書き込み、クロックφ３により直列接続さ
れたシフトレジスタ５４と遅延シフトレジスタ５５をシ
フトし、シフトレジスタ５４の出力とシフトレジスタ５
５の出力が排他的ＯＲゲート５６で比較される。

オンオフ状態のサンプリングにおいて２つのサンプル点
の信号が異なることは２点間でタブレットがオンまたは
オフされたことを意味する。

そこでシフトレジスタ５４とシフトレジスタ５５の出力
信号が異なることを示す排他的ＯＲゲート５６の出力で
変化のあったタブレットの属するブロックのブロックコ
ードをブロックコードカウンタ５３よりイベントフロッ
クレジスタ５８に書き込む。

イベントブロックレジスタ５８は非同期バッファメモリ
として動作するＦＩＦＯメモリより構成されている。

タブレットがいくつかのブロックに亘ってオンオフが生
じた場合には早くオンオフしたブロックより順次処理さ
れる。

イベントブロックレジスタ５８の出力は比較回路５９に
おいてフロックコードと比較され、イベントブロックレ
ジスタ５８の出力と等しいブロックコードのタイムスロ
ットに一致信号を出す。

この一致信号を反転してフリップフロップ６１のリセッ
ト■端子に入れることにより、後述する計算ブロックコ
ードレジスタ６０のエンプティ信号によってセットされ
、その後の初めての比較回路５９からの一致信号の後縁
によりセットされる。

このフリップフロップ６１のセント、リセットより作ら
れるタイムスロットの間に、シフトレジスタ５４からの
タブレット信号をＡＮＤゲート５７を通して計算ブロッ
クコードレジスタ６０への書き込み信号として、該ブロ
ック内でオンされている全てのタブレットのタブレット
コードを計算ブロックコードレジスタ６０に書き込む。

該レジスタ６０に書き込まれたタブレットコードは次段
の波形計算回路７からの読出し信号で順次読出される。

この計算ブロックコードレジスタ６０は非同期バッファ
メモリであるＦＩＦＯで構成されるので、読出し信号は
クロックφ３に同期する必要はない。

この計算ブロックコードレジスタ６０の出力コードが読
出され記憶内容がなくなると、エンプティ信号によりイ
ベントブロックレジスタ５８かう次のブロックコードを
読出させる。

すなわち次段の波形計算回路７において各ブロックの波
形計算終了後にブロックコードを読出すことになる。

第５図は本発明の要部に関連する第１図の波形情報メモ
リ８を含む波形計算回路７０１例の詳細説明図である。

本発明の波形計算方法は原楽音波形の極値点すなわち微
分係数が零となる点に着目し、楽音波形−周期内の全て
の極値点につき時間軸上の基準点からの距離と振幅の絶
対位置を記憶させるか、または連続する極値点間の時間
軸上の距離と振幅方向の距離の相対位置を記憶させてお
き、各点の情報を順次読出しながら極値点間を補間して
原楽音波形を近似再生する方法である。

メモリエリアデコーダ７１は第４図の計算ブロックコー
ドレジスタ６０に対し１周期計算する毎に周期信号を送
り１周期分の計算タブレットコードをメモリエリアに読
み出しメモリアドレスデコーダγ２に送る。

波形情報メモリγ３には前述のように２極値点間の時間
軸上の距離として初期値Ｏとｄｌ、ｄ２、ｄ３・・・・
・・、振幅方向の距離として初期値Ｈ６と△ｙ１、△ｙ
２、△ｙ３・・・・・・が格納されている。

メモリアドレスデコーダγ２がＯアドレスを示す時−数
回路７４の一致信号により波形情報メモリ７３のアドレ
ス０に記憶された振幅初期値Ｈ１をアキュームレータ８
３に書き込む。

この時カウンタγ６の計数値も０なので比較器７５はリ
セットパルスを生じメモリアドレスデコーダ７２を次の
アドレス１へと進める。

これにより波形情報メモリ７３からアドレス１の情報ｄ
１と△ｙ１が読み出され、ｄｌ はコンバータ１８によ
りｎ ／ ｄに変換される。

ここでｎは後述の補間メモリ８０のワード数である。

このｎ ／ ｄをアキュームレータ７９に入れ累算しｎ
／ ｄ、２ ｎ／ｄ、３ ｎ ／ ｄ、・・・・・・
と順次出力する。

補間メモリ８０はｎ ／ ｄの時間間隔をもって読出さ
れ乗算器８１で△ｙｉ と乗算される。

波形が極大値から極小値へあるいはその逆の方向へ向か
うことを区別するサインビット信号により、前者の場合
にのみ補数回路８２で補数化される。

そしてアキュームレータ８３において初期値Ｈ１と加算
される。

初期値はＨｌは一定であるが、補数回路８２の出力はカ
ウンタ７６の計数につれて変化し従ってアキュームレー
タ８３の加算出力も変化する。

そしてカウンタ７６がｄ１番目のカウントを行なうと、
比較器７５からの一致信号にまりカウンタ７６、アキュ
ームレータ７９をリセットし、補間メモリ８０の最終値
Ｉに△ｙ１を乗じた△ｙ１を加算した値△ｙ１＋Ｈ１を
アキュームレータ内に次の初期値として記憶保持し、メ
モリアドレスデコーダは次のアドレスを読出す。

以上の動作の繰返しにより波形−周期が計算出力される
。

波形が１周期計算する毎にメモリエリアデコーダ１１に
周期信号を与え、次の波形計算に移るためメモリエリア
デコーダγ１は周期信号により第４図のタブレットアサ
イナの計算ブロックコードレジスタ６０を読出し、次の
メモリエリアを指定する。

第６図および第７図は本発明の要部である第１粂図の転
送制御回路９と読出しクロック１１を含む波形レジスタ
１０の詳細説明図である。

第６図において、波形計算回路７のアキュームレータ８
３で計算された各音色毎の波形は１周期毎に加算器９５
およびループシフトレジスタ９１により重畳加算され合
成波形を得る。

この間ブロックアサイナ９６はブロックコードによりゲ
ート９７〜９９のうち１つをブロックレジスタ指定信号
ＢＲＡで開き加算回路９５からの合成波形を該当するブ
ロックレジスタ９２〜９４のいずれかに書き込ませる。

ブロックレジスタ９２〜９４は各各１２８ワードで構成
されるたとえばアッパーマニュアル、ローマニュアル、
ペダルに対応スるシフトレジスタであり、クロックφ４
でシフトする。

第７図において第６図のブロックレジスタ９２〜９４の
出力をマルチマルチプレクサ１０８とマルチプレクサ１
１０を介して可変長の波形レジスタ１１２□〜１１２□
６に転送するように制御される′。

同図において、第３図のチャンネルカウンタ２４２から
のチャンネルコードＣＨＣと第２図のキーアサイナのＦ
ＩＦＯメモリ２６からのキーコードはＡＮＤゲート３１
の出力によりＦＩＦＯメモリ１０１に書き込まれる。

ＦＩＦＯメモリ１０１の出力キーコードのうちノートコ
ード（音階）がＤ１メモリ１０２に送られるとともに、
ブロックコードがマルチプレクサ１０８に与えられる。

Ｄｌ メモリ１０２には各ノートに対して１２個の数
値が記憶されている。

１例として第１表に数値を示す。ここで１−２８とはブ
ロックレジスタ９２〜９４のワード数によるもので２３
９．２５３、・・・・・・４５１はノート周波数に比例
する数値である。

この数値はノート周波数に比例すれば前記数値例に限定
する必要はない。

ただしＯ＜Ｄ、 ＜ １の範囲で限定される。

Ｄｌ メモリ１０２から値Ｄ１はアキュームレータ１０
３においてクロックφ６１１１の速度で累算され桁上げ
信号が選択ゲート１０９を介してブロックレジスタ９２
〜９４にシフト信号として与えられる。

たとえばノートがＡのときシフト信号（桁上げ信号）が
１２８個発生するうちにクロックφ６は４０２個発生し
てブロックレジスタ９２〜９４を一巡する。

桁上げ信号はゲー１１０６を介し分周器１０５において
１２８個毎に１個の読出しパルスを発生しＦＩＦＯメモ
リ１０１より次のブロックコードが読出される。

ＦＩＦＯメモリ１０１からのチャンネルコードはマルチ
プレクサ１１０に与えられる。

ＦＩＦＯメモリ１０１にノートコードがない場合比較回
路（Ｄ４０）１０４出力とマルチプレクサ１０８からの
非計算信号（ＮＣ）とはＡＮＤゲート１０７に与えられ
、ＡＮＤ ゲート１０７の出力はＲ／’Ｗ ｃｏｎｔ信
号としてマルチプレクサ１１０に与えられサンプリング
転送に移る。

非計算信号（ＮＣ）はブロックレジスタ９２〜９４のＢ
ＲＡ信号をマルチプレクサ１０８を介しさらに反転させ
たものである。

ブロックレジスタ９２〜９４への波形の書き込みが行な
われていない時のみ選択ゲート１０９を介して桁上げ信
号がブロックレジスタに与えられ、サンプリング転送が
ブロックレジスタ９２〜９４からマルチプレクサ１０８
、マルチプレクサ１１０を介し波形レジスタ１１２１〜
１１２□６０１つに対し行なわれる。

選択ゲート１０９はＡＮＤゲート１０７の出力により制
御され波形計算の場合にはφ４を選択し、波形転送の場
合は桁上げ信号を選択し、ブロックレジスタ９２〜９４
に与える。

マルチプレクサ１１０はＦＩＦＯメモリ１０１からのチ
ャンネルコードにより波形レジスタ１１２１〜１１２．
６を選択し、クロックφ６で書込む。

クロックφ６はマルチプレクサ１１０を介して波形レジ
スタ１１２゜〜ｉ １２，６のうちの１つに与えられる
。

第８図は第７図の波形レジスタ１１２の１例の詳細説明
図である。

同図において、第３図で前述のコードレジスタ１３３に
記憶されたキーコードのうちオフターフコードは選択回
路１３５に与えられ、読出しクロックφ５１１を分周器
１３４で分周したクロックの１つを選択する。

キーコードのうちノートコードは可変段数シフトレジス
タ１３１に与えられる。

可変段数シフトレジスタ１３１はその段数を外部から制
御可能なシフトレジスタであり、第９図にその１例を示
す。

すなわち第１表に示す数値に合わせカウント２３９進カ
ウンタ１４１．を基本として、カウンタ１４．１５．１
６進・・・・・・を直列接続し、各接続点のタップをマ
ルチプレクサ１４２に並列に入れ、このマルチプレクサ
１４２を選択信号で制御して所要の段数のシフトレジス
タが得られ、出力端よりマルチプレクサ１４２のシフト
データ出力が取出される。

第８図に戻り、選択信号Ｒ／Ｗ ｃｏｎｔ ” ０ ”
のとき、ゲート１３２は波形信号を選択し、可変段数シ
フトレジスタ１３１に書き込み、選択回路１３７におい
てクロックφ６を選択し、可変段数シフトレジスタ１３
１のクロックφ６でシフトさせながら波形信号を書き込
む。

そしてこの間ゲート１３８を閉じる。

また、Ｒ／Ｗ ｃｏｎｔ信号を反転し、マルチプレクサ
１１０を介した信号Ｒ／Ｗｃｏｎｔ が“′１″のとき
ゲート１３２にゲート１３６からの波形信号を選択させ
、またゲート１３８を開き、選択回路１３γは選択回路
１３５からのクロックを選び可変段数シフトレジスタ１
３１をシフトする。

さらにコードレジスタ１３３がキーコードを記憶してい
る場合、すなわちチャンネルが占有されている場合のみ
一致回路１３９によりゲート１３６を開きループを開放
できるものである。

以上説明したように、本発明によれば、キーコードの複
数チャンネルに対応し楽音波形を時分割に記憶させる波
形シフトレジスタが音階周波数に比例する段数を設定し
て波形の１周期を記憶させる可変段数シフトレジスタと
することにより、該シフトレジスタの読出しクロックを
前述のようにクロック一定で読出すことが可能となるも
のであり、構成もチャンネル数に対応する可変段数レジ
スタと通常の制御回路を用意すればよいから従来の方式
に比して格段に簡単化される。

【図面の簡単な説明】

第１図は本発明の電子楽器の実施例の構成を示す説明図
、第２図〜第５図は本発明の要部に関連する構成の実施
例の詳細説明図、第６図〜第９図は本発明の要部である
転送制御回路９、波形レジスタ１０等の実施例の詳細説
明図であり、図中、１はキースイッチ、２はキーアサイ
ナ、３はエンベロープ制御回路、４はエンベロープ計算
回路、５はタブレットスイッチ、６はタブレットアサイ
ナ、１は波形計算回路、８は波形情報メモリ、９は転送
制御回路、１０は波形レジスタ、１１は読出しクロック
、１２はエンベロープ付加回路、１３はアキュームレー
タ、１４はデジタルアナログ変換器、９１はループレジ
スタ、９２〜９４はブロックレジスタ、９５は加算器、
９６はプロソクアサイナ、９７〜９９はゲート、１０１
はＦＩＦＯメモリ、１０２はＤ１メモリ、１０３はアキ
ュームレータ、１０４は比較器、１０５は分周器、１０
６，１０７はＭのゲート、１０８゜１１０はマルチプレ
クサ、１０９は選択ゲート、１１１はクロック、１１２
、〜１１２．６は波形レジスタ、１３１は可変段数シフ
トレジスタ、１３２はゲート、１３３はコードレジスタ
、１３５゜１３７は選択回路を示す。

Claims (1)

【特許請求の範囲】
1. １ 鍵スィッチのオンオフによるキーコードの複数チャ
   ンネルに対応し楽音波形を時分割に記憶させる楽音波形
   記憶部を有する電子楽器において、各チャンネルの楽音
   波形記憶部が、音階周波数の周期に比例するデータを記
   憶する記憶回路と、前記データを累算するタイミングで
   楽音波形の１周期を記憶する可変段数シフトレジスタと
   、各チャンネルのキーコードを記憶し前記可変段数シフ
   トレジスタの段数を制御するコードレジスタとを有し、
   楽音波形の１周期を楽音周期に比例する段数で記憶する
   ことにより、該波形記憶部の読出しクロックを音階周波
   数に拘らず一定とじうろことを特徴とする電子楽器。