JPH0112320Y2 - - Google Patents
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- JPH0112320Y2 JPH0112320Y2 JP12514181U JP12514181U JPH0112320Y2 JP H0112320 Y2 JPH0112320 Y2 JP H0112320Y2 JP 12514181 U JP12514181 U JP 12514181U JP 12514181 U JP12514181 U JP 12514181U JP H0112320 Y2 JPH0112320 Y2 JP H0112320Y2
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Description
この考案は残響音付加装置に関し、特に入力信
号の初期反射音と残響音とを全く独立に形成する
残響音付加装置に関するものである。 従来、電子楽器等から発生される演奏者（楽
音）に対し残響音を付加してコンサートホールで
演奏されているかのような重厚感をもたせるよう
にした残響音付加装置が知られている。 ところで、演奏音に残響音を付加する場合、演
奏音の音色等によつては演奏音の周波数帯域に応
じて残響特性（長さ、深さ等）を変化させた方が
望ましい演奏効果を得られるということがある。
また、一般家庭の室内で演奏する場合、演奏音の
低周波成分は残響時間が長く、高周波成分は残響
時間が短いという特性を示し、演奏場所によつて
も演奏音の周波数帯域に応じて残響特性を変えた
方が全周波数帯域で均一な残響特性の理想的な残
響音を得られるということがある。 このために、演奏者の信号を周波数帯域毎に分
けて遅延させ変化させて残響音を付加することが
提案されているが、従来のものでは、各残響音を
信号入力と同時に形成しているので、自然音と違
う音が発生してしまう。すなわち、自然音の残響
音変化は、初期反射音では殆ど影響がなく、後期
残響音で顕著に影響がでてくるので、不用意に初
期反射音を変化させると自然音とは異なる残響音
特性になつてしまう。 この考案は上述した従来の残響音付加装置の欠
点に鑑みなされたもので、その目的は演奏音に対
して自然音に近い残響音を付加することができる
残響音付加装置を提供することにある。 このためにこの考案による残響音付加装置は、
入力信号の初期反射音と残響音とを全く独立に形
成するようにしたものである。 以下、図面を用いてこの考案を詳細に説明す
る。 第１図はこの考案の一実施例に使用する残響音
形成部分の基本構成を示すブロツク図であつて、
入力楽音信号MSはバンドパスフイルタBPF、ハ
イパスフイルタHPF、ローパスフイルタLPFに
共通に入力されている。そして、これらのフイル
タBPF，HPF，LPFにおいて３つの周波数帯域
に分離されて残響音形成回路REV・G1〜REV・
G3に供給されている。残響音形成回路REV・G1
〜REV・G3は、各周波数帯域に分割された入力
楽音信号により、遅延時間の長さや振幅が異なる
残響音信号REV1，REV2，REV3を独立して形成
して出力する。この残響音信号REV1〜REV3は
ミキシング回路MXにおいてミキシングされ、サ
ウンドシステムSSから入力楽音に対する残響音
として発音される。ここで、残響音形成回路
REV・G1〜REV・G3における遅延時間は、家庭
の室内演奏で使用する場合、ローパスフイルタ
LPEの出力信号を受ける残響音形成回路REV・
G3の遅延時間がハイパスフイルタHPFの出力信
号を受ける回路REV・G2の遅延時間より短く設
定される。これにより、全周波数帯域においてほ
ぼ均一な残響特性の残響音を発生することができ
る。 第２図ａ〜第６図ａは、残響音形成部分の他の
例を示すブロツク図であつて、フルート、ストリ
ングアンサンブル、オルガン等の演奏者の音色に
応じて各残響音形成回路REV・G1〜REV・G3と
ローパスフイルタLPF、ハイパスフイルタHPF、
バンドパスフイルタBPFとの関係および各フイ
ルタの周波数特性や、回路REV・G1〜REV・G3
の残響時間、深さ等を変えるようにしたものであ
る。このようにすれば、各音色に応じて第２図ｂ
〜第６図ｂに示すような残響特性の残響音を発生
させることができる。この場合、リズム音に対し
ても同様な残響音を付加するようにしても良い。 なお、第２図ａ〜第６図ａの構成および第２図
ｂ〜第６図ｂの特性図は、次の第１表に示すよう
に、フルート、ストリングアンサンブル、オルガ
ン、サツクス、ビブラフオン、トランペツト、の
各音色に対応している。
号の初期反射音と残響音とを全く独立に形成する
残響音付加装置に関するものである。 従来、電子楽器等から発生される演奏者（楽
音）に対し残響音を付加してコンサートホールで
演奏されているかのような重厚感をもたせるよう
にした残響音付加装置が知られている。 ところで、演奏音に残響音を付加する場合、演
奏音の音色等によつては演奏音の周波数帯域に応
じて残響特性（長さ、深さ等）を変化させた方が
望ましい演奏効果を得られるということがある。
また、一般家庭の室内で演奏する場合、演奏音の
低周波成分は残響時間が長く、高周波成分は残響
時間が短いという特性を示し、演奏場所によつて
も演奏音の周波数帯域に応じて残響特性を変えた
方が全周波数帯域で均一な残響特性の理想的な残
響音を得られるということがある。 このために、演奏者の信号を周波数帯域毎に分
けて遅延させ変化させて残響音を付加することが
提案されているが、従来のものでは、各残響音を
信号入力と同時に形成しているので、自然音と違
う音が発生してしまう。すなわち、自然音の残響
音変化は、初期反射音では殆ど影響がなく、後期
残響音で顕著に影響がでてくるので、不用意に初
期反射音を変化させると自然音とは異なる残響音
特性になつてしまう。 この考案は上述した従来の残響音付加装置の欠
点に鑑みなされたもので、その目的は演奏音に対
して自然音に近い残響音を付加することができる
残響音付加装置を提供することにある。 このためにこの考案による残響音付加装置は、
入力信号の初期反射音と残響音とを全く独立に形
成するようにしたものである。 以下、図面を用いてこの考案を詳細に説明す
る。 第１図はこの考案の一実施例に使用する残響音
形成部分の基本構成を示すブロツク図であつて、
入力楽音信号MSはバンドパスフイルタBPF、ハ
イパスフイルタHPF、ローパスフイルタLPFに
共通に入力されている。そして、これらのフイル
タBPF，HPF，LPFにおいて３つの周波数帯域
に分離されて残響音形成回路REV・G1〜REV・
G3に供給されている。残響音形成回路REV・G1
〜REV・G3は、各周波数帯域に分割された入力
楽音信号により、遅延時間の長さや振幅が異なる
残響音信号REV1，REV2，REV3を独立して形成
して出力する。この残響音信号REV1〜REV3は
ミキシング回路MXにおいてミキシングされ、サ
ウンドシステムSSから入力楽音に対する残響音
として発音される。ここで、残響音形成回路
REV・G1〜REV・G3における遅延時間は、家庭
の室内演奏で使用する場合、ローパスフイルタ
LPEの出力信号を受ける残響音形成回路REV・
G3の遅延時間がハイパスフイルタHPFの出力信
号を受ける回路REV・G2の遅延時間より短く設
定される。これにより、全周波数帯域においてほ
ぼ均一な残響特性の残響音を発生することができ
る。 第２図ａ〜第６図ａは、残響音形成部分の他の
例を示すブロツク図であつて、フルート、ストリ
ングアンサンブル、オルガン等の演奏者の音色に
応じて各残響音形成回路REV・G1〜REV・G3と
ローパスフイルタLPF、ハイパスフイルタHPF、
バンドパスフイルタBPFとの関係および各フイ
ルタの周波数特性や、回路REV・G1〜REV・G3
の残響時間、深さ等を変えるようにしたものであ
る。このようにすれば、各音色に応じて第２図ｂ
〜第６図ｂに示すような残響特性の残響音を発生
させることができる。この場合、リズム音に対し
ても同様な残響音を付加するようにしても良い。 なお、第２図ａ〜第６図ａの構成および第２図
ｂ〜第６図ｂの特性図は、次の第１表に示すよう
に、フルート、ストリングアンサンブル、オルガ
ン、サツクス、ビブラフオン、トランペツト、の
各音色に対応している。
【表】
次に、残響音を形成するための遅延素子にデイ
ジタルメモリを使用し、またフイルタLPF，
HPF，BPFにデイジタルフイルタを使用した残
響音付加装置の具体例について説明する。なお、
以下の説明において残響音付加装置にはアナログ
の楽音信号が入力されるものとする。 第７図はこの考案による残響音付加装置の具体
的な一実施例を示すブロツク図、第８図はこの実
施例の構成を機能的に表わした機能ブロツク図、
第９図および第１０図はデイジタルメモリを用い
て所望の遅延時間の残響音を発生させるための遅
延回路の基本的構成を示すブロツク図である。 説明の便宜上、まず第９図および第１０図に示
す遅延回路の基本的構成およびその動作を説明
し、次に第８図の機能ブロツク図により残響音の
形成過程を説明し、その次に第７図に示す実施例
の具体的構成および動作を説明する。 デイジタルメモリを用いた遅延回路の基本構成 デイジタルメモリに対し所定のサンプリング周
期T0で順次サンプリングした入力楽音信号の振
幅データSPD（ｔ）を時間経過に従つて順次記憶
させるようにした場合、時刻（ｔ−ｉ）で記憶し
た振幅データSPD（ｔ−ｉ）をｉ時間経過した時
刻ｔで読出すには、サンプリング時刻がｔのとき
のアドレス情報ADR（ｔ）に対し、ｉ時間の間に
変化したアドレス間隔ΔADRを次の第(1)式または第
(2)式で示す如く加算または減算し、時刻（ｔ−
ｉ）におけるアドレス情報ADR（ｔ−ｉ）を求
め、このアドレス情報ADR（ｔ−ｉ）をデイジタ
ルメモリのアドレス入力に与えれば良い。 ADR（ｔ−ｉ）＝ADR（ｔ）＋ΔADR …(1) ADR（ｔ−ｉ）＝ADR（ｔ）−ΔADR …(2) これによつて、時刻（ｔ−ｉ）で記憶させた振
振幅データSPD（ｔ−ｉ）を ｉ＝ΔADR×T0 …(3) で表わされるｉ時間遅れて読出すことができる。
すなわち、所望の遅延時間ｉに対応するアドレス
間隔ΔADRを遅延時間情報として与えれば、時刻
（ｔ−ｉ）で記憶させた振幅データSPD（ｔ−ｉ）
をｉ時間遅れて読出すことができる。この場合、
上記第(1)式によつて時刻（ｔ−ｉ）におけるアド
レス情報ADR（ｔ−ｉ）を求めるものは、振幅デ
ータSPD（ｔ）を時間経過に伴つて高位アドレス
から低位アドレスへ向けて順次記憶させる場合に
適用される。また、第(2)式によるものは、振幅デ
ータSPD（ｔ）を低位アドレスから高位アドレス
へ向けて順次記憶させる場合に適用される。 従つて、この遅延回路は、振幅データSPD
（ｔ）を順次記憶するデイジタルメモリDMと、
上記第(1)式または第(2)式で示される読出し用のア
ドレス情報ADR（ｔ−ｉ）を形成するアドレス情
報発生回路AGと、上記アドレス間隔ΔADRを遅延
時間情報DLDとして発生するデイレイレングス
データメモリDDMとが基本的に設けられる。 第９図はこのような考え方に基づく遅延回路の
一例を示すブロツク図であつて、デイジタルメモ
リDM、アドレス情報発生回路AG、デイレイレ
ングスデータメモリDDM、乗算器Ｍを備えてい
る。 デイジタルメモリDMは、第１１図のタイムチ
ヤートに示すように、クロツクパルスφに従つて
所定周期T0でサンプリングした振幅データSPD
（ｔ）を「０」〜「９」の各アドレスに高位アド
レス「９」側から低圧アドレス「０」に向けて順
に記憶するものであり、例えばRAM（ランダム
アクセスメモリ）やシフトレジスタにより構成さ
れる。 このデイジタルメモリDMにおける振幅データ
SPD（ｔ）の書込みアドレスおよび読出しアドレ
スの指定は、アドレス情報発生回路AGによつて
行なわれる。すなわち、アドレス情報発生回路
AGはアドレスカウンタACと加算器ADとを備
え、サンプリング時刻の更新に伴つて値が更新さ
れる書込みアドレス情報ADR（ｔ），ADR（ｔ＋
１），ADR（ｔ＋２），…ADR（ｔ＋ｉ）を形成す
ると共に、前述の第(1)式で表わされる読出しアド
レス情報ADR（ｔ−ｉ）を形成し、これらをデイ
ジタルメモリDMのアドレス情報DM・ADRとし
て出力する。すなわち、アドレスカウンタACは
周期T0のクロツクパルスφをカウントし（「９」
から「０」に向つてダウンカウントし）、そのカ
ウント値を現在のサンプリング時刻ｔにおける振
幅データSPD（ｔ）の書込みアドレス情報ADR
（ｔ）として出力し、この情報ADR（ｔ）を加算
器ADに供給する。一方、デイレイレングスデー
タメモリDDMは所望の遅延時間ｉに対応する時
間情報DLD（ΔADR＝ｉ／T0）を加算器ADの他
の加算入力に供給する。すると、加算器ADは当
該サンプリング時刻ｔにおいて、まず前述の第(1)
式で表わされる演算を行いその演算値をｉ時間前
の振幅データSPD（ｔ−ｉ）の読出しアドレス情
報ADR（ｔ−ｉ）として出力し、続いてアドレス
カウンタACの出力情報ADR（ｔ）をそのまま現
在時刻ｔにおける振幅データSPD（ｔ）の書込み
アドレス情報ADR（ｔ）として出力する。 これによつて、デイジタルメモリDMからは、
時刻ｔにおいて、ｉ時間前の時刻（ｔ−ｉ）で記
憶させた振幅データSPD（ｔ−ｉ）が読出される
と共に、現在時刻ｔにおける振幅データSPD
（ｔ）がアドレス情報ADR（ｔ）で指定されるア
ドレスに記憶される。 このようにしてデイジタルメモリDMからｉ時
間遅れて読出された振幅データSPD（ｔ−ｉ）
は、乗算器Ｍにおいて振幅レベル制御用の係数Ｋ
が乗算されてレベル制御される。そして、レベル
制御された振幅データＫ・SPD（ｔ−ｉ）は図示
しないDA変換器によりアナログ信号に変換され
る。このような動作は各サンプリング時刻毎に行
なわれる。この結果、入力楽音よりｉ時間遅れた
残響音を発生させることができる。この場合、１
つのサンプリング時間において異なる複数の遅延
時間情報DLDを時分割で順次与えれば、同一サ
ンプリング時間内に遅延時間の異なる複数の残響
音に関する情報を取り出すことができる。 第１０図は遅延回路の他の例を示すブロツク図
であつて、この例の遅延回路はアドレス情報発生
回路AGのアドレスカウンタACをプリセツト型
のダウンカウンタで構成する。そしてアドレスカ
ウンタACに対して所望の遅延時間ｉに対応する
遅延時間情報DLDをプリセツトしてこのプリセ
ツト値（DLD）からダウンカウント動作させる
ことにより、該アドレスカウンタACから出力さ
れるアドレス情報ADR（ｔ），ADR（ｔ＋１）、…
ADR（ｔ＋１）の繰り返し周期が遅延時間情報
DLDにより指定される遅延時間と一致するよう
にし、現在時刻ｔにおける振幅データSPD（ｔ）
を記憶させるべきアドレスからｉ時間前に記憶さ
せた振幅データSPD（ｔ−ｉ）を読出すようにし
たものである。 換言すれば、デイジタルメモリDMが第１０図
の如く10語で構成される場合にはアドレス間隔の
最大値が「10」となるため、最大で10・T0時間
遅れた振幅データSPD（ｔ−10）を読出すことが
可能であるが、所望の遅延時間ｉを例えば6.T0と
する場合、アドレスカウンタACの出力情報
DM・ADRを５，４，３，２，１，０，５，…
０の繰り返しとし、デイジタルメモリDMにおい
て使用するアドレスの範囲を所望の遅延時間ｉ
（ｉ＝6.T0）に対応して縮小し、現在時刻ｔにお
いてサンプリングした振幅データSPD（ｔ）を書
込もうとするアドレスを、ちようどｉ時間前の振
幅データSPD（ｔ−ｉ）を書込んだアドレスに一
致させ、現在時刻ｔにおける振幅データSPD
（ｔ）を書込むべきアドレスからｉ時間前に書込
んだ振幅データSPD（ｔ−ｉ）を読出すようにし
たものである。このために、この第１０図の遅延
回路では、アドレスカウンタACの出力情報
DM・ADRが「０」から「９」に変化したこと
を検出し、この検出信号によりデイレイレングス
データメモリDDMから出力されている時間情報
DLDをアドレスカウンタACにプリセツトする最
大値検出回路MXDが設けられている。 一方、この第１０図の遅延回路は、現在時刻ｔ
においてサンプリングした振幅データSPD（ｔ）
をそのままデイジタルメモリDMに書込まず、ｉ
時間前の振幅データSPD（ｔ−ｉ）を所定割合い
で帰還し、その帰還値Ｋ・SPD（ｔ−ｉ）と現在
時刻ｔにおいてサンプリングした振幅データ
SPD（ｔ）との加算値を書込むようにしたもので
ある。このために、デイジタルメモリDMから読
出されたｉ時間前の振幅データSPD（ｔ−ｉ）に
係数Ｋを乗算してデイジタルメモリDMのデータ
入力側に帰還する乗算器Ｍと、乗算器Ｍの出力デ
ータＫ・SPD（ｔ−ｉ）と現在時刻ｔの振幅デー
タSPD（ｔ）とを加算し、その加算値「SPD（ｔ）
＋Ｋ・SPD（ｔ−ｉ）」をデイジタルメモリDMの
データ入力に供給する加算器ADとが設けられて
いる。 従つて、このように構成された遅延回路におい
ては、所望の遅延時間ｉを６・T0とする場合、
アドレスカウンタACには該カウンタACの出力情
報DM・ADRが「０」から最大値（この例では
「９」）に変化した時点で、 DLD＝６−１＝５ で表わされる遅延時間情報DLDがプリセツトさ
れる。これによつて、アドレスカウンタACはサ
ンプリング時刻の進行に伴つて（サンプリング周
期T0毎に）５，４，３，２，１，０，５，…０
という具合に変化するアドレス情報DM・ADR
を繰り返し出力するようになる。そして、各サン
プリング時刻においては、アドレス情報DM・
ADRで指定されるアドレスに記憶されているｉ
時間前の振幅データSPD（ｔ−ｉ）がまず読出さ
れ、続いてこの読出しアドレスと同一アドレスに
対しｉ時間前の振幅データSPD（ｔ−ｉ）と現在
時刻ｔでサンプリングした振幅データSPD（ｔ）
とを所定割合いで加算したデータ「SPD（ｔ）＋
Ｋ・SPD（ｔ−ｉ）」が書込まれる。 従つて、このように構成した遅延回路では、現
在のサンプリング時刻ｔにおける振幅データ
SPD（ｔ）の書込みアドレスとｉ時間前の振幅デ
ータSPD（ｔ−ｉ）の読出しアドレスとが同一
で、かつｉ時間前の振幅データSPD（ｔ−ｉ）が
帰還されているため、振幅レベルや遅延時間が規
則的に変化する残響音に関するデータを取り出す
ことができる。 なお、振幅データSPDに係数Ｋを乗算してい
くと、最終的に得られる残響音に関するデータは
元の振幅データSPDよりレベルが大きくなつて
しまうため、実際にはこの残響音に関するデータ
は減衰器を通して残響音の出力部に導かれる。 この場合、係数Ｋを「−１＜Ｋ＜０」とするよ
うにすれば、減衰器を必要としない。 次に、第８図に示す本考案の機能ブロツク図を
用いて残響音の形成過程を説明する。 残響音の形成過程 まず、第８図の実施例における残響音の形成過
程は、振幅レベルおよび遅延時間がランダムに変
化する初期反射音を形成する過程と、この初期反
射音に続く、振幅レベルおよび遅延時間が規則的
に変化する残響音を形成する過程とに大別され
る。そして、ここではこれらの初期反射音および
残響音は互いに独立した遅延回路系列で形成する
ように構成されている。 第８図において、入力楽音信号を所定周期T0
でサンプリングした振幅データSPD（ｔ）は第１
の遅延回路系列である初期反射音形成部１に供給
される。 初期反射音形成部１は、第９図に示した遅延回
路を利用したもので、2048語の記憶アドレスを有
するメモリD0と、現在のサンプリング時刻ｔに
おいて上記メモリD0から読出した互いに遅延時
間の異なるio時間（ｎ＝１〜10）前の10種類の振
幅データSPD（ｔ−i1），SPD（ｔ−i2），…SPD
（ｔ−i10）に対して任意の振幅レベル制御用係数
Ko（ｎ＝１〜10）を乗算する乗算器Ｍ１〜Ｍ１０
と、これら乗算器Ｍ１〜Ｍ１０の乗算値出力
K1・SPD（ｔ−i1），K2・SPD（ｔ−i2），…K10・
SPD（ｔ−i10）の総和 10 〓n=1 Kn・SPD（ｔ−io） を求め、該総和10 〓n=1 Kn・SPD（ｔ−io）を現在時刻
ｔにおける初期反射音の瞬時値ECH（ｔ）として
出力する加算器SUMとから構成されている。 なお、加算器SUMは、上記総和 10 〓n=1 Ko・SPD（ｔ−io） を次のサンプリング時刻（ｔ＋１）まで一時記憶
するレジスタＲ０を内蔵している。 このような構成の初期反射音形成部１におい
て、現在時刻ｔでサンプリングされた入力楽音の
振幅データSPD（ｔ）は、メモリＤ０の2048語の
記憶アドレスのうち現在時刻ｔに対応したアドレ
スに書込まれる。次に、加算器SUM内のレジス
タＲ０には前回のサンプリング時刻（ｔ−１）に
おける総和 10 〓n=1 Ko・SPD（ｔ−io）が記憶されているため、
このレジスタＲ０の内容がリセツトされる。次
に、io時間前の10種類の振幅データSPD（ｔ−i1）
〜SPD（ｔ−i10）のうち、遅延時間i1の振幅デー
タSPD（ｔ−i1）をメモリＤ０から読出すため、
遅延時間i1に対応するメモリＤ０のアドレスが指
定され、該アドレスからi1時間前にサンプリング
した振幅データSPD（ｔ−i1）が読出される。こ
の場合、i1時間前の振幅データSPD（ｔ−i1）を読
出すためのアドレスは前述した第(1)式によつて求
められる。 このようにして読出された遅延時間i1の振幅デ
ータSPD（ｔ−i1）は、乗算器Ｍ１に入力されこ
の乗算器Ｍ１において遅延時間i1の第１反射音
ECH1に対応する振幅レベル制御用の係数K1と乗
算される。そして、その乗算値K1・SPD（ｔ−i1）
は加算器SUMに入力され、レジスタＤ０の現在
値と加算され、その加算値はレジスタＤ０に再び
記憶される。この場合、レジスタＤ０の内容は、
現在時刻ｔの振幅データSPD（ｔ）の書込みの直
後にリセツトされているため、この時レジスタＤ
０に書込まれる内容はデータK1・SPD（ｔ−i1）
となる。 このようにして、遅延時間i1の振幅データSPD
（ｔ−i1）の読出し処理およびレベル制御処理が
終了すると、すなわち第１反射音ECH1に関する
処理が終了すると、次に遅延時間i2の２反射音
ECH2に関するる振幅データSPD（ｔ−i2）の読出
し処理およびレベル制御処理が第１反射音ECH1
の形成処理と同様にして行なわれる。この結果、
加算器SUM内のレジスタＤ０は、第１反射音
ECH1に関するデータK1・SPD（ｔ−i1）と第２
反射音ECH2に関するデータK2・SPD（ｔ−i2）
との加算値「K1・SPD（ｔ−i1）＋K2・SPD（ｔ−
i2）」が記憶される。 このような処理は第３反射音ECH3〜第10反射
音ECH10についても同様に行なわれる。この結
果、レジスタＤ０には第１反射音ECH1〜第10反
射音ECH10に関する振幅データK1・SPD（ｔ−i1）
〜K10・SPD（ｔ−i10）の総和10 〓n=1 Ko・SPD（ｔ−io） が記憶される。そして、この総和10 〓n=1 Ko・SPD
（ｔ−io）は第１反射音ECH1〜第10反射音ECH10
からなる初期反射音の瞬時値ECH（ｔ）としてス
イツチ回路SWを介して出力される。 スイツチ回路SWは、次の第２表に示すよう
に、１サンプリング周期T0内の初期反射音の形
成処理時間TaにおいてはレジスタＤ０の出力を
選択出力し、初期反射音の形成処理後の時間Tb
においては第２の遅延回路系列の出力を選択する
ものである。
ジタルメモリを使用し、またフイルタLPF，
HPF，BPFにデイジタルフイルタを使用した残
響音付加装置の具体例について説明する。なお、
以下の説明において残響音付加装置にはアナログ
の楽音信号が入力されるものとする。 第７図はこの考案による残響音付加装置の具体
的な一実施例を示すブロツク図、第８図はこの実
施例の構成を機能的に表わした機能ブロツク図、
第９図および第１０図はデイジタルメモリを用い
て所望の遅延時間の残響音を発生させるための遅
延回路の基本的構成を示すブロツク図である。 説明の便宜上、まず第９図および第１０図に示
す遅延回路の基本的構成およびその動作を説明
し、次に第８図の機能ブロツク図により残響音の
形成過程を説明し、その次に第７図に示す実施例
の具体的構成および動作を説明する。 デイジタルメモリを用いた遅延回路の基本構成 デイジタルメモリに対し所定のサンプリング周
期T0で順次サンプリングした入力楽音信号の振
幅データSPD（ｔ）を時間経過に従つて順次記憶
させるようにした場合、時刻（ｔ−ｉ）で記憶し
た振幅データSPD（ｔ−ｉ）をｉ時間経過した時
刻ｔで読出すには、サンプリング時刻がｔのとき
のアドレス情報ADR（ｔ）に対し、ｉ時間の間に
変化したアドレス間隔ΔADRを次の第(1)式または第
(2)式で示す如く加算または減算し、時刻（ｔ−
ｉ）におけるアドレス情報ADR（ｔ−ｉ）を求
め、このアドレス情報ADR（ｔ−ｉ）をデイジタ
ルメモリのアドレス入力に与えれば良い。 ADR（ｔ−ｉ）＝ADR（ｔ）＋ΔADR …(1) ADR（ｔ−ｉ）＝ADR（ｔ）−ΔADR …(2) これによつて、時刻（ｔ−ｉ）で記憶させた振
振幅データSPD（ｔ−ｉ）を ｉ＝ΔADR×T0 …(3) で表わされるｉ時間遅れて読出すことができる。
すなわち、所望の遅延時間ｉに対応するアドレス
間隔ΔADRを遅延時間情報として与えれば、時刻
（ｔ−ｉ）で記憶させた振幅データSPD（ｔ−ｉ）
をｉ時間遅れて読出すことができる。この場合、
上記第(1)式によつて時刻（ｔ−ｉ）におけるアド
レス情報ADR（ｔ−ｉ）を求めるものは、振幅デ
ータSPD（ｔ）を時間経過に伴つて高位アドレス
から低位アドレスへ向けて順次記憶させる場合に
適用される。また、第(2)式によるものは、振幅デ
ータSPD（ｔ）を低位アドレスから高位アドレス
へ向けて順次記憶させる場合に適用される。 従つて、この遅延回路は、振幅データSPD
（ｔ）を順次記憶するデイジタルメモリDMと、
上記第(1)式または第(2)式で示される読出し用のア
ドレス情報ADR（ｔ−ｉ）を形成するアドレス情
報発生回路AGと、上記アドレス間隔ΔADRを遅延
時間情報DLDとして発生するデイレイレングス
データメモリDDMとが基本的に設けられる。 第９図はこのような考え方に基づく遅延回路の
一例を示すブロツク図であつて、デイジタルメモ
リDM、アドレス情報発生回路AG、デイレイレ
ングスデータメモリDDM、乗算器Ｍを備えてい
る。 デイジタルメモリDMは、第１１図のタイムチ
ヤートに示すように、クロツクパルスφに従つて
所定周期T0でサンプリングした振幅データSPD
（ｔ）を「０」〜「９」の各アドレスに高位アド
レス「９」側から低圧アドレス「０」に向けて順
に記憶するものであり、例えばRAM（ランダム
アクセスメモリ）やシフトレジスタにより構成さ
れる。 このデイジタルメモリDMにおける振幅データ
SPD（ｔ）の書込みアドレスおよび読出しアドレ
スの指定は、アドレス情報発生回路AGによつて
行なわれる。すなわち、アドレス情報発生回路
AGはアドレスカウンタACと加算器ADとを備
え、サンプリング時刻の更新に伴つて値が更新さ
れる書込みアドレス情報ADR（ｔ），ADR（ｔ＋
１），ADR（ｔ＋２），…ADR（ｔ＋ｉ）を形成す
ると共に、前述の第(1)式で表わされる読出しアド
レス情報ADR（ｔ−ｉ）を形成し、これらをデイ
ジタルメモリDMのアドレス情報DM・ADRとし
て出力する。すなわち、アドレスカウンタACは
周期T0のクロツクパルスφをカウントし（「９」
から「０」に向つてダウンカウントし）、そのカ
ウント値を現在のサンプリング時刻ｔにおける振
幅データSPD（ｔ）の書込みアドレス情報ADR
（ｔ）として出力し、この情報ADR（ｔ）を加算
器ADに供給する。一方、デイレイレングスデー
タメモリDDMは所望の遅延時間ｉに対応する時
間情報DLD（ΔADR＝ｉ／T0）を加算器ADの他
の加算入力に供給する。すると、加算器ADは当
該サンプリング時刻ｔにおいて、まず前述の第(1)
式で表わされる演算を行いその演算値をｉ時間前
の振幅データSPD（ｔ−ｉ）の読出しアドレス情
報ADR（ｔ−ｉ）として出力し、続いてアドレス
カウンタACの出力情報ADR（ｔ）をそのまま現
在時刻ｔにおける振幅データSPD（ｔ）の書込み
アドレス情報ADR（ｔ）として出力する。 これによつて、デイジタルメモリDMからは、
時刻ｔにおいて、ｉ時間前の時刻（ｔ−ｉ）で記
憶させた振幅データSPD（ｔ−ｉ）が読出される
と共に、現在時刻ｔにおける振幅データSPD
（ｔ）がアドレス情報ADR（ｔ）で指定されるア
ドレスに記憶される。 このようにしてデイジタルメモリDMからｉ時
間遅れて読出された振幅データSPD（ｔ−ｉ）
は、乗算器Ｍにおいて振幅レベル制御用の係数Ｋ
が乗算されてレベル制御される。そして、レベル
制御された振幅データＫ・SPD（ｔ−ｉ）は図示
しないDA変換器によりアナログ信号に変換され
る。このような動作は各サンプリング時刻毎に行
なわれる。この結果、入力楽音よりｉ時間遅れた
残響音を発生させることができる。この場合、１
つのサンプリング時間において異なる複数の遅延
時間情報DLDを時分割で順次与えれば、同一サ
ンプリング時間内に遅延時間の異なる複数の残響
音に関する情報を取り出すことができる。 第１０図は遅延回路の他の例を示すブロツク図
であつて、この例の遅延回路はアドレス情報発生
回路AGのアドレスカウンタACをプリセツト型
のダウンカウンタで構成する。そしてアドレスカ
ウンタACに対して所望の遅延時間ｉに対応する
遅延時間情報DLDをプリセツトしてこのプリセ
ツト値（DLD）からダウンカウント動作させる
ことにより、該アドレスカウンタACから出力さ
れるアドレス情報ADR（ｔ），ADR（ｔ＋１）、…
ADR（ｔ＋１）の繰り返し周期が遅延時間情報
DLDにより指定される遅延時間と一致するよう
にし、現在時刻ｔにおける振幅データSPD（ｔ）
を記憶させるべきアドレスからｉ時間前に記憶さ
せた振幅データSPD（ｔ−ｉ）を読出すようにし
たものである。 換言すれば、デイジタルメモリDMが第１０図
の如く10語で構成される場合にはアドレス間隔の
最大値が「10」となるため、最大で10・T0時間
遅れた振幅データSPD（ｔ−10）を読出すことが
可能であるが、所望の遅延時間ｉを例えば6.T0と
する場合、アドレスカウンタACの出力情報
DM・ADRを５，４，３，２，１，０，５，…
０の繰り返しとし、デイジタルメモリDMにおい
て使用するアドレスの範囲を所望の遅延時間ｉ
（ｉ＝6.T0）に対応して縮小し、現在時刻ｔにお
いてサンプリングした振幅データSPD（ｔ）を書
込もうとするアドレスを、ちようどｉ時間前の振
幅データSPD（ｔ−ｉ）を書込んだアドレスに一
致させ、現在時刻ｔにおける振幅データSPD
（ｔ）を書込むべきアドレスからｉ時間前に書込
んだ振幅データSPD（ｔ−ｉ）を読出すようにし
たものである。このために、この第１０図の遅延
回路では、アドレスカウンタACの出力情報
DM・ADRが「０」から「９」に変化したこと
を検出し、この検出信号によりデイレイレングス
データメモリDDMから出力されている時間情報
DLDをアドレスカウンタACにプリセツトする最
大値検出回路MXDが設けられている。 一方、この第１０図の遅延回路は、現在時刻ｔ
においてサンプリングした振幅データSPD（ｔ）
をそのままデイジタルメモリDMに書込まず、ｉ
時間前の振幅データSPD（ｔ−ｉ）を所定割合い
で帰還し、その帰還値Ｋ・SPD（ｔ−ｉ）と現在
時刻ｔにおいてサンプリングした振幅データ
SPD（ｔ）との加算値を書込むようにしたもので
ある。このために、デイジタルメモリDMから読
出されたｉ時間前の振幅データSPD（ｔ−ｉ）に
係数Ｋを乗算してデイジタルメモリDMのデータ
入力側に帰還する乗算器Ｍと、乗算器Ｍの出力デ
ータＫ・SPD（ｔ−ｉ）と現在時刻ｔの振幅デー
タSPD（ｔ）とを加算し、その加算値「SPD（ｔ）
＋Ｋ・SPD（ｔ−ｉ）」をデイジタルメモリDMの
データ入力に供給する加算器ADとが設けられて
いる。 従つて、このように構成された遅延回路におい
ては、所望の遅延時間ｉを６・T0とする場合、
アドレスカウンタACには該カウンタACの出力情
報DM・ADRが「０」から最大値（この例では
「９」）に変化した時点で、 DLD＝６−１＝５ で表わされる遅延時間情報DLDがプリセツトさ
れる。これによつて、アドレスカウンタACはサ
ンプリング時刻の進行に伴つて（サンプリング周
期T0毎に）５，４，３，２，１，０，５，…０
という具合に変化するアドレス情報DM・ADR
を繰り返し出力するようになる。そして、各サン
プリング時刻においては、アドレス情報DM・
ADRで指定されるアドレスに記憶されているｉ
時間前の振幅データSPD（ｔ−ｉ）がまず読出さ
れ、続いてこの読出しアドレスと同一アドレスに
対しｉ時間前の振幅データSPD（ｔ−ｉ）と現在
時刻ｔでサンプリングした振幅データSPD（ｔ）
とを所定割合いで加算したデータ「SPD（ｔ）＋
Ｋ・SPD（ｔ−ｉ）」が書込まれる。 従つて、このように構成した遅延回路では、現
在のサンプリング時刻ｔにおける振幅データ
SPD（ｔ）の書込みアドレスとｉ時間前の振幅デ
ータSPD（ｔ−ｉ）の読出しアドレスとが同一
で、かつｉ時間前の振幅データSPD（ｔ−ｉ）が
帰還されているため、振幅レベルや遅延時間が規
則的に変化する残響音に関するデータを取り出す
ことができる。 なお、振幅データSPDに係数Ｋを乗算してい
くと、最終的に得られる残響音に関するデータは
元の振幅データSPDよりレベルが大きくなつて
しまうため、実際にはこの残響音に関するデータ
は減衰器を通して残響音の出力部に導かれる。 この場合、係数Ｋを「−１＜Ｋ＜０」とするよ
うにすれば、減衰器を必要としない。 次に、第８図に示す本考案の機能ブロツク図を
用いて残響音の形成過程を説明する。 残響音の形成過程 まず、第８図の実施例における残響音の形成過
程は、振幅レベルおよび遅延時間がランダムに変
化する初期反射音を形成する過程と、この初期反
射音に続く、振幅レベルおよび遅延時間が規則的
に変化する残響音を形成する過程とに大別され
る。そして、ここではこれらの初期反射音および
残響音は互いに独立した遅延回路系列で形成する
ように構成されている。 第８図において、入力楽音信号を所定周期T0
でサンプリングした振幅データSPD（ｔ）は第１
の遅延回路系列である初期反射音形成部１に供給
される。 初期反射音形成部１は、第９図に示した遅延回
路を利用したもので、2048語の記憶アドレスを有
するメモリD0と、現在のサンプリング時刻ｔに
おいて上記メモリD0から読出した互いに遅延時
間の異なるio時間（ｎ＝１〜10）前の10種類の振
幅データSPD（ｔ−i1），SPD（ｔ−i2），…SPD
（ｔ−i10）に対して任意の振幅レベル制御用係数
Ko（ｎ＝１〜10）を乗算する乗算器Ｍ１〜Ｍ１０
と、これら乗算器Ｍ１〜Ｍ１０の乗算値出力
K1・SPD（ｔ−i1），K2・SPD（ｔ−i2），…K10・
SPD（ｔ−i10）の総和 10 〓n=1 Kn・SPD（ｔ−io） を求め、該総和10 〓n=1 Kn・SPD（ｔ−io）を現在時刻
ｔにおける初期反射音の瞬時値ECH（ｔ）として
出力する加算器SUMとから構成されている。 なお、加算器SUMは、上記総和 10 〓n=1 Ko・SPD（ｔ−io） を次のサンプリング時刻（ｔ＋１）まで一時記憶
するレジスタＲ０を内蔵している。 このような構成の初期反射音形成部１におい
て、現在時刻ｔでサンプリングされた入力楽音の
振幅データSPD（ｔ）は、メモリＤ０の2048語の
記憶アドレスのうち現在時刻ｔに対応したアドレ
スに書込まれる。次に、加算器SUM内のレジス
タＲ０には前回のサンプリング時刻（ｔ−１）に
おける総和 10 〓n=1 Ko・SPD（ｔ−io）が記憶されているため、
このレジスタＲ０の内容がリセツトされる。次
に、io時間前の10種類の振幅データSPD（ｔ−i1）
〜SPD（ｔ−i10）のうち、遅延時間i1の振幅デー
タSPD（ｔ−i1）をメモリＤ０から読出すため、
遅延時間i1に対応するメモリＤ０のアドレスが指
定され、該アドレスからi1時間前にサンプリング
した振幅データSPD（ｔ−i1）が読出される。こ
の場合、i1時間前の振幅データSPD（ｔ−i1）を読
出すためのアドレスは前述した第(1)式によつて求
められる。 このようにして読出された遅延時間i1の振幅デ
ータSPD（ｔ−i1）は、乗算器Ｍ１に入力されこ
の乗算器Ｍ１において遅延時間i1の第１反射音
ECH1に対応する振幅レベル制御用の係数K1と乗
算される。そして、その乗算値K1・SPD（ｔ−i1）
は加算器SUMに入力され、レジスタＤ０の現在
値と加算され、その加算値はレジスタＤ０に再び
記憶される。この場合、レジスタＤ０の内容は、
現在時刻ｔの振幅データSPD（ｔ）の書込みの直
後にリセツトされているため、この時レジスタＤ
０に書込まれる内容はデータK1・SPD（ｔ−i1）
となる。 このようにして、遅延時間i1の振幅データSPD
（ｔ−i1）の読出し処理およびレベル制御処理が
終了すると、すなわち第１反射音ECH1に関する
処理が終了すると、次に遅延時間i2の２反射音
ECH2に関するる振幅データSPD（ｔ−i2）の読出
し処理およびレベル制御処理が第１反射音ECH1
の形成処理と同様にして行なわれる。この結果、
加算器SUM内のレジスタＤ０は、第１反射音
ECH1に関するデータK1・SPD（ｔ−i1）と第２
反射音ECH2に関するデータK2・SPD（ｔ−i2）
との加算値「K1・SPD（ｔ−i1）＋K2・SPD（ｔ−
i2）」が記憶される。 このような処理は第３反射音ECH3〜第10反射
音ECH10についても同様に行なわれる。この結
果、レジスタＤ０には第１反射音ECH1〜第10反
射音ECH10に関する振幅データK1・SPD（ｔ−i1）
〜K10・SPD（ｔ−i10）の総和10 〓n=1 Ko・SPD（ｔ−io） が記憶される。そして、この総和10 〓n=1 Ko・SPD
（ｔ−io）は第１反射音ECH1〜第10反射音ECH10
からなる初期反射音の瞬時値ECH（ｔ）としてス
イツチ回路SWを介して出力される。 スイツチ回路SWは、次の第２表に示すよう
に、１サンプリング周期T0内の初期反射音の形
成処理時間TaにおいてはレジスタＤ０の出力を
選択出力し、初期反射音の形成処理後の時間Tb
においては第２の遅延回路系列の出力を選択する
ものである。
【表】
このスイツチ回路SWによつて選択出力される
データECH（ｔ）は、図示しないDA変換器にお
いてアナログ信号に変換された後スピーカに加え
られ、入力楽音に対する初期反射音として発音さ
れる。 従つて、第１反射音ECH1〜第10反射音ECH10
の遅延時間ioおよび振幅レベル制御用の係数Koを
それぞれ異ならせることにより、第１２図に示す
ように振幅レベルおよび遅延時間がランダムに変
化する初期反射音を得ることができる。 ここで、入力楽音のサンプリング周期T0を
0.04ms（25KHz）とした場合、現在時刻ｔの振幅
データSPD（ｔ）の書込みアドレスADR（ｔ）よ
り例えば1626語離れたアドレスに記憶されている
振幅データSPD（ｔ−1626）を読出した場合、そ
の遅延時間ｉは ｉ＝1626×0.04≒65ms となり、入力楽音より約65ms遅れた初期反射音
ECHnを発生させることができる。 一方、入力楽音を所定周期T0でサンプリング
した振幅データSPD（ｔ）は、初期反射音発生後
の残響音を形成する第２の遅延回路系列にも供給
される。 この第２の遅延回路系列は、振幅データSPD
（ｔ）をｊ時間遅らせて出力する遅延用のメモリ
Ｄ１０と、このメモリＤ１０から出力される遅延
時間ｊの振幅データSPD（ｔ−ｊ）の所定周波数
帯域成分のみを通過させるローパスフイルタ
LPF1およびハイパスフイルタHPF1とから成る
デイジタル型のバンドパスフイルタBPFと、振
幅データSPD（ｔ−ｊ）の所定高周波成分のみを
通過させるデイジタル型のハイパスフイルタ
HPF2と、振幅データSPD（ｔ−ｊ）の所定低周
波成分のみを通過させるデイジタル型のローパス
フイルタLDF2と、これらのフイルタBSF，
HPF2，LPF2をそれぞれ通過した各振幅データ
SPD（ｔ−ｊ）に基づき遅延時間間隔の粗い残響
音データRVD1を形成する櫛型フイルタ構成の第
１残響音形成部２と、前記残響音データRVD1に
基づき遅延時間間隔が密なる残響音データRVD2
を形成するオールパスフイルタ構成の第２残響音
形成部３とから構成されている。 このような構成において、バンドパスフイルタ
BPFを通過した振幅データSPD（ｔ−ｊ）に対す
る残響音の形成過程を代表して説明すると、以下
の通りである。すなわち、現在時刻ｔでサンプリ
ングした振幅データSPD（ｔ）は、メモリＤ１０
における2048語の記憶アドレスのうち現在時刻ｔ
に対応したアドレスADR（ｔ）に書込まれる。次
に、メモリＤ１０に記憶した振幅データSPD
（ｔ）のうち、ｊ時間前のデータSPD（ｔ−ｊ）
を読出すため、遅延時間ｊに対応するメモリＤ１
０のアドレスが指定され、該アドレスからｊ時間
前にサンプリングした振幅データSPD（ｔ−ｊ）
が読出される。この場合、ｊ時間前の振幅データ
SPD（ｔ−ｊ）を読出すためのアドレスは、初期
反射音の形成の場合と同様に、前述した第(1)式に
よつて求められる。そして、ここでの遅延時間ｊ
は第10反射音ECH10に関する遅延時間i10よりや
や大きく（ｊ＞i10）設定されている。 このようにしてメモリＤ１０から読出された遅
延時間ｊの振幅データSPD（ｔ−ｊ）はローパス
フイルタLPF1の乗算器Ｍ１１に入力され、ここ
において所定の係数K11と乗算される。そして、
その乗算値K11・SPD（ｔ−ｊ）はレジスタＲ１
に一時記憶される。次に、１語の記憶アドレスを
有するメモリSD０から１サンプリング時間
（１・T0）前に書込まれた振幅データSPD（ｔ−
ｊ−１）が読出され、このデータSPD（ｔ−ｊ−
１）に所定の係数K12が乗算器Ｍ１２において乗
算される。次に、乗算器Ｍ１２の乗算値出力
K12・SPD（ｔ−ｊ−１）とレジスタＲ１に一時
記憶されているｊ時間前の振幅データK11・SPD
（ｔ−ｊ）とが加算され、その加算値「K12・
SPD（ｔ−ｊ−１）＋K11・SPD（ｔ−ｊ）」は再び
レジスタＲ１に一時記憶されると共に、レジスタ
Ｒ２にも一時記憶される。次に、現在時刻ｔより
１サンプリング時間（１・T0）前に書込まれた
振幅データSPD（ｔ−ｊ−１）がメモリSD０から
再び読出され、このデータSPD（ｔ−ｊ−１）に
所定の係数K13が乗算器Ｍ１３において乗算され
る。そして、この乗算値K13・SPD（ｔ−ｊ−１）
はレジスタＲ２に一時記憶されている値「K12・
SPD（ｔ−ｊ−１）＋K11・SPD（ｔ−ｊ）」と加算
され、その加算値 K12・SPD（ｔ−ｊ−１）＋K11・SPD（ｔ−ｊ）
×K13・SPD（ｔ−ｊ−１）はレジスタＲ２に再
び一時記憶される。次に、レジスタＲ１に一時記
憶されている値「K12・SPD（ｔ−ｊ−１）＋
K11・SPD（ｔ−ｊ）」を次のサンプリング周期
（ｔ＋１）で使用するため、この値「K12×SPD
（ｔ−ｊ−１）＋K11・SPD（ｔ−ｊ）」がメモリ
SD０に書込まれる。 このような動作が各サンプリング周期T0毎に
行なわれることにより、ローパスフイルタLPF1
のレジスタＲ２からは所定帯域の高周波成分を除
去したｊ時間前の振幅データSPD（ｔ−ｊ）が出
力され、この振幅データSPD（ｔ−ｊ）はハイパ
スフイルタHPF1に送られる。 すると、ハイパスフイルタHPF1では、ローパ
スフイルタの場合と同様にしてｊ時間前の振幅デ
ータSPD（ｔ−ｊ）から所定帯域の低周波成分の
除去が行なわれる。 すなわち、ローパスフイルタLPF1のレジスタ
Ｒ２の出力データSPD（ｔ−ｊ）は乗算器Ｍ１４
に入力され、この乗算器Ｍ１４において所定の係
数K14と乗算される。そして、その乗算値K14・
SPD（ｔ−ｊ）はレジスタＲ３に一時記憶され
る。次に、１語の記憶アドレスを有するメモリ
SD１から１サンプリング時間（１・T0）前に書
込まれた振幅データSPD（ｔ−ｊ−１）読出さ
れ、このデータSPD（ｔ−ｊ−１）に所定の係数
K15が乗算器Ｍ１５において乗算される。次に、
乗算器Ｍ１５から得られた乗算値K15・SPD（ｔ
−ｊ−１）はレジスタＲ３に一時記憶されている
ｊ時間前の振幅データK14・SPD（ｔ−ｊ）と加
算され、その加算値「K14・SPD（ｔ−ｊ）＋
K15・SPD（ｔ−ｊ−１）」はレジスタＲ３に一時
記憶されると共に、レジスタＲ４にも一時記憶さ
れる。次に、現児時刻ｔより１サンプリング時間
（１・T0）前に書込まれたデータSPD（ｔ−ｊ−
１）がメモリSD１から再び読出され、その読出
しデータSPD（ｔ−ｊ−１）に所定の係数K16が
乗算器Ｍ１６において乗算される。そして、この
乗算値K16・SPD（ｔ−ｊ−１）はレジスタＲ４
に一時記憶されている値「K14・SPD（ｔ−ｊ）＋
K15・SPD（ｔ−ｊ−１）」と加算され、その加算
値 K16・SPD（ｔ−ｊ−１）＋K14・SPD（ｔ−ｊ）
＋K15・SPD（ｔ−ｊ−１）はレジスタＲ４に一
時記憶される。次に、レジスタＲ３に一時記憶さ
れている値「K14・SPD（ｔ−ｊ）＋K15・SPD（ｔ
−ｊ−１）」を次のサンプリング周期（ｔ＋１）
で使用するため、この値「K14・SPD（ｔ−ｊ）＋
K15・SPD（ｔ−ｊ−１）」がメモリSD1に書込ま
れる。 このような動作がサンプリング周期T0毎に行
なわれることにより、ハイパスフイルタHPF1の
レジスタＲ４からは所定帯域の低周波成分を除去
したｊ時間前の振幅データSPD（ｔ−ｊ）が出力
される。 なお、ローパスフイルタLPF1のレジスタＲ１
は、該レジスタの内容をメモリSD０に書込んだ
後は次のサンプリング周期まで使用しないので、
ハイパスフイルタHPF1のレジスタＲ３と共用す
ることができる。 このようにして、バンドパスフイルタBPFに
おいて所定帯域の低周波成分および高周波成分の
除去されたｊ時間前の振幅データSPD（ｔ−ｊ）
は第１残響音形成部２に入力される。 なお、ハイパスフイルタHPF2およびローパス
フイルタLPF2は、上述したバンドパスフイルタ
BPF内のフイルタHPF1またはLPF1と全く同様
に構成されており、それぞれ所定帯域の低周波成
分または高周波成分を除去した振幅データSPD
（ｔ−ｊ）を第１残響音形成部２に供給する。 第１残響音形成部２は、上述の各フイルタ
BPF，HPF2，LPF2にそれぞれ対応して遅延時
間の異なる遅延回路（櫛型フイルタ構成）２Ａ，
２Ｂ，２Ｃが並列に設けられている。 この実施例では、遅延回路２Ａの遅延時間が最
も長く、次の遅延回路２Ｂの遅延時間が長く、遅
延回路２Ｃの遅延時間が最も短く設定されてい
る。そして、各遅延回路２Ａ，２Ｂ，２Ｃは遅延
時間の設定が異なるのみで、その構成は全て同一
である。従つて、図においては、回路２Ｂおよび
２Ｃについては乗算器、レジスタ、メモリの番号
を示すのみで、遅延回路２Ａのみを詳細に図示し
ている。 このような構成の第１残響音形成部２におい
て、バンドパスフイルタBPFを通過したｊ時間
前の振幅データSPD（ｔ−ｊ）には、まず乗算器
Ｍ１７において振幅レベル制御用の係数K17が乗
算される。そして、その乗算値K17・SPD（ｔ−
ｊ）は乗算器Ｍ１７内のレジスタＲ５に一時記憶
される。次に、2048語の記憶アドレスを有するメ
モリＤ１にx1時間前に書込まれた振幅データ
SPD（ｔ−x1）を読出すため、遅延時間x1に対応
するメモリＤ１のアドレスが指定される。これに
よつて、メモリＤ１からx1時間前の振幅データ
SPD（ｔ−x1）が読出される。そして、この振幅
データSPD（ｔ−x1）は加算器SUMに供給され、
この加算器SUMにおいて他のメモリＤ２，Ｄ３
の出力データおよび遅延回路２Ｂ，２Ｃのメモリ
Ｄ４〜Ｄ６，Ｄ７〜Ｄ９の出力データと加算さ
れ、該加算器SUM内のレジスタＲ１５に一時記
憶される。この場合、メモリＤ１〜Ｄ９の読出し
動作はメモリＤ１からＤ９まで順に時分割で行な
われるようになつており、メモリＤ１の読出し動
作時には他のメモリＤ２〜Ｄ９からはデータが出
力されていない。このため、加算器SUM内のレ
ジスタＲ１５への書込み内容は、メモリＤ１から
読出されたデータSPD（ｔ−x1）となる。 一方、メモリＤ１から読出された振幅データ
SPD（ｔ−x1）は乗算器Ｍ１８において振幅レベ
ル制御用の係数K18が乗算された後メモリＤ１の
入力側に帰還される。そして、この乗算値K18・
SPD（ｔ−x1）は現在時刻ｔにおいてレジスタＲ
５に一時記憶させたデータK17・SPD（ｔ−ｊ）
と加算され、その加算値 K17・SPD（ｔ−ｊ） ＋K18・SPD（ｔ−x1） はレジスタＲ６に一時記憶される。次に、レジス
タＲ６に記憶された振幅データ「K17・SPD（ｔ
−ｊ）＋K18・SPD（ｔ−x1）」は、x1時間前の振
幅データSPD（ｔ−x1）が記憶されていたアドレ
スと同一アドレスに書込まれる。この後、レジス
タＲ６の内容はリセツトされる。レジスタＲ６の
内容をリセツトするのは、このレジスタＲ６を次
の段階でメモリＤ２の系統の処理に兼用している
ためである。 このようにしてメモリＤ１の系統の処理が終了
すると、次にメモリＤ２の系統の処理が同様にし
て行なわれる。 すなわち、2048語のアドレスを有するメモリＤ
２にx2時間前に書込まれた振幅データSPD（ｔ−
x2）を読出すため、遅延時間x2に対応するメモリ
Ｄ２のアドレスが指定される。これによつて、メ
モリＤ２からx2時間前にサンプリングした振幅デ
ータSPD（ｔ−x2）が読出される。そして、この
振幅データSPD（ｔ−x2）は加算器SUMにおいて
レジスタＲ１１の内容（メモリＤ１から読出され
た内容）SPD（ｔ−x1）と加算され、その加算値
「SPD（ｔ−x1）−SPD（ｔ−x2）」はレジスタＲ１
５に一時記憶される。 一方、メモリＤ２から読出された振幅データ
SPD（ｔ−x2）は乗算器Ｍ１９において振幅レベ
ル制御用の係数K18が乗算された後、メモリＤ２
の入力側に帰還される。そして、その乗算値
K19・SPD（ｔ−x2）はレジスタＲ５に一時記憶
されている値K17・SPD（ｔ−ｊ）と加算され、
その加算値「K17・SPD（ｔ−ｊ）＋K19・SPD（ｔ
−x2）」はレジスタＲ６に一時記憶される。この
レジスタＲ６に記憶されたデータ「K17・SPD
（ｔ−ｊ）＋K19・SPD（ｔ−x2）」は、x2時間前の
データSPD（ｔ−x2）が記憶されていたアドレス
と同一アドレスに記憶される。その後、レジスタ
Ｒ６の内容はリセツトされる。 次に、メモリＤ３の系統の処理がメモリＤ２の
系統の処理と同様にして行なわれる。 従つて、メモリＤ１〜Ｄ３の系統の処理を終了
した段階では、メモリＤ３の系統の遅延時間をx3
とすると、レジスタＲ１５に記憶される内容（遅
延回路２Ａで形成された残響音デーRVD1）は、 SPD（ｔ−x1）＋SPD（ｔ−x2） ＋SPD（ｔ−x3） となり、またメモリＤ３に記憶される内容は K17・SPD（ｔ−ｊ）＋K20・SPDt−x3） となる。 このような処理は遅延回路２Ｂ，２Ｃにおいて
も同様に行なわれる。 従つて、遅延回路２ＢにおけるメモリＤ４，Ｄ
５，Ｄ６の各系統の遅延時間をそれぞれx4，x5，
x6とし、また遅延回路２ＣにおけるメモリＤ７，
Ｄ８，Ｄ９の各系統の遅延時間をそれぞれx7，
x8，x9とすると、遅延回路２Ａ〜２Ｃの全ての処
理を終了した段階におけるレジスタＲ１５の内容
は、 RVDa＝RVD1＋RVD2＋RVD3 ＝SPD(t-x1)＋SPD(t-x2)＋SPD(t-x3) ＋SPD(t-x4)＋SPD(t-x5)＋SPD(t-x6) SPD(t-x7)＋SPD(t-x3)＋SPD(t-x9) となる。この結果、初期反射音に続き、第１３図
に示すように遅延時間間隔が粗く、そして振幅レ
ベルおよび遅延時間が規則的に変化する各周波数
帯域毎に異なる残響音が得られる。なお、第１３
図においては、時間関係が複雑になるため、遅延
回路２Ａについてのみの残響音（RVD1）を図し
ている。 以上のようにして、遅延回路２Ａ〜２Ｃでそれ
ぞれ形成した各周波数帯域毎の残響音データ
RVD1〜RVD3を加算器SUMにおいて合成した残
響音データRVDaは、第２残響音形成部３に入力
される。 第２残響音形成部３は、周波数特性が平坦なオ
ールパス型フイルタ構成の遅延回路３Ａ，３Ｂ，
３Ｃが直列に設けられている。 この実施例において、第２残響音形成部３を設
けているのは、第１残響音形成部２において得ら
れた残響音データRVDaを基に更に密な遅延時間
間隔の残響音データRVDbを形成するためであ
る。従つて、この第２残響音形成部３における各
遅延回路３Ａ，３Ｂ，３Ｃの遅延時間は、第１残
響音形成部２における各遅延回路２Ａ，２Ｂ，２
Ｃの遅延時間よりも短く設定される。そして、各
遅延回路３Ａ，３Ｂ，３Ｃは遅延時間の設定が異
なるのみでその構成は全て同じである。従つて、
図においては、遅延回路３Ｂ，３Ｃについては乗
算器、レジスタ、メモリの番号を示すのみで、遅
延回路３Ａについてのみ詳細構成を示している。 まず、第１残響音形成部２から出力される残響
音データRVDaは遅延回路３ＡのレジスタＲ１６
に供給されるが、そのデータRVDaをレジスタＲ
１６に記憶させる前に、まず512語の記憶アドレ
スを有するメモリMD０にy1時間前に書込まれた
データRVDa（ｔ−y1）を読出すため、遅延時間
y1時間に対応するメモリMD０のアドレスが指定
される。これによつて、メモリMD０からy1時間
前に書込まれたデータRVDa（ｔ−y1）が読出さ
れる。次に、このデータRVDa（ｔ−y1）には乗
算器Ｍ３６において、振幅レベル制御用の係数
K36が乗算され、その乗算値K36・RVDa（ｔ−y1）
はメモリMD０の入力側に帰還される。そして、
次にこの帰還データK36・RVDa（ｔ−y1）と第１
残響音形成部２から現在時刻ｔに供給されるデー
タRVDa（ｔ）とが加算され、その加算値「RVDa
（ｔ）＋K36・RVDa（ｔ−y1）」はレジスタＲ１６
に一時記憶される。次に、遅延時間y1に対応する
メモリMD０のアドレスが再び指定され、メモリ
MD０からy1時間前に書込まれたデータRVDa（ｔ
−y1）が再び読出され、その読出しデータRVDa
（ｔ−y1）がレジスタＲ１７に一時記憶される。
次に、レジスタＲ１６に一時記憶されたデータ
「RVDa（ｔ）＋K36・RVDa（ｔ−y1）」と振幅レベ
ル制御用の定数K36とが乗算器Ｍ３５において乗
算される。そして、その乗算値 K35・｛RVDa（ｔ）＋K36・RVDa（ｔ−y1）｝ はレジスタＲ１７に一時記憶されている値RVDa
（ｔ−y1）と加算され、その加算値 RVDa（ｔ−y1）＋K35・｛RVDa（ｔ）＋K36・
RVDa（ｔ−y1）｝はレジスタＲ１７に一時記憶さ
れる。次に、レジスタＲ１６に一時記憶されてい
るデータ「RVDa（ｔ）×K36・RVDa（ｔ−y1）」を
現在時刻ｔよりy1時間遅れたサンプリング時刻
（ｔ＋y1）において使用すため、該データ
「RVDa（ｔ）＋K36・RVDa（ty1）」はy1時間前のデ
ータRVDa（ｔ−y1）が記憶されていたアドレス
と同一アドレスに書込まれる。 このようにして遅延回路３Ａによる処理が終了
すると、レジスタＲ１７に記憶されたデータ RVDa（ｔ−y1）＋K35・｛RVDa（ｔ）＋K36・
RVDa（ｔ−y1）｝は遅延回路３Ｂに送られ、この
遅延回路３Ｂにおいて回路３Ａの場合と同様の処
理が行なわれる。 ここで、遅延回路３Ａ，３Ｂ，３Ｃの出力デー
タをRVD2A，RVD2B，RVD2Cで表わし、回路３
Ｂの遅延時間をy2、回路３Ｃの遅延時間をy3とす
ると、回路３Ａ，３Ｂ，３ＣのレジスタＲ１７，
Ｒ１９，Ｒ２１の出力データは次の第(4)式〜第(6)
式によつて表わされる。 RVD2A＝RVDa（ｔ−y1）＋K35・｛RVDa（ｔ）＋K36・R
VDa（ｔ−y1）｝…(4) RVD2B＝RVD2A（ｔ−y2）＋K37・｛RVD2A（ｔ）＋K38
・RVD2A（ｔ−y2）｝…(5) RVD2C＝RVD2B（ｔ−y3）＋K39・｛RVD2B（ｔ）＋K40
・RVD2B（ｔ−y3）｝…(6) そして、遅延回路３Ｃの出力データRVD2Cは
初期反射音に続く残響音を発生させるためのデー
タとしてスイツチ回路SWを経由して出力され
る。 ここで、各遅延回路３Ａ，３Ｂ，３Ｃの遅延時
間を、 y1＞y2＞y3 の関係に設定した場合、第１４図に示すように遅
延時間間隔の密な残響音を形成することができ
る。すなわち、遅延回路３Ａは第１残響音形成部
２で形成された遅延時間間隔の粗い残響音データ
RVDaに基づき、第１残響音形成部２の遅延時間
間隔よりも短い時間間隔y1で第１の残響音データ
RVD2Aを形成し、遅延回路３Ｂは回路３Ａの遅
延時間間隔y1よりもさらに短い時間間隔y2で第２
の残響音データRVD2Bを形成する。このため、
遅延回路３Ａ〜３Ｃにおける残響音の形成処理が
進行するに伴つて遅延時間間隔の密な残響音が形
成されるようになる。 なお、遅延回路３Ａ，３Ｂ，３Ｃにおけるレジ
スタＲ１６，Ｒ１８，Ｒ２０は、自己の回路に関
する処理が終了した後は次のサンプリング周期ま
で使用しないので、時分割的に共用することがで
きる。 次に、第７図に示す実施例の具体的構成および
動作について説明する。なお、以下の説明では、
第１図に示す装置が上述した第２図の機能にした
がつて残響音の形成を行なうものとして述べる。 実施例の具体的構成 第７図に示す実施例の残響音付加装置は、大別
すると、記憶部１０、時間情報発生部２０、アド
レス情報発生部３０、演算部４０とから構成され
ている。 記憶部１０は、第１０図における遅延用のデイ
ジタルメモリDMに相当するもので、ここでは複
数のメモリブロツクを有するデータメモリ１００
とラツチ１０１とから構成されている。データメ
モリ１００においては、複数のメモリブロツクを
利用して、第１５図に示すように、１語（16ビツ
ト）のメモリSD０〜SD１５と、512語（１語は
16ビツト）のメモリMD０〜MD１５と、2048語
（１語は16ビツト）のメモリＤ０〜Ｄ１５が設け
られている。そして、このメモリSD０〜SD１
５，MD０〜MD１５，Ｄ０〜Ｄ１５に記憶すべ
きデータは演算部４０から与えられ、データの記
憶アドレスおよび読出しアドレスはアドレス情報
発生部３０から出力されるアドレス情報DM・
ADRによつて指定され、また各メモリSD０〜Ｄ
１５から読出されたデータはラツチ１０１を介し
て演算部４０に供給される構成になつている。 時間情報発生部２０は第１０図におけるデイレ
イレングスデータメモリDDMに相当するもので
あり、パラメータ指定回路２００とデイレイレン
グスデータメモリ２０１とを備え、ここではデイ
レイレングスデータメモリ２０１はパラメータ指
定回路２００からの指示により、残響特性の異な
る８種類の残響音（初期反射音も含む）それぞぜ
に対応して各データ遅延用のメモリＤ０〜Ｄ１
５，MD０〜MD１５に関する遅延時間情報
DLDm〔ｎ〕（ｎ：Ｄ０〜Ｄ１５，MD０〜MD１
５のメモリを指示、ｍ：１〜８の種類を指示）の
うちいずれか１つの種類を選択的に出力するよう
に構成されている。すなわち、デイレイレングス
データメモリ２０１は、第１６図に示すように、
データ遅延用のメモリＤ０〜Ｄ１５，MD０〜
MD１５それぞれに対応したメモリブロツクMB
（Ｄ０）〜MB（Ｄ１５），MB（MD０）〜MB
（MD１５）を備え、その各メモリブロツクMB
（Ｄ０）〜MB（MD１５）はそれぞれ上述した８
種類の残響音に対応して８つの記憶アドレス
「０」〜「７」を有し、各メモリブロツクMB（Ｄ
０）〜MB（MD１５）の各記憶アドレス「０」
〜「７」にはそれぞれ異なる遅延時間情報DLD1
〔Ｄ０〕〜DLD8〔Ｄ０〕，DLD1〔Ｄ１〕〜DLD8
〔Ｄ１〕，…DLD1〔Ｄ１５〕〜DLD8〔Ｄ１５〕，
DLD1〔MD０〕〜DLD8〔MD０〕，…DLD1〔MD
１５〕〜DLD8〔MD１５〕が予め記憶されてい
る。そして、発生すべき残響音の残響特性を指示
する３ビツト構成のパラメータ指示情報PSLが下
位アドレス情報としてパラメータ指示回路２００
から供給され、さらにメモリMD０〜MD１５，
Ｄ０〜Ｄ１５のメモリ番号「１〜15」を指定する
４ビツト構成のメモリ番号情報DLo（ｎ：０〜15）
およびメモリの種別「Ｄ，MD，SD」を指定す
る２ビツト構成のメモリ種別情報DLk（ｋ：Ｄ，
MD，SD）が上位アドレス情報としてアドレス
情報発生部３０から供給されると、情報DLoおよ
びDLkで指定されるメモリブロツク（MB（Ｄ０）
〜MB（MD１５）のうち１つ）のうち、情報PSL
で指定される記憶アドレス（「０」〜「７」のう
ち１つ）に記憶されている遅延時間情報DLDm
〔ｎ〕が読出され、パラメータ指定回路２００で
指定した所望の残響特性の残響音の遅延時間関係
を規定する情報としてアドレス情報発生部３０へ
供給される。なお、メモリSD０〜SD１５につい
ては、遅延時間が固定（１・T0）であるため、
このメモリSD０〜SD１５に対する遅延時間情報
は必要としない。また、パラメータ指定回路２０
０からは、パラメータ指定情報PSLとともに、８
種類の残響音を形成するための制御プログラムの
うち所望の制御プログラムの１つを選択する３ビ
ツト構成のプログラム選択情報PGSが出力され
る。 次に、アドレス情報発生部３０は、時間情報発
生部２０から出力される遅延時間情報DLDm〔ｎ〕
およびプログラム選択情報PGSと、制御プログ
ラムの１ステツプの周期を定めるマスタクロツク
パルスφ0とに基づき、所望の残響特性の残響音
を形成するためのデータメモリ１００に対するア
ドレス情報DM・ADRを発生すると共に、各部
回路の動作を制御する各種の制御信号を発生する
ものであり、プログラムメモリ３００、プログラ
ムカウンタ３０１、プログラムデコードメモリ３
０２、制御信号出力レジスタ３０３、セレクタ３
０４、アドレスカウンタ３０５、ラツチ３０６、
減算回路３０７、最大値検出回路３０８、アドレ
ス情報出力回路３０９とを備えている。 プログラムメモリ３００には、８種類の残響許
性の残響音を形成するために８種類の制御プログ
ラムが予め記憶されており、どの種類の制御プロ
グラムを出力すべきかはパラメータ指定回路２０
０からのプログラム選択情報PGSによつて指定
される。そして、指定された制御プログラムの内
容はマスタクロツクパルスφ0をカウントするプ
ログラムカウンタ３０１の出力情報PCによつて
１ステツプ毎に順次読出される。 この場合、第８図で説明した初期反射音形成部
１、バンドパスフイルタBPF、ハイパスフイル
タHPF2、ローパスフイルタLPF2、第１残響音
形成部２、第２残響音形成部３の全ての処理を１
サンプリング周期（T0）内で終了させるために、
サンプリング周波数28KHz、マスタクロツクパル
スφ0の周波数を4.8MHzとすると、１つの制御プ
ログラムのステツプ数は4800／25＝192以内で構成さ れ、この192ステツプの制御プログラム内容が各
サンプリング周期T0毎に実行される。そして、
各ステツプにおける制御プログラムとしては、第
３表に示すように、１ステツプが16ビツトの情報
から成るタイプ１、タイプ２、タイプ３の３種類
の内容が準備されており、初期反射音の形成、フ
イルタ処理、残響音の形成はこれら３種類の制御
プログラムの出力順序および各ビツト情報の内容
を適宜組合せることによつて行なわれる。
データECH（ｔ）は、図示しないDA変換器にお
いてアナログ信号に変換された後スピーカに加え
られ、入力楽音に対する初期反射音として発音さ
れる。 従つて、第１反射音ECH1〜第10反射音ECH10
の遅延時間ioおよび振幅レベル制御用の係数Koを
それぞれ異ならせることにより、第１２図に示す
ように振幅レベルおよび遅延時間がランダムに変
化する初期反射音を得ることができる。 ここで、入力楽音のサンプリング周期T0を
0.04ms（25KHz）とした場合、現在時刻ｔの振幅
データSPD（ｔ）の書込みアドレスADR（ｔ）よ
り例えば1626語離れたアドレスに記憶されている
振幅データSPD（ｔ−1626）を読出した場合、そ
の遅延時間ｉは ｉ＝1626×0.04≒65ms となり、入力楽音より約65ms遅れた初期反射音
ECHnを発生させることができる。 一方、入力楽音を所定周期T0でサンプリング
した振幅データSPD（ｔ）は、初期反射音発生後
の残響音を形成する第２の遅延回路系列にも供給
される。 この第２の遅延回路系列は、振幅データSPD
（ｔ）をｊ時間遅らせて出力する遅延用のメモリ
Ｄ１０と、このメモリＤ１０から出力される遅延
時間ｊの振幅データSPD（ｔ−ｊ）の所定周波数
帯域成分のみを通過させるローパスフイルタ
LPF1およびハイパスフイルタHPF1とから成る
デイジタル型のバンドパスフイルタBPFと、振
幅データSPD（ｔ−ｊ）の所定高周波成分のみを
通過させるデイジタル型のハイパスフイルタ
HPF2と、振幅データSPD（ｔ−ｊ）の所定低周
波成分のみを通過させるデイジタル型のローパス
フイルタLDF2と、これらのフイルタBSF，
HPF2，LPF2をそれぞれ通過した各振幅データ
SPD（ｔ−ｊ）に基づき遅延時間間隔の粗い残響
音データRVD1を形成する櫛型フイルタ構成の第
１残響音形成部２と、前記残響音データRVD1に
基づき遅延時間間隔が密なる残響音データRVD2
を形成するオールパスフイルタ構成の第２残響音
形成部３とから構成されている。 このような構成において、バンドパスフイルタ
BPFを通過した振幅データSPD（ｔ−ｊ）に対す
る残響音の形成過程を代表して説明すると、以下
の通りである。すなわち、現在時刻ｔでサンプリ
ングした振幅データSPD（ｔ）は、メモリＤ１０
における2048語の記憶アドレスのうち現在時刻ｔ
に対応したアドレスADR（ｔ）に書込まれる。次
に、メモリＤ１０に記憶した振幅データSPD
（ｔ）のうち、ｊ時間前のデータSPD（ｔ−ｊ）
を読出すため、遅延時間ｊに対応するメモリＤ１
０のアドレスが指定され、該アドレスからｊ時間
前にサンプリングした振幅データSPD（ｔ−ｊ）
が読出される。この場合、ｊ時間前の振幅データ
SPD（ｔ−ｊ）を読出すためのアドレスは、初期
反射音の形成の場合と同様に、前述した第(1)式に
よつて求められる。そして、ここでの遅延時間ｊ
は第10反射音ECH10に関する遅延時間i10よりや
や大きく（ｊ＞i10）設定されている。 このようにしてメモリＤ１０から読出された遅
延時間ｊの振幅データSPD（ｔ−ｊ）はローパス
フイルタLPF1の乗算器Ｍ１１に入力され、ここ
において所定の係数K11と乗算される。そして、
その乗算値K11・SPD（ｔ−ｊ）はレジスタＲ１
に一時記憶される。次に、１語の記憶アドレスを
有するメモリSD０から１サンプリング時間
（１・T0）前に書込まれた振幅データSPD（ｔ−
ｊ−１）が読出され、このデータSPD（ｔ−ｊ−
１）に所定の係数K12が乗算器Ｍ１２において乗
算される。次に、乗算器Ｍ１２の乗算値出力
K12・SPD（ｔ−ｊ−１）とレジスタＲ１に一時
記憶されているｊ時間前の振幅データK11・SPD
（ｔ−ｊ）とが加算され、その加算値「K12・
SPD（ｔ−ｊ−１）＋K11・SPD（ｔ−ｊ）」は再び
レジスタＲ１に一時記憶されると共に、レジスタ
Ｒ２にも一時記憶される。次に、現在時刻ｔより
１サンプリング時間（１・T0）前に書込まれた
振幅データSPD（ｔ−ｊ−１）がメモリSD０から
再び読出され、このデータSPD（ｔ−ｊ−１）に
所定の係数K13が乗算器Ｍ１３において乗算され
る。そして、この乗算値K13・SPD（ｔ−ｊ−１）
はレジスタＲ２に一時記憶されている値「K12・
SPD（ｔ−ｊ−１）＋K11・SPD（ｔ−ｊ）」と加算
され、その加算値 K12・SPD（ｔ−ｊ−１）＋K11・SPD（ｔ−ｊ）
×K13・SPD（ｔ−ｊ−１）はレジスタＲ２に再
び一時記憶される。次に、レジスタＲ１に一時記
憶されている値「K12・SPD（ｔ−ｊ−１）＋
K11・SPD（ｔ−ｊ）」を次のサンプリング周期
（ｔ＋１）で使用するため、この値「K12×SPD
（ｔ−ｊ−１）＋K11・SPD（ｔ−ｊ）」がメモリ
SD０に書込まれる。 このような動作が各サンプリング周期T0毎に
行なわれることにより、ローパスフイルタLPF1
のレジスタＲ２からは所定帯域の高周波成分を除
去したｊ時間前の振幅データSPD（ｔ−ｊ）が出
力され、この振幅データSPD（ｔ−ｊ）はハイパ
スフイルタHPF1に送られる。 すると、ハイパスフイルタHPF1では、ローパ
スフイルタの場合と同様にしてｊ時間前の振幅デ
ータSPD（ｔ−ｊ）から所定帯域の低周波成分の
除去が行なわれる。 すなわち、ローパスフイルタLPF1のレジスタ
Ｒ２の出力データSPD（ｔ−ｊ）は乗算器Ｍ１４
に入力され、この乗算器Ｍ１４において所定の係
数K14と乗算される。そして、その乗算値K14・
SPD（ｔ−ｊ）はレジスタＲ３に一時記憶され
る。次に、１語の記憶アドレスを有するメモリ
SD１から１サンプリング時間（１・T0）前に書
込まれた振幅データSPD（ｔ−ｊ−１）読出さ
れ、このデータSPD（ｔ−ｊ−１）に所定の係数
K15が乗算器Ｍ１５において乗算される。次に、
乗算器Ｍ１５から得られた乗算値K15・SPD（ｔ
−ｊ−１）はレジスタＲ３に一時記憶されている
ｊ時間前の振幅データK14・SPD（ｔ−ｊ）と加
算され、その加算値「K14・SPD（ｔ−ｊ）＋
K15・SPD（ｔ−ｊ−１）」はレジスタＲ３に一時
記憶されると共に、レジスタＲ４にも一時記憶さ
れる。次に、現児時刻ｔより１サンプリング時間
（１・T0）前に書込まれたデータSPD（ｔ−ｊ−
１）がメモリSD１から再び読出され、その読出
しデータSPD（ｔ−ｊ−１）に所定の係数K16が
乗算器Ｍ１６において乗算される。そして、この
乗算値K16・SPD（ｔ−ｊ−１）はレジスタＲ４
に一時記憶されている値「K14・SPD（ｔ−ｊ）＋
K15・SPD（ｔ−ｊ−１）」と加算され、その加算
値 K16・SPD（ｔ−ｊ−１）＋K14・SPD（ｔ−ｊ）
＋K15・SPD（ｔ−ｊ−１）はレジスタＲ４に一
時記憶される。次に、レジスタＲ３に一時記憶さ
れている値「K14・SPD（ｔ−ｊ）＋K15・SPD（ｔ
−ｊ−１）」を次のサンプリング周期（ｔ＋１）
で使用するため、この値「K14・SPD（ｔ−ｊ）＋
K15・SPD（ｔ−ｊ−１）」がメモリSD1に書込ま
れる。 このような動作がサンプリング周期T0毎に行
なわれることにより、ハイパスフイルタHPF1の
レジスタＲ４からは所定帯域の低周波成分を除去
したｊ時間前の振幅データSPD（ｔ−ｊ）が出力
される。 なお、ローパスフイルタLPF1のレジスタＲ１
は、該レジスタの内容をメモリSD０に書込んだ
後は次のサンプリング周期まで使用しないので、
ハイパスフイルタHPF1のレジスタＲ３と共用す
ることができる。 このようにして、バンドパスフイルタBPFに
おいて所定帯域の低周波成分および高周波成分の
除去されたｊ時間前の振幅データSPD（ｔ−ｊ）
は第１残響音形成部２に入力される。 なお、ハイパスフイルタHPF2およびローパス
フイルタLPF2は、上述したバンドパスフイルタ
BPF内のフイルタHPF1またはLPF1と全く同様
に構成されており、それぞれ所定帯域の低周波成
分または高周波成分を除去した振幅データSPD
（ｔ−ｊ）を第１残響音形成部２に供給する。 第１残響音形成部２は、上述の各フイルタ
BPF，HPF2，LPF2にそれぞれ対応して遅延時
間の異なる遅延回路（櫛型フイルタ構成）２Ａ，
２Ｂ，２Ｃが並列に設けられている。 この実施例では、遅延回路２Ａの遅延時間が最
も長く、次の遅延回路２Ｂの遅延時間が長く、遅
延回路２Ｃの遅延時間が最も短く設定されてい
る。そして、各遅延回路２Ａ，２Ｂ，２Ｃは遅延
時間の設定が異なるのみで、その構成は全て同一
である。従つて、図においては、回路２Ｂおよび
２Ｃについては乗算器、レジスタ、メモリの番号
を示すのみで、遅延回路２Ａのみを詳細に図示し
ている。 このような構成の第１残響音形成部２におい
て、バンドパスフイルタBPFを通過したｊ時間
前の振幅データSPD（ｔ−ｊ）には、まず乗算器
Ｍ１７において振幅レベル制御用の係数K17が乗
算される。そして、その乗算値K17・SPD（ｔ−
ｊ）は乗算器Ｍ１７内のレジスタＲ５に一時記憶
される。次に、2048語の記憶アドレスを有するメ
モリＤ１にx1時間前に書込まれた振幅データ
SPD（ｔ−x1）を読出すため、遅延時間x1に対応
するメモリＤ１のアドレスが指定される。これに
よつて、メモリＤ１からx1時間前の振幅データ
SPD（ｔ−x1）が読出される。そして、この振幅
データSPD（ｔ−x1）は加算器SUMに供給され、
この加算器SUMにおいて他のメモリＤ２，Ｄ３
の出力データおよび遅延回路２Ｂ，２Ｃのメモリ
Ｄ４〜Ｄ６，Ｄ７〜Ｄ９の出力データと加算さ
れ、該加算器SUM内のレジスタＲ１５に一時記
憶される。この場合、メモリＤ１〜Ｄ９の読出し
動作はメモリＤ１からＤ９まで順に時分割で行な
われるようになつており、メモリＤ１の読出し動
作時には他のメモリＤ２〜Ｄ９からはデータが出
力されていない。このため、加算器SUM内のレ
ジスタＲ１５への書込み内容は、メモリＤ１から
読出されたデータSPD（ｔ−x1）となる。 一方、メモリＤ１から読出された振幅データ
SPD（ｔ−x1）は乗算器Ｍ１８において振幅レベ
ル制御用の係数K18が乗算された後メモリＤ１の
入力側に帰還される。そして、この乗算値K18・
SPD（ｔ−x1）は現在時刻ｔにおいてレジスタＲ
５に一時記憶させたデータK17・SPD（ｔ−ｊ）
と加算され、その加算値 K17・SPD（ｔ−ｊ） ＋K18・SPD（ｔ−x1） はレジスタＲ６に一時記憶される。次に、レジス
タＲ６に記憶された振幅データ「K17・SPD（ｔ
−ｊ）＋K18・SPD（ｔ−x1）」は、x1時間前の振
幅データSPD（ｔ−x1）が記憶されていたアドレ
スと同一アドレスに書込まれる。この後、レジス
タＲ６の内容はリセツトされる。レジスタＲ６の
内容をリセツトするのは、このレジスタＲ６を次
の段階でメモリＤ２の系統の処理に兼用している
ためである。 このようにしてメモリＤ１の系統の処理が終了
すると、次にメモリＤ２の系統の処理が同様にし
て行なわれる。 すなわち、2048語のアドレスを有するメモリＤ
２にx2時間前に書込まれた振幅データSPD（ｔ−
x2）を読出すため、遅延時間x2に対応するメモリ
Ｄ２のアドレスが指定される。これによつて、メ
モリＤ２からx2時間前にサンプリングした振幅デ
ータSPD（ｔ−x2）が読出される。そして、この
振幅データSPD（ｔ−x2）は加算器SUMにおいて
レジスタＲ１１の内容（メモリＤ１から読出され
た内容）SPD（ｔ−x1）と加算され、その加算値
「SPD（ｔ−x1）−SPD（ｔ−x2）」はレジスタＲ１
５に一時記憶される。 一方、メモリＤ２から読出された振幅データ
SPD（ｔ−x2）は乗算器Ｍ１９において振幅レベ
ル制御用の係数K18が乗算された後、メモリＤ２
の入力側に帰還される。そして、その乗算値
K19・SPD（ｔ−x2）はレジスタＲ５に一時記憶
されている値K17・SPD（ｔ−ｊ）と加算され、
その加算値「K17・SPD（ｔ−ｊ）＋K19・SPD（ｔ
−x2）」はレジスタＲ６に一時記憶される。この
レジスタＲ６に記憶されたデータ「K17・SPD
（ｔ−ｊ）＋K19・SPD（ｔ−x2）」は、x2時間前の
データSPD（ｔ−x2）が記憶されていたアドレス
と同一アドレスに記憶される。その後、レジスタ
Ｒ６の内容はリセツトされる。 次に、メモリＤ３の系統の処理がメモリＤ２の
系統の処理と同様にして行なわれる。 従つて、メモリＤ１〜Ｄ３の系統の処理を終了
した段階では、メモリＤ３の系統の遅延時間をx3
とすると、レジスタＲ１５に記憶される内容（遅
延回路２Ａで形成された残響音デーRVD1）は、 SPD（ｔ−x1）＋SPD（ｔ−x2） ＋SPD（ｔ−x3） となり、またメモリＤ３に記憶される内容は K17・SPD（ｔ−ｊ）＋K20・SPDt−x3） となる。 このような処理は遅延回路２Ｂ，２Ｃにおいて
も同様に行なわれる。 従つて、遅延回路２ＢにおけるメモリＤ４，Ｄ
５，Ｄ６の各系統の遅延時間をそれぞれx4，x5，
x6とし、また遅延回路２ＣにおけるメモリＤ７，
Ｄ８，Ｄ９の各系統の遅延時間をそれぞれx7，
x8，x9とすると、遅延回路２Ａ〜２Ｃの全ての処
理を終了した段階におけるレジスタＲ１５の内容
は、 RVDa＝RVD1＋RVD2＋RVD3 ＝SPD(t-x1)＋SPD(t-x2)＋SPD(t-x3) ＋SPD(t-x4)＋SPD(t-x5)＋SPD(t-x6) SPD(t-x7)＋SPD(t-x3)＋SPD(t-x9) となる。この結果、初期反射音に続き、第１３図
に示すように遅延時間間隔が粗く、そして振幅レ
ベルおよび遅延時間が規則的に変化する各周波数
帯域毎に異なる残響音が得られる。なお、第１３
図においては、時間関係が複雑になるため、遅延
回路２Ａについてのみの残響音（RVD1）を図し
ている。 以上のようにして、遅延回路２Ａ〜２Ｃでそれ
ぞれ形成した各周波数帯域毎の残響音データ
RVD1〜RVD3を加算器SUMにおいて合成した残
響音データRVDaは、第２残響音形成部３に入力
される。 第２残響音形成部３は、周波数特性が平坦なオ
ールパス型フイルタ構成の遅延回路３Ａ，３Ｂ，
３Ｃが直列に設けられている。 この実施例において、第２残響音形成部３を設
けているのは、第１残響音形成部２において得ら
れた残響音データRVDaを基に更に密な遅延時間
間隔の残響音データRVDbを形成するためであ
る。従つて、この第２残響音形成部３における各
遅延回路３Ａ，３Ｂ，３Ｃの遅延時間は、第１残
響音形成部２における各遅延回路２Ａ，２Ｂ，２
Ｃの遅延時間よりも短く設定される。そして、各
遅延回路３Ａ，３Ｂ，３Ｃは遅延時間の設定が異
なるのみでその構成は全て同じである。従つて、
図においては、遅延回路３Ｂ，３Ｃについては乗
算器、レジスタ、メモリの番号を示すのみで、遅
延回路３Ａについてのみ詳細構成を示している。 まず、第１残響音形成部２から出力される残響
音データRVDaは遅延回路３ＡのレジスタＲ１６
に供給されるが、そのデータRVDaをレジスタＲ
１６に記憶させる前に、まず512語の記憶アドレ
スを有するメモリMD０にy1時間前に書込まれた
データRVDa（ｔ−y1）を読出すため、遅延時間
y1時間に対応するメモリMD０のアドレスが指定
される。これによつて、メモリMD０からy1時間
前に書込まれたデータRVDa（ｔ−y1）が読出さ
れる。次に、このデータRVDa（ｔ−y1）には乗
算器Ｍ３６において、振幅レベル制御用の係数
K36が乗算され、その乗算値K36・RVDa（ｔ−y1）
はメモリMD０の入力側に帰還される。そして、
次にこの帰還データK36・RVDa（ｔ−y1）と第１
残響音形成部２から現在時刻ｔに供給されるデー
タRVDa（ｔ）とが加算され、その加算値「RVDa
（ｔ）＋K36・RVDa（ｔ−y1）」はレジスタＲ１６
に一時記憶される。次に、遅延時間y1に対応する
メモリMD０のアドレスが再び指定され、メモリ
MD０からy1時間前に書込まれたデータRVDa（ｔ
−y1）が再び読出され、その読出しデータRVDa
（ｔ−y1）がレジスタＲ１７に一時記憶される。
次に、レジスタＲ１６に一時記憶されたデータ
「RVDa（ｔ）＋K36・RVDa（ｔ−y1）」と振幅レベ
ル制御用の定数K36とが乗算器Ｍ３５において乗
算される。そして、その乗算値 K35・｛RVDa（ｔ）＋K36・RVDa（ｔ−y1）｝ はレジスタＲ１７に一時記憶されている値RVDa
（ｔ−y1）と加算され、その加算値 RVDa（ｔ−y1）＋K35・｛RVDa（ｔ）＋K36・
RVDa（ｔ−y1）｝はレジスタＲ１７に一時記憶さ
れる。次に、レジスタＲ１６に一時記憶されてい
るデータ「RVDa（ｔ）×K36・RVDa（ｔ−y1）」を
現在時刻ｔよりy1時間遅れたサンプリング時刻
（ｔ＋y1）において使用すため、該データ
「RVDa（ｔ）＋K36・RVDa（ty1）」はy1時間前のデ
ータRVDa（ｔ−y1）が記憶されていたアドレス
と同一アドレスに書込まれる。 このようにして遅延回路３Ａによる処理が終了
すると、レジスタＲ１７に記憶されたデータ RVDa（ｔ−y1）＋K35・｛RVDa（ｔ）＋K36・
RVDa（ｔ−y1）｝は遅延回路３Ｂに送られ、この
遅延回路３Ｂにおいて回路３Ａの場合と同様の処
理が行なわれる。 ここで、遅延回路３Ａ，３Ｂ，３Ｃの出力デー
タをRVD2A，RVD2B，RVD2Cで表わし、回路３
Ｂの遅延時間をy2、回路３Ｃの遅延時間をy3とす
ると、回路３Ａ，３Ｂ，３ＣのレジスタＲ１７，
Ｒ１９，Ｒ２１の出力データは次の第(4)式〜第(6)
式によつて表わされる。 RVD2A＝RVDa（ｔ−y1）＋K35・｛RVDa（ｔ）＋K36・R
VDa（ｔ−y1）｝…(4) RVD2B＝RVD2A（ｔ−y2）＋K37・｛RVD2A（ｔ）＋K38
・RVD2A（ｔ−y2）｝…(5) RVD2C＝RVD2B（ｔ−y3）＋K39・｛RVD2B（ｔ）＋K40
・RVD2B（ｔ−y3）｝…(6) そして、遅延回路３Ｃの出力データRVD2Cは
初期反射音に続く残響音を発生させるためのデー
タとしてスイツチ回路SWを経由して出力され
る。 ここで、各遅延回路３Ａ，３Ｂ，３Ｃの遅延時
間を、 y1＞y2＞y3 の関係に設定した場合、第１４図に示すように遅
延時間間隔の密な残響音を形成することができ
る。すなわち、遅延回路３Ａは第１残響音形成部
２で形成された遅延時間間隔の粗い残響音データ
RVDaに基づき、第１残響音形成部２の遅延時間
間隔よりも短い時間間隔y1で第１の残響音データ
RVD2Aを形成し、遅延回路３Ｂは回路３Ａの遅
延時間間隔y1よりもさらに短い時間間隔y2で第２
の残響音データRVD2Bを形成する。このため、
遅延回路３Ａ〜３Ｃにおける残響音の形成処理が
進行するに伴つて遅延時間間隔の密な残響音が形
成されるようになる。 なお、遅延回路３Ａ，３Ｂ，３Ｃにおけるレジ
スタＲ１６，Ｒ１８，Ｒ２０は、自己の回路に関
する処理が終了した後は次のサンプリング周期ま
で使用しないので、時分割的に共用することがで
きる。 次に、第７図に示す実施例の具体的構成および
動作について説明する。なお、以下の説明では、
第１図に示す装置が上述した第２図の機能にした
がつて残響音の形成を行なうものとして述べる。 実施例の具体的構成 第７図に示す実施例の残響音付加装置は、大別
すると、記憶部１０、時間情報発生部２０、アド
レス情報発生部３０、演算部４０とから構成され
ている。 記憶部１０は、第１０図における遅延用のデイ
ジタルメモリDMに相当するもので、ここでは複
数のメモリブロツクを有するデータメモリ１００
とラツチ１０１とから構成されている。データメ
モリ１００においては、複数のメモリブロツクを
利用して、第１５図に示すように、１語（16ビツ
ト）のメモリSD０〜SD１５と、512語（１語は
16ビツト）のメモリMD０〜MD１５と、2048語
（１語は16ビツト）のメモリＤ０〜Ｄ１５が設け
られている。そして、このメモリSD０〜SD１
５，MD０〜MD１５，Ｄ０〜Ｄ１５に記憶すべ
きデータは演算部４０から与えられ、データの記
憶アドレスおよび読出しアドレスはアドレス情報
発生部３０から出力されるアドレス情報DM・
ADRによつて指定され、また各メモリSD０〜Ｄ
１５から読出されたデータはラツチ１０１を介し
て演算部４０に供給される構成になつている。 時間情報発生部２０は第１０図におけるデイレ
イレングスデータメモリDDMに相当するもので
あり、パラメータ指定回路２００とデイレイレン
グスデータメモリ２０１とを備え、ここではデイ
レイレングスデータメモリ２０１はパラメータ指
定回路２００からの指示により、残響特性の異な
る８種類の残響音（初期反射音も含む）それぞぜ
に対応して各データ遅延用のメモリＤ０〜Ｄ１
５，MD０〜MD１５に関する遅延時間情報
DLDm〔ｎ〕（ｎ：Ｄ０〜Ｄ１５，MD０〜MD１
５のメモリを指示、ｍ：１〜８の種類を指示）の
うちいずれか１つの種類を選択的に出力するよう
に構成されている。すなわち、デイレイレングス
データメモリ２０１は、第１６図に示すように、
データ遅延用のメモリＤ０〜Ｄ１５，MD０〜
MD１５それぞれに対応したメモリブロツクMB
（Ｄ０）〜MB（Ｄ１５），MB（MD０）〜MB
（MD１５）を備え、その各メモリブロツクMB
（Ｄ０）〜MB（MD１５）はそれぞれ上述した８
種類の残響音に対応して８つの記憶アドレス
「０」〜「７」を有し、各メモリブロツクMB（Ｄ
０）〜MB（MD１５）の各記憶アドレス「０」
〜「７」にはそれぞれ異なる遅延時間情報DLD1
〔Ｄ０〕〜DLD8〔Ｄ０〕，DLD1〔Ｄ１〕〜DLD8
〔Ｄ１〕，…DLD1〔Ｄ１５〕〜DLD8〔Ｄ１５〕，
DLD1〔MD０〕〜DLD8〔MD０〕，…DLD1〔MD
１５〕〜DLD8〔MD１５〕が予め記憶されてい
る。そして、発生すべき残響音の残響特性を指示
する３ビツト構成のパラメータ指示情報PSLが下
位アドレス情報としてパラメータ指示回路２００
から供給され、さらにメモリMD０〜MD１５，
Ｄ０〜Ｄ１５のメモリ番号「１〜15」を指定する
４ビツト構成のメモリ番号情報DLo（ｎ：０〜15）
およびメモリの種別「Ｄ，MD，SD」を指定す
る２ビツト構成のメモリ種別情報DLk（ｋ：Ｄ，
MD，SD）が上位アドレス情報としてアドレス
情報発生部３０から供給されると、情報DLoおよ
びDLkで指定されるメモリブロツク（MB（Ｄ０）
〜MB（MD１５）のうち１つ）のうち、情報PSL
で指定される記憶アドレス（「０」〜「７」のう
ち１つ）に記憶されている遅延時間情報DLDm
〔ｎ〕が読出され、パラメータ指定回路２００で
指定した所望の残響特性の残響音の遅延時間関係
を規定する情報としてアドレス情報発生部３０へ
供給される。なお、メモリSD０〜SD１５につい
ては、遅延時間が固定（１・T0）であるため、
このメモリSD０〜SD１５に対する遅延時間情報
は必要としない。また、パラメータ指定回路２０
０からは、パラメータ指定情報PSLとともに、８
種類の残響音を形成するための制御プログラムの
うち所望の制御プログラムの１つを選択する３ビ
ツト構成のプログラム選択情報PGSが出力され
る。 次に、アドレス情報発生部３０は、時間情報発
生部２０から出力される遅延時間情報DLDm〔ｎ〕
およびプログラム選択情報PGSと、制御プログ
ラムの１ステツプの周期を定めるマスタクロツク
パルスφ0とに基づき、所望の残響特性の残響音
を形成するためのデータメモリ１００に対するア
ドレス情報DM・ADRを発生すると共に、各部
回路の動作を制御する各種の制御信号を発生する
ものであり、プログラムメモリ３００、プログラ
ムカウンタ３０１、プログラムデコードメモリ３
０２、制御信号出力レジスタ３０３、セレクタ３
０４、アドレスカウンタ３０５、ラツチ３０６、
減算回路３０７、最大値検出回路３０８、アドレ
ス情報出力回路３０９とを備えている。 プログラムメモリ３００には、８種類の残響許
性の残響音を形成するために８種類の制御プログ
ラムが予め記憶されており、どの種類の制御プロ
グラムを出力すべきかはパラメータ指定回路２０
０からのプログラム選択情報PGSによつて指定
される。そして、指定された制御プログラムの内
容はマスタクロツクパルスφ0をカウントするプ
ログラムカウンタ３０１の出力情報PCによつて
１ステツプ毎に順次読出される。 この場合、第８図で説明した初期反射音形成部
１、バンドパスフイルタBPF、ハイパスフイル
タHPF2、ローパスフイルタLPF2、第１残響音
形成部２、第２残響音形成部３の全ての処理を１
サンプリング周期（T0）内で終了させるために、
サンプリング周波数28KHz、マスタクロツクパル
スφ0の周波数を4.8MHzとすると、１つの制御プ
ログラムのステツプ数は4800／25＝192以内で構成さ れ、この192ステツプの制御プログラム内容が各
サンプリング周期T0毎に実行される。そして、
各ステツプにおける制御プログラムとしては、第
３表に示すように、１ステツプが16ビツトの情報
から成るタイプ１、タイプ２、タイプ３の３種類
の内容が準備されており、初期反射音の形成、フ
イルタ処理、残響音の形成はこれら３種類の制御
プログラムの出力順序および各ビツト情報の内容
を適宜組合せることによつて行なわれる。
【表】
この場合、16ビツトから成る１ステツプの制御
プログラムは、情報OF，ADRo，RGo，DLo，
ADR〔Ko〕の如く制御信号出力レジスタ３０３
を介してそのまま出力されるものと、メモリの書
込み制御信号WR１などの如くプログラムデコー
ドメモリ３０２によつてデコードされた後制御信
号出力レジスタ３０３を介して出力されるものと
が有り、後者はオペレーシヨンコードOPCとし
てプログラムメモリ３００からプログラムデコー
ドメモリ３０２に与えられる。なお、第３表の内
容の詳細については全体の動作説明とともに後述
する。 一方、アドレスカウンタ３０５は第１７図に示
すように遅延用のメモリＤ０〜Ｄ１５，MD０〜
MD１５のそれぞれに対応したアドレスカウンタ
AC（Ｄ０）〜AC（Ｄ１５），AC（MD０）〜AC
（MD１５）を備えている。このアドレスカウン
タ３０５における各カウンタAC（Ｄ０）〜AC（Ｄ
１５），AC（MD０）〜AC（MD１５）は、メモ
リ番号情報DLoおよびメモリ種別情報DLkによつ
て選択的に動作状態とされる。情報DLoおよび
DLkによつて動作状態となつたアドレスカウンタ
AC（ｎ）（ｎ：Ｄ０〜Ｄ１５，MD０〜MD１５）
のカウント出力情報ADR〔ｎ〕はラツチ３０６を
介してアドレス情報出力回路３０９へ供給される
と共に、減算回路３０７へ供給される。この場
合、アドレスカウンタAC（ｎ）の出力情報ADR
〔ｎ〕はメモリＤ０〜Ｄ１５，MD０〜MD１５
のうちメモリＤ０〜Ｄ１５が2048語のアドレス長
となつているため、2048語までのアドレス範囲を
指定できるように11ビツトで構成されている。な
お、アドレスカウンタ３０５はRAMから構成さ
れる。 減算回路３０７は、ラツチ３０６を介して入力
されたアドレスカウンタAC（ｎ）の出力内容
ADR〔ｎ〕から「１」を減じ、その減算値
「ADR〔ｎ〕−１」を次のサンプリング周期（ｔ＋
１）において使用するためセレクタ３０４のＡ側
入力に帰還する。同時に、最大値検出回路３０８
に供給する。最大値検出回路３０８は第１０図の
検出回路MXDに相当するものであり、メモリ番
号情報DLoおよびメモリ種別情報DLkにより指定
されたアドレスカウンタAC（ｎ）の出力情報
ADR〔ｎ〕から「１」を減じた情報「ADR〔ｎ〕
−１」が最大値（全ビツトが“１”）に達したこ
とを検出すると、セレクタ３０４に対しＢ側入力
を選択させるセレクト制御信号SLBを出力する。
セレクタ３０４においては、Ａ側入力に減算回路
３０７の出力情報「ADR〔ｎ〕−１」が入力され、
Ｂ側入力にデイレイレングスデータメモリ２０１
の出力情報DLDm〔ｎ〕が入力され、その出力は
アドレスカウンタ３０５のデータ入力に供給され
て情報DLo，DLkにより指定されるアドレスカウ
ンタAC（ｎ）に対して書込み制御信号WR３によ
り書込まれる（プリセツトされる）構成となつて
いる。従つて、情報DLo，DLkにより指定された
アドレスカウンタAC（ｎ）においては、最大値検
出回路３０８からセレクト制御信号SLBが発生
されていない条件では、１サンプリング周期毎に
現在値ADR〔ｎ〕から「１」を減じた値「ADR
〔ｎ〕−１」が書込まれることになり、その出力情
報ADR〔ｎ〕は時間経過とともに「０」の方向へ
減少する。ところが、値「ADR（ｎ）−１」が最
大値になると、最大値検出回路３０８からセレク
ト制御信号SLBが発生されるため、アドレスカ
ウンタAC（ｎ）にはセレクタ３０４を介して遅延
時間情報DLDm〔ｎ〕が入力され、書込み制御信
号WR３により書込まれる。従つて、アドレスカ
ウンタAC（ｎ）の内容は、セレクト制御信号
SLBの発生により「DLDm〔ｎ〕」になつた後、サ
ンプリング時刻の経過とともに「０」の方向へ順
次変化するものとなる。すなわち、セレクタ３０
４、アドレスカンタ３０５、ラツチ３０６、減算
回路３０７、最大値検出回路３０８とから成る部
分では、情報DLo，DLkで指定されるアドレスカ
ウンタAC（ｎ）において遅延時間情報DLDm〔ｎ〕
に対応する遅延時間に等しい周期で一巡するアド
レス情報ADR〔ｎ〕が形成される。 このアドレス情報ADR〔ｎ〕はアドレス情報出
力回路３０９へ供給される。 アドレス情報出力回路３０９は、メモリSD０
〜SD１５、メモリＤ０〜Ｄ１５、メモリMD０
〜MD１５に対する情報の読出しおよび書込みの
ためのアドレス情報を出力するものである。この
アドレス情報出力回路３０９は、メモリＤ０から
io時間遅れた情報を読出して初期反射音ECH（ｔ）
を形成する場合には、第１反射音ECH1〜第10反
射音ECH10の各遅延時間ioに対応する11ビツトの
アドレス情報OF・ADRo（制御信号出力レジスタ
３０３から出力される）を下位アドレス情報と
し、その上位にメモリ番号情報DLoおよびメモリ
種別情報DLkを付加し、この１組の情報OF・
ADRo，DLo，DLkをアドレス情報DM・ADRと
して出力する。また、現在時刻でサンプリングし
た振幅データSPD（ｔ）をメモリＤ０に書込む場
合、メモリＤ０に対応するアドレスカウンタAC
（Ｄ０）の出力情報ADR〔Ｄ０〕を下位アドレス
情報とし、その上位にメモリＤ０を指定する情報
DLo（＝DL0）およびDLk（＝DLD）を付加し、こ
の１組の情報ADR〔Ｄ０〕，DLo，DLkをアドレス
情報DM，ADRとして出力する。また、メモリ
SD０〜SD１５に対して振幅データの書込みおよ
び読出しを行う場合、下位アドレス情報の全ビツ
トを“０”とし、その上位にメモリSD０〜SD１
５を指定する情報DLo（＝DL0〜DL15）および
DLk（＝DLSD）を付加してアドレス情報DM・
ADRとして出力する。また、残響音データ
RVDa，RVDbを形成する場合には、メモリＤ１
〜Ｄ１５，MD０〜MD１５のそれぞれに対応す
るアドレスカウンタAC（Ｄ１）〜AC（Ｄ１５），
AC（MD０）〜AC（MD１５）の各出力情報ADR
〔Ｄ１〕〜ADR〔Ｄ１５〕，ADR〔MD０〕〜ADR
〔MD１５〕を下位アドレス情報とし、その上位
に情報PLnおよびDLkを付加し、これら１組の情
報ADR〔ｎ〕，DLo，DLkをアドレス情報DM，
ADRとして出力する。この場合、情報DLoおよ
びDLkの下位に情報OF・ADRoを付加すべき時に
は制御信号出力レジスタ３０３から制御パルス
GP１が出力される。また、情報DLoおよびDLk
の下位に付加する下位アドレス情報の全ビツトを
“０”にすべき時には、制御信号出力レジスタ３
０３から制御パルスGP２が出力される。 なお、アドレス情報出力回路３０９は、情報
DLoおよびDLkを一時記憶するレジスタを内部に
備えている。 次に、演算部４０は、メモリＤ０〜Ｄ１５，
MD０〜MD１５，SD０〜SD１５に記憶させる
データおよび各メモリから読出したデータの振幅
レベル制御を行うもので、係数メモリ４００、セ
レクタ４０１、演算回路４０２、テンポラリレジ
スタ４０３、ラツチ４０４とを備えている。 係数メモリ４００は、デイレイレングスデータ
メモリと同様、残響特性の異なる８種類の残響音
に対応して８個のメモリブロツクを有し、各メモ
リブロツクには各種類別の残響音を形成するため
に必要な一組の係数Ko（ｎ：１〜64）が予め記憶
されている。そして、パラメータ指定回路２００
からパラメータ指定情報PSLが供給され、かつ係
数Koを指定するアドレス情報ADR〔Ko〕が制御
信号出力レジスタ３０３から供給されると、情報
PSLで指定されるメモリブロツクのうち情報
ADR〔Ko〕で指定されるアドレスから係数Koが
読出され、演算回路４０２の演算入力（Ａ）に供
給される構成になつている。 セレクタ４０１は、Ａ側入力にサンプルホール
ド回路SPHによりサンプリングされた入力楽音
の振幅データSPD（ｔ）が入力され、Ｂ側入力に
記憶部１０からの読出しデータMRDが入力さ
れ、Ｃ側入力にラツチ４０４を介してテンポラリ
レジスタ４０３の出力データRGDが入力されて
おり、これらの入力データSPD（ｔ）、MRD，
RGDは制御信号出力レジスタ３０３から出力さ
れるセレクト制御信号SL１（２ビツト構成）に
よつていずれか１つが選択され、演算回路４０２
の演算入力（Ｘ）に供給されている。 演算回路４０２は、演算入力(A)に係数メモリ４
００から読出された係数Koが入力され、演算入
力(B)にラツチ４０４を介してテンポラリレジスタ
４０３の出力データRGDが入力され、演算入力
（Ｘ）にセレクタ４０１の選択出力データ（SPD
（ｔ）、MRD，RGD）が入力され、制御信号出力
レジスタ３０３から出力される演算制御信号
CTL（３ビツト構成）により、 （Ｙ）＝(A)・（Ｘ）＋(B) …（７−１） （Ｙ）＝（Ｘ）＋(B) …（７−２） （Ｙ）＝（Ｘ） …（７−３） （Ｙ）＝(B) …（７−４） （Ｙ）＝（Ｏ） …（７−５） の演算を実行し、その演算値（Ｙ）をテンポラリ
レジスタ４０３、記憶部１０、出力レジスタ５０
０に供給する構成になつている。 テンポラリレジスタ４０３は、初期反射音
ECH（ｔ）、残響音RVDa，RVDbの形成過程にお
ける演算回路４０２の演算値（Ｙ）を一時記憶
し、その記憶内容をレジスタ出力データRGDと
してセレクタ４０１のＣ側入力および演算回路４
０２の演算入力(B)に帰還するもので、５ビツト構
成のレジスタ指定情報RGn（ｎ：１〜32）により
指定される32個のレジスタＤ０〜Ｒ３１を有し、
入力データは情報RGnにより指定されたレジス
タ（Ｒ０〜Ｒ３１）に対し書込み制御信号WR１
の制御によつて書込まれる。 次に、出力レジスタ５００は、演算回路４０２
の演算値（Ｙ）として得られた初期反射音の瞬時
値ECH（ｔ）および初期反射音に続く残響音の瞬
時値RVD（ｔ）を書込み制御信号WR２によつて
取込み、この取込みデータを減衰器５０１を介し
てDA変換器（DAC）５０２に供給する。 なお、セレクタ４０１におけるセレクト制御信
号SL１および演算回路４０２における演算制御
信号CTLは、制御信号出力レジスタ３０３から
出力されるオペレーシヨンコードOPCに含まれ
るものである。 次に、以上の構成の動作について説明する。 動作説明 ａ 初期反射音の形成動作 初期反射音BCH（ｔ）を形成する場合、 (1) まず、現在時刻ｔでサンプリングした入力楽
音の振幅データSPD（ｔ）をメモリＤ０に書込
むため、 SL1；SELECT(A) CTL；（Ｙ）＝（Ｘ） で示される内容のセレクト制御信号CTLおよ
び演算制御信号CTLがオペレーシヨンコード
OPCとして制御信号出力レジスタ３０３から
出力される。これによつて、セレクタ４０１は
サンプリングホールド回路SPHから出力され
る振幅データSPD（ｔ）を演算回路４０２の演
算入力（Ｘ）に供給する。また、演算回路４０
２は、演算入力（Ｘ）に入力された振幅データ
SPD（ｔ）を演算値（Ｙ）として出力する。 (2) 次に、現在のサンプリング時刻（ｔ）に対応
したメモリＤ０のアドレスを指定した上、この
アドレスに演算回路４０２の出力データSPD
（ｔ）を書込むため、 DLo；DLO DLk；DLD WR4；“１”（WRITE） L3；“１”（LATCH） で示される内容のメモリ種別情報DLk、書込み
制御信号WR４、ラツチ制御信号Ｌ３がオペレ
ーシヨンコードOPCとして、またメモリ番号
情報DLoが制制信号出力レジスタ３０３から出
力される。 これによつて、メモリＤ０に対応したアドレ
スカウンタAC（Ｄ０）の出力情報ADR〔Ｄ０〕
が現在時刻ｔの振幅データSPD（ｔ）を書込む
ための下位アドレス情報としてラツチ３０６に
ラツチされる。そして、このラツチされた下位
アドレス情報ADR〔Ｄ０〕は、アドレス情報出
力回路３０９においてその上位にメモリ番号情
報DLo（＝DLp）およびメモリ種別情報DLk（＝
DLD）が付加されてメモリＤ０に対する振幅デ
ータSPD（ｔ）の書込みアドレス情報DM・
ADRとして出力される。これにより、演算回
路４０２を介してメモリＤ０のデータ入力に与
えられている現在時刻ｔの振幅データSPD
（ｔ）は書込み制御信号WR４によつて現在時
刻ｔに対応したアドレスに書込まれる。 (3) 次に、各サンプリング時刻毎の初期反射音の
合成値を記憶するレジスタＲ０をクリアするた
め、 RGn；RO CTL；（Ｙ）＝Ｏ WR1；“１”（WRITE） で示される内容の演算制御信号CTL、書込み
制御信号WR１がオペレーシヨンコードOPCと
して、またレジスタ番号情報RGnが制御信号
出力レジスタ３０３から出力される。 これによつて、レジスタＲ０には「０」が書
込まれる。すなわち、レジスタＲ０はクリアさ
れる。 (4) 次に、第１反射音ECH1を形成するため、 OF・ADRo；OF・ADR1 DLk；DLD GP1；“１” L2；“１”（LATCH） で示される内容のメモリ種別情報DLk、制御パ
ルスGP１、ラツチ制御信号Ｌ２がオペレーシ
ヨンコードOPCとして、また第１反射音ECH1
の遅延時間i1に対応したアドレス情報OF・
ADRoが制御信号出力レジスタ３０３から出力
される。この場合、アドレス情報出力回路３０
９には前記ステツプ２におけるメモリ番号情報
DLo（＝DL0）が保持されている。 これによつて、アドレス情報出力回路３０９
は、ラツチ３０６にラツチされているアドレス
情報ADR〔Ｄ０〕と遅延時間i1に対応したアド
レス情報OF・ADR1とを加算してその加算値
を下位アドレス情報とし、メモリ番号情報DLo
（＝DLp）、メモリ種別情報DLk（＝DLD）を上位
アドレス情報とし、メモリＤ０からi1時間前に
書込んだ振幅データSPD（ｔ−i1）を読出すた
めのアドレス情報DM・ADRとして出力する。
これにより、メモリＤ０からi1時間前の振幅デ
ータSPD（ｔ−i1）が読出され、この読出しデ
ータSPD（ｔ−i1）はラツチ制御信号Ｌ２によ
つてラツチ１０１にラツチされる。 (5) 次に、レジスタＲ０の現在値をラツチ４０４
に転送するため、 RGn；RO L1；“１”（LATCH） で示される内容のラツチ制御信号Ｌ１がオペレ
ーシヨンコードとして、またレジスタ番号情報
RGnが制御信号出力レジスタ３０３から出力
される。これによつて、レジスタＲ０の現在値
はラツチ４０４に転送されて記憶される。 (6) 次に、i1時間前の振幅データSPD（ｔ−i1）に
振幅レベル制御用の係数k1を乗算し、第１反射
音ECH1に関する瞬時値k1・SPD（ｔ−i1）を得
るため、 ADR〔Ko〕；ADR〔K1〕 SL1；SELECT(B) CTL；(A)・（Ｘ）＋(B)＝（Ｙ） で示されるセレクト制御信号SL１、演算制御
信号CTLがオペレーシヨンコードOPCとして、
また定数読出し用のアドレス情報ADR〔Ko〕
が制御信号出力レジスタ３０３から出力され
る。 これによつて、係数メモリ４００から第１反
射音ECH1に関する係数K1が読出されて演算回
路４０２の演算入力(A)に供給される。また、セ
レクタ４０１は、Ｂ側選択入力にラツチ１０１
から供給されているi1時間前の振幅データSPD
（ｔ−i1）を選択し、該データSPD（ｔ−i1）を
演算回路４０２の演算入力（Ｘ）に供給する。
また、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K1・SPD（ｔ−i1）＋〔RO〕 で示される演算を行なう。この場合、レジスタ
Ｒ０の内容は前述のステツプ(3)においてクリア
されているため、ここでは第１反射音ECH1に
関する瞬時値K1・SPD（ｔ−i1）が演算回路４
０２の演算値（Ｙ）として得られる。 (7) 次に、第１反射音ECH1の瞬時値K1・SPD
（ｔ−i1）をレジスタＲ０に転送して記憶させ
るため、 RGn；RO WR1；“１”（WRITE） で示される内容の書込み制御信号WR１がオペ
レーシヨンコードOPCとして、またレジスタ
番号情報RGnが制御信号出力レジスタ３０３
から出力される。 これによつて、演算回路４０２の出力データ
（Ｙ）＝K1・SPD（ｔ−i1）がレジスタＲ０に書
込まれる。 ここまでのステツプを終了することにより、
レジスタＲ０には第１反射音ECH1の瞬時値
K1・SPD（ｔ−i1）が得られる。 (8) 次に、第２反射音ECH2〜第10反射音ECH10
に関する瞬時値K2・SPD（ｔ−i2）〜K10・
SPD（ｔ−i10）が前述のステツプ(4)〜(7)と同様
にして形成される。従つて、第10反射音ECH10
に関するステツプ(7)の動作を終了した段階で
は、レジスタROには第１反射音ECH1〜第10
反射音ECH10の瞬時値の総和10 〓n=1 Ko・SPD（ｔ−io） が得られる。そして、この総和10 〓n=1 Ko・SPD（ｔ
−io）は出力レジスタ５００に対して書込み制御
信号WR２によつて書込まれ、減衰器５０１に転
送される。 ｂ フイルタ動作 バンドパスフイルタ動作を行う場合 (1) まず、メモリＤ１０からｊ時間前の振幅デー
タSPD（ｔ−ｊ）を読出すため、 DLo；DL10 DLk；DLD L3；“１”（LATCH） L2；“１”（LATCH） で示される内容のメモリ種別情報LDk、ラツ
チ制御信号L3，L2がオペレーシヨンコード
OPCとして、またメモリ番号情報DLoが制御信
号出力レジスタ３０３から出力される。 これによつて、メモリＤ１０に対応したアド
レスカウンタAC（Ｄ１０）の出力情報ADR〔Ｄ
１０〕がｊ時間前の振幅データSPD（ｔ−ｊ）
を読出すための下位アドレス情報としてラツチ
３０６にラツチされる。そして、このラツチさ
れた下位アドレス情報ADR〔Ｄ１０〕は、アド
レス情報出力回路３０９においてその上位にメ
モリ番号情報DLo（＝DL10）およびメモリ種別
情報DLk（＝DLD）が付加されてデータメモリ
１００のメモリＤ１０に対して振幅データ
SPD（ｔ−ｊ）の読出しアドレス情報DM・
ADRとして出力される。これにより、メモリ
Ｄ１０からｊ時間前の振幅データSPD（ｔ−
ｊ）が読出され、この読出しデータSPD（ｔ−
ｊ）はラツチ制御信号Ｌ２によりラツチ１０１
にラツチされる。 (2) 次に、現在時刻ｔでサンプリングした振幅デ
ータSPD（ｔ）を振幅データSPD（ｔ−ｊ）の
読出しアドレスと同一アドレスに書込むため、 SL1；SELECT(A) CTL；（Ｙ）＝（Ｘ） で示される内容のセレクト制御信号SL１およ
び演算制御信号CTLがオペレーシヨンコード
OPCとして制御信号出力レジスタ３０３から
出力される。これによつて、セレクタ４０１は
サンプリングホールド回路SPHから出力され
る振幅データSPD（ｔ）を演算回路４０２の演
算入力〔Ｘ）に供給される。また、演算回路４
０２は、演算入力（Ｘ）に入力された振幅デー
タSPD（ｔ）を演算値（Ｙ）として出力する。 (3) 次に、振幅データSPD（ｔ）をメモリＤ１０
に書込むため、 DLo；DL10 DLk；DLD WR4；“１”（WRITE） L3；“１”（LATCH） で示される内容のメモリ種別情報DLk、書込み
制御信号WR4、ラツチ制御信号Ｌ３がオペレ
ーシヨンコードOPCとして、またメモリ番号
情報DLoが制御信号出力レジスタ３０３から出
力される。 これによつて、メモリＤ１０に対応したアド
レスカウンタAC（Ｄ１０）の出力情報ADR〔Ｄ
１０〕が現在時刻ｔの振幅データSPD（ｔ）を
書込むための下位アドレス情報としてラツチ３
０６にラツチされる。そして、このラツチされ
た下位アドレス情報ADR〔Ｄ１０〕は、アドレ
ス情報出力回路３０９においてその上位にメモ
リ番号情報DLo（＝DL10）およびメモリ種別情
報DLk（＝DLD）が付加されてメモリＤ１０に
対する振幅データSPD（ｔ）の書込みアドレス
情報DM・ADRとして出力される。これによ
り、演算回路４０２を介してメモリＤ１０のデ
ータ入力に与えられている現在時刻ｔの振幅デ
ータSPD（ｔ）は書込み制御信号WR４によつ
て現在時刻ｔに対応したアドレスに書込まれ
る。 (4) 次に、ローパスフイルタLPF1において、レ
ジスタＲ１の内容、係数K11，ｊ時間前の振幅
データSPD（ｔ−ｊ）により、 〔R1〕＋K11・SPD（ｔ−ｊ） を演算し、この演算値をレジスタＲ１に再び記
憶させるため、まず、 RGn；R1 L1；“１”（LATCH） の内容で示されるラツチ制御信号Ｌ１がオペレ
ーシヨンコードOPCとして、またレジスタ番
号情報RGnが制御信号出力レジスタ３０３か
ら出力され、レジスタＲ１の内容がラツチ４０
４に転送される。 (5) 次に、K11・SPD（ｔ−ｊ）の演算を行うた
め、 ADR〔Ko〕；ADR〔K11〕 SL1；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容のセレクト制御信号SL１、演
算制御信号CTLがオペレーシヨンコードOPC
として、また定数読出し用のアドレス情報
ADR〔Ko〕が制御信号出力レジスタ３０３か
ら出力される。 これによつて、係数メモリ４００から係数
K11が読出されて演算回路４０２の演算入力(A)
に供給される。また、セレクタ４０１は先のｂ
−(1)のステツプでラツチ１０１にラツチされて
いる振幅データSPD（ｔ−ｊ）を選択し、演算
回路４０２の演算入力（Ｘ）に供給する。これ
によつて、演算回路４０２は、 （Ｙ）＝(A)・（Ｘ）＋(B) ＝K11・SPD（ｔ−ｊ）＋R1 の演算を行う。この場合、レジスタＲ１の内容
は前回のサンプリング時刻（ｔ−１）における
フイルタ処理が終了した段階でクリアされてい
るため、このステツプではK11・SPD（ｔ−ｊ）
が演算値（Ｙ）として得られる。 (6) 次に、この演算値（Ｙ）＝K11・SPD（ｔ−
ｊ）をレジスタＲ１に記憶させるため、 RGn；R1 WR1；“１”（WRITE） の内容で示される書込み制御信号WR１がオペ
レーシヨンコードOPCとして、またレジスタ
番号情報RGnが制御信号出力レジスタ３０３
から出力される。 これによつて、演算回路４０２の出力データ
K11・SPD（ｔ−ｊ）がレジスタＲ１に記憶さ
れる。 (7) 次に、メモリSD０から（ｊ−１）時間前の
振幅データSPD（ｔ−ｊ−１）を読出すため、 DLk；DLp DLk；DLSD GP2；“１” L2；“１”（LAHCH） で示される内容のメモリ種別情報DLk、ラツチ
制御信号L2、ゲートパルス信号GP２がオペレ
ーシヨンコードOPCとして、またメモリ番号
情報DLoが制御信号出力レジスタ３０３から出
力される。すると、アドレス情報出力回路３０
９は、下位アドレス情報の全ビツトを“０”に
し、その上位にメモリ番号情報DLo（＝DLp）
およびメモリ種別情報DLK（＝DLSD）を付加
し、メモリSD０に対するアドレス情報DM・
ADRとして出力する。これにより、メモリSD
０から（ｊ−１）時間前の振幅データSPD（ｔ
−ｊ−１）が読出され、ラツチ１０１にラツチ
される。 (8) 次に、レジスタＲ１の内容K11・SPD（ｔ−
ｊ）、係数K12、ラツチ１０１にラツチされて
いる振幅データSPD（ｔ−ｊ−１）により K12・SPD（ｔ−ｊ−１）＋〔R1〕 を演算し、この演算値をレジスタＲ１に再び記
憶させるため、まず RGn；R1 L1；“１”（LATCH） で示される内容のラツチ制御信号Ｌ１がオペレ
ーシヨンコードOPCとして、またレジスタ番
号情報RGnが制御信号出力レジスタ３０３か
ら出力され、レジスタＲ１の内容K11・SPD
（ｔ−ｊ）がラツチ４０４に転送される。 (9) 次に、K12・SPD（ｔ−ｊ−１）＋〔R1〕の演
算を行うため、 ADR〔Ko〕；ADR〔K12〕 SL1；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容の信号SL１，CTLがオペレー
シヨンコードOPCとして、またアドレス情報
ADR〔Ko〕が制御信号出力レジスタ３０３か
ら出力される。 これによつて、係数メモリ４００から係数
K11が読出されて演算回路４０２の演算入力(A)
に供給される。また、セレクタ４０１はラツチ
１０１にラツチされている振幅データSPD（ｔ
−ｊ−１）を選択して演算回路４０２の演算入
力（Ｘ）に供給する。これによつて、演算回路
４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K12・SPD（ｔ−ｊ−１）＋K11 ・SPD（ｔ−ｊ） の演算値（Ｙ）を出力する。そして、この演算
値（Ｙ）は次のステツプでレジスタＲ１および
Ｒ２に記憶される。これにより、レジスタＲ１
およびＲ２の内容は、 〔R1〕＝〔R2〕 ＝K12・SPD（ｔ−ｊ−１）＋K11 ・SPD（ｔ−ｊ） となる。 (10) 次に、レジスタＲ２の内容、係数K13、メモ
リSD０に記憶されている（ｊ−１）時間前の
振幅データSPD（ｔ−ｊ−１）により、K13・
SPD（ｔ−ｊ−１）＋〔R2〕の演算を行うため、
まず、前述のｂ−(7)のステツプと同様にして振
幅データSPD（ｔ−ｊ−１）がメモリSD０から
読出され、ラツチ１０１にラツチされる。 (11) 次に、レジスタＲ２の内容をラツチ４０４に
転送するため、前述のｂ−(8)のステツプと同様
にしてレジスタＲ２の内容K12・SPD（；−ｊ
−１）＋K11・SPD（ｔ−ｊ）がラツチ４０４へ
転送される。 (12) 次に、係数K13を読出してK13・SPD（ｔ−ｊ
−１）＋〔R2〕の演算を行うため、 ADR〔Ko〕；ADR〔K13〕 SL1；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容の信号SL１，CTLがオペレー
シヨンコードOPCとして、またアドレス情報
ADR〔Ko〕が制御信号出力レジスタ３０３か
ら出力される。 これによつて、係数メモリ４００から係数
K13が読出されて演算回路４０２の演算入力(A)
に供給される。また、セレクタ４０１はラツチ
１０１にラツチされている振幅データSPD（ｔ
−ｊ−１）を選択して演算回路４０２の演算入
力（Ｘ）に供給する。 これにより、演算回路４０２は （Ｙ）＝(A)×（Ｘ）＋(B) ＝K13×SPD（ｔ−ｊ−１） ＋K12・SPD（ｔ−ｊ−１） ＋K11・SPD（ｔ−ｊ） の演算値（Ｙ）を出力する。そして、この演算
値（Ｙ）は次のステツプでレジスタＲ２に記憶
され、このレジスタＲ２を介してハイパスフイ
ルタHPF1に供給される。 (13) ローパスフイルタLPF1における最終ステ
ツプでは、レジスタＲ１の内容をメモリSD０
に書込み、次のサンプリング時刻（ｔ＋１）で
使用するため、まずレジスタＲ１の内容
「K12・SPD（ｔ−ｊ−１）＋K11・SPD（ｔ−
１）」が前述のｂ−(8)のステツプと同様にして
ラツチ４０４に転送された後、演算回路４０２
に（Ｙ）＝(B)の演算を行なわせ、その演算値
「（Ｙ）＝K12・SPD（ｔ−ｊ−１）＋K11・SPD
（ｔ−ｊ）」がメモリSD０に書込まれる。この
書込み動作は、 DLo；DLO DLk；DLSD GP2；“１” WR4；“１”（WRITE） で示される内容のオペレーシヨンコードOPC
とメモリ番号情報DLoが制御信号出力レジスタ
３０３から出力されることによつて行なわれ
る。 ローパスフイルタLPF1の動作が終了すると
次にハイパスフイルタHPF1の動作が行なわれ
れるが、このハイパスフイルタHPF1の動作に
ついては説明を省略する。また、ハイパスフイ
ルタHPF2およびローパスフイルタLPF2の動
作についても説明を省略する。 次に、残響音データRVDa（RVD1〜RVD3）の
形成動作について説明する。 ｃ 残響音データRVDaの形成動作 (1) まず、ハイパスフイルタHPF1のレジスタＲ
４の記憶データSPD（ｔ−ｊ）に係数K17を乗
算し、その乗算値K17・SPD（ｔ−ｊ）をレジ
スタＲ５に記憶させるため、 RGn；R4 L1；“１”（LATCH） で示される内容のラツチ制御信号Ｌ１およびレ
ジスタ番号情報RGnが制御信号出力レジスタ
３０３から出力され、レジスタＲ４の内容
SPD（ｔ−ｊ）がラツチ４０４に転送される。 (2) 次に、K17・SPD（ｔ−ｊ）を演算するため、 ADR〔Ko〕；ADR〔K17〕 SL1；SELECH(C) CTL；（Ｙ）＝(A)・（Ｘ） で示される内容のセレクト制御信号SL１、演
算制御信号CTL、係数読出し用のアドレス情
報ADR〔Ko〕が制御信号出力レジスタ３０３
から出力される。 これにより、係数メモリ４００から係数K17
が読出されて演算回路４０２の演算入力(A)に供
給される。また、セレクト４０１はラツチ４０
４にラツチされているデータSPD（ｔ−ｊ）を
選択して演算回路４０２の演算入力（Ｘ）に供
給する。 これにより、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＝K17・SPD（ｔ−ｊ） の演算値（Ｙ）を出力する。この演算値
（Ｙ）は次のステツプでレジスタＲ５に記憶さ
れる。 (3) 次に、メモリＤ１からx1時間前の振幅データ
SPD（ｔ−x1）を読出し、このデータSPD（ｔ
−x1）とレジスタＲ１５の現在値とを加算し、
その加算値を再びレジスタＲ１５に記憶させる
ため、まず、 DLo；DL1 DLk；DLD L3；“１”（LATCH） L2；“１”（LATCH） で示される内容のラツチ制御信号Ｌ３，Ｌ２
と、メモリ番号情報DLoおよびメモリ種別情報
DLkが制御信号出力レジスタ３０３から出力さ
れる。 これにより、メモリＤ１に対応したアドレス
カウンタAC（Ｄ１）の出力情報ADR〔Ｄ１〕が
振幅データSPD（ｔ−x1）を読出すための下位
アドレス情報としてラツチ３０６にラツチされ
る。そして、この下位アドレス情報ADR〔Ｄ
１〕はアドレス情報出力回路３０９においてそ
の上位にメモリ番号情報DLoおよびメモリ種別
情報DLkが付加されて、データメモリ１００に
対してメモリＤ１のアドレス情報DM・ADR
として出力される。これにより、メモリＤ１か
らx1時間前の振幅データSPD（ｔ−x1）が読出
され、ラツチ１０１にラツチされる。 (4) 次に、この読出しデータSPD（ｔ−x1）とレ
ジスタＲ１５の現在値とを加算するため、レジ
スタＲ１５の内容がラツチ４０４に転送された
後、 SL1；SELECT(B) CTL；（Ｙ）＝（Ｘ）＋(B) で示される内容のセレクト制御信号SL１およ
び演算制御信号CTLが制御信号出力レジスタ
３０３から出力される。 すると、セレクタ４０１はラツチ１０１にラ
ツチされている振幅データSPD（ｔ−x1）を選
択して演算回路４０２の演算入力（Ｘ）に供給
する。これにより、演算回路４０２は （Ｙ）＝（Ｘ）＋(B) ＝〔R11〕＋SPD（ｔ−x1） で示される演算値（Ｙ）を出力する。この場
合、レジスタＲ１５の内容は前回のサンプリン
グ時刻（ｔ−１）における動作を終了した段階
でクリアされている。このため、このステツプ
(4)における演算値（Ｙ）はSPD（ｔ−x1）とな
る。この後、演算値（Ｙ）はレジスタＲ１５に
転送されて記憶される。 (5) 次に、メモリＤ１から振幅データSPD（ｔ−
x1）を読出し、これに係数K18を乗算し、さら
にその乗算値K18・SPD（ｔ−x1）とレジスタ
Ｒ５の内容「K15・SPD（ｔ−ｊ）」との加算値
をレジスタＲ６に再び記憶させるため、まず前
述のｃ−(1)のステツプと同様にしてレジスタＲ
５の内容「K17・SPD（ｔ−ｊ）」がラツチ４０
４に転送される。 (6) 次に、ラツチ１０１にラツチされている振幅
データSPD（ｔ−x1）、ラツチ４０４にラツチ
されているデータ「K17・SPD（ｔ−ｊ）」、係
数K18とにより、 （Ｙ）＝K18・SPD（ｔ−x1） ＋K17・SPD（ｔ−ｊ） の演算を行うため、 ADR〔Ko〕；ADR〔K18〕 SL1；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容のセレクト制御信号SL１、演
算制御信号CTL、係数読出し用のアドレス情
報ADR〔Ko〕が制御信号レジスタ３０３から
出力される。 これにより、係数メモリ４００から係数K18
が読出されて演算回路４０２の演算入力(A)に供
給される。また、セレクタ４０１はラツチ１０
１にラツチされている振幅データSPD（ｔ−
x1）を選択して演算回路４０２の演算入力
（Ｘ）に供給する。 これにより、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K18・SPD（ｔ−x1） ＋K17・SPD（ｔ−ｊ） を出力する。そして、この演算値（Ｙ）は次の
ステツプでレジスタＲ６を介してメモリＤ１の
現在時刻ｔに対応したアドレスに書込まれる。
この後、レジスタＲ６はメモリＤ２の系統の処
理を行うためクリアされる。 (7) 次に、メモリＤ２〜Ｄ９の各系統に関する処
理が前述のｃ−(3)〜ｃ−(6)のステツプと同様に
して行なわれる。そして、メモリＤ１〜Ｄ９の
各系統の処理を終了すると、レジスタＲ１５に
は RVDa（ｔ）＝9 〓n=1 SPD（ｔ−xo） で表わされる残響音データRVDaが得られる。 次に、遅延時間間隔の密な残響音データ
RVDbの形成動作について説明する。 ｄ 残響音データRVDbの形成動作 (1) まず、メモリMD０からy1時間前の振幅デー
タRVDa（ｔ−y1）を読出すため、 DLo；DL0 DLk；DLMD L3；“１”（LATCH） L2；“１”（LATCH） で示される内容のラツチ制御信号Ｌ３，Ｌ１
と、メモリ番号情報DLoおよびメモリ種別情報
DLkが制御信号出力レジスタ３０３から出力さ
れる。これりより、アドレス情報出力回路３０
９において前述のｃ−(3)のステツプと同様にし
てメモリMD０に対するアドレス情報DM・
ADRが形成され、メモリMD０からy1時間前
の振幅データRVDa（ｔ−y1）が読出される。
そして、このデータRVDa（ｔ−y1）はラツチ
１０１にラツチされる。 (2) 次に、ラツチ１０１にラツチされた振幅デー
タRVDa（ｔ−y1）、レジスタＲ１５の出力デー
タRVDa（ｔ）、係数K36により、 K36・RVDa（ｔ−y1）＋RVDa（ｔ） を演算し、その演算値をレジスタＲ１６に記憶
させるため、まず、レジスタＲ１５の出力デー
タRVDa（ｔ）がラツチ４０４に転送された後、 ADR〔Ko〕；ADR〔K36〕 SL1；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容のセレクト制御信号SL１、演
算制御信号CTLおよび係数読出し用のアドレ
ス情報ADR〔Ko〕が制御信号出力レジスタ３
０３から出力される。 これにより、演算回路４０２には前述のｃ−
(6)のステツプと同様にして係数K36が演算入力
(A)に供給され、またデータRVDa（ｔ−y1）が
演算入力（Ｘ）に供給される。これにより、演
算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K36・RVDa（ｔ−y1） ＋RVDa（ｔ） の演算値（Ｙ）を出力する。そして、この演算
値（Ｙ）は次のステツプにおいてレジスタＲ１
６に記憶される。 (3) 次に、レジスタＲ１６の内容「K36・RVDa
（ｔ−y1）＋RVDa（ｔ）」に係数K35を乗算する
ため、まずレジスタＲ１６の内容がラツチ４０
４に転送された後、 ADR〔Ko〕；ADR〔K35〕 SL1；SELECT(C) CTL；（Ｙ）＝(A)・（Ｘ） で示される内容のセレクト制御信号SL１、演
算制御信号CTLと、係数読出し用のアドレス
情報ADR〔Ko〕が制御信号出力レジスタ３０
３から出力される。 これにより、演算回路４０２には係数K35が
演算入力(A)に供給され、またデータ「K36・
RVDa（ｔ−y1）＋RVDa（ｔ）」が演算入力（Ｘ）
に供給される。これにより、演算回路４０２は （Ｙ）＝(A)・（Ｘ） ＝K35・｛K36・RVDa（ｔ−y1） ＋RVDa（ｔ）｝ で示される演算値（Ｙ）を出力する。この演算
値（Ｙ）は次のステツプにおいてレジスタＲ１
７に記憶される。 (4) 次に、レジスタＲ１７の内容とy1時間前のデ
ータRVDa（ｔ−y1）とを加算し、その加算値
をレジスタＲ１７に再び記憶させるため、前述
のｄ−(1)のステツプと同様にしてメモリMD０
からy1時間前のデータRVDa（ｔ−y1）が読出
されてラツチ１０１にラツチされる。この後、
レジスタＲ１７の内容「K35・｛K36・RVDa（ｔ
−y1）＋RVDa（ｔ）｝」がラツチ４０４に転送さ
れた後、 SL1；SELECT(B) CTL；（Ｙ）＝(B)＋（Ｘ） で示される内容のセレクト制御信号SL１、演
算制御信号CTLが制御信号出力レジスタ３０
３から出力される。これにより、演算回路４０
２は （Ｙ）＝(B)＋（Ｘ） ＝RVDa（ｔ−y1） ＋K35・｛K36・RVDa（ｔ−y1） ＋RVDa（ｔ）｝ で示される演算値（Ｙ）を出力する。この演算
値（Ｙ）は次のステツプにおいてレジスタＲ１
７に記憶され、残響音データRVD2Aとして出
力される。 (5) 次に、レジスタＲ１６の内容「K36・RVDa
（ｔ−y1）＋RVDa（ｔ）」をy1時間遅れたサンプ
リング時刻（ｔ−y1）で使用するため、レジス
タＲ１６の内容がメモリMD０の現在時刻ｔに
対応したアドレスに書込まれる。 (6) この後、y1時間間隔よりさらに密な残響音デ
ータRVD2B，RVD2Cが同様にして形成される。 このようにこの実施例においては、残響音を
形成するためのパラメータおよびフイルタ構成
を制御プログラムによつて自由に変更できるた
め、演奏音の音色や演奏場所に応じた残響音を
付加することができる。 さらに、遅延回路にデイジタルメモリを利用
しているため、残響時間を長くしてもＳ／Ｎ比
が低下せず、音質の良い残響音を付加すること
ができる。さらにまた、遅延時間および振幅レ
ベルが不規則な残響音と規則的な残響音とを形
成する部分を別々の系統で行つているため、複
雑な特性の残響音も小規模構成で形成できる利
点がある。 なお、遅延素子にはBBDやCCDなどのアナ
ログ遅延素子を使用するようにしても良い。 以上の説明から明らかなようにこの考案によれ
ば、初期反射音と残響音を全く独立的に形成して
合成するので、残響音に関連して不用意に初期反
射音を変化させてしまうことがなくなり、後期の
残響音だけを所望の内容に変化させることができ
ため、自然音に近い残響音を持つた楽音を発生さ
せることができる。 また、遅延機能回路にデイジタルメモリを利用
すると、複雑な特性の残響音を小規模構成で形成
することも可能である。
プログラムは、情報OF，ADRo，RGo，DLo，
ADR〔Ko〕の如く制御信号出力レジスタ３０３
を介してそのまま出力されるものと、メモリの書
込み制御信号WR１などの如くプログラムデコー
ドメモリ３０２によつてデコードされた後制御信
号出力レジスタ３０３を介して出力されるものと
が有り、後者はオペレーシヨンコードOPCとし
てプログラムメモリ３００からプログラムデコー
ドメモリ３０２に与えられる。なお、第３表の内
容の詳細については全体の動作説明とともに後述
する。 一方、アドレスカウンタ３０５は第１７図に示
すように遅延用のメモリＤ０〜Ｄ１５，MD０〜
MD１５のそれぞれに対応したアドレスカウンタ
AC（Ｄ０）〜AC（Ｄ１５），AC（MD０）〜AC
（MD１５）を備えている。このアドレスカウン
タ３０５における各カウンタAC（Ｄ０）〜AC（Ｄ
１５），AC（MD０）〜AC（MD１５）は、メモ
リ番号情報DLoおよびメモリ種別情報DLkによつ
て選択的に動作状態とされる。情報DLoおよび
DLkによつて動作状態となつたアドレスカウンタ
AC（ｎ）（ｎ：Ｄ０〜Ｄ１５，MD０〜MD１５）
のカウント出力情報ADR〔ｎ〕はラツチ３０６を
介してアドレス情報出力回路３０９へ供給される
と共に、減算回路３０７へ供給される。この場
合、アドレスカウンタAC（ｎ）の出力情報ADR
〔ｎ〕はメモリＤ０〜Ｄ１５，MD０〜MD１５
のうちメモリＤ０〜Ｄ１５が2048語のアドレス長
となつているため、2048語までのアドレス範囲を
指定できるように11ビツトで構成されている。な
お、アドレスカウンタ３０５はRAMから構成さ
れる。 減算回路３０７は、ラツチ３０６を介して入力
されたアドレスカウンタAC（ｎ）の出力内容
ADR〔ｎ〕から「１」を減じ、その減算値
「ADR〔ｎ〕−１」を次のサンプリング周期（ｔ＋
１）において使用するためセレクタ３０４のＡ側
入力に帰還する。同時に、最大値検出回路３０８
に供給する。最大値検出回路３０８は第１０図の
検出回路MXDに相当するものであり、メモリ番
号情報DLoおよびメモリ種別情報DLkにより指定
されたアドレスカウンタAC（ｎ）の出力情報
ADR〔ｎ〕から「１」を減じた情報「ADR〔ｎ〕
−１」が最大値（全ビツトが“１”）に達したこ
とを検出すると、セレクタ３０４に対しＢ側入力
を選択させるセレクト制御信号SLBを出力する。
セレクタ３０４においては、Ａ側入力に減算回路
３０７の出力情報「ADR〔ｎ〕−１」が入力され、
Ｂ側入力にデイレイレングスデータメモリ２０１
の出力情報DLDm〔ｎ〕が入力され、その出力は
アドレスカウンタ３０５のデータ入力に供給され
て情報DLo，DLkにより指定されるアドレスカウ
ンタAC（ｎ）に対して書込み制御信号WR３によ
り書込まれる（プリセツトされる）構成となつて
いる。従つて、情報DLo，DLkにより指定された
アドレスカウンタAC（ｎ）においては、最大値検
出回路３０８からセレクト制御信号SLBが発生
されていない条件では、１サンプリング周期毎に
現在値ADR〔ｎ〕から「１」を減じた値「ADR
〔ｎ〕−１」が書込まれることになり、その出力情
報ADR〔ｎ〕は時間経過とともに「０」の方向へ
減少する。ところが、値「ADR（ｎ）−１」が最
大値になると、最大値検出回路３０８からセレク
ト制御信号SLBが発生されるため、アドレスカ
ウンタAC（ｎ）にはセレクタ３０４を介して遅延
時間情報DLDm〔ｎ〕が入力され、書込み制御信
号WR３により書込まれる。従つて、アドレスカ
ウンタAC（ｎ）の内容は、セレクト制御信号
SLBの発生により「DLDm〔ｎ〕」になつた後、サ
ンプリング時刻の経過とともに「０」の方向へ順
次変化するものとなる。すなわち、セレクタ３０
４、アドレスカンタ３０５、ラツチ３０６、減算
回路３０７、最大値検出回路３０８とから成る部
分では、情報DLo，DLkで指定されるアドレスカ
ウンタAC（ｎ）において遅延時間情報DLDm〔ｎ〕
に対応する遅延時間に等しい周期で一巡するアド
レス情報ADR〔ｎ〕が形成される。 このアドレス情報ADR〔ｎ〕はアドレス情報出
力回路３０９へ供給される。 アドレス情報出力回路３０９は、メモリSD０
〜SD１５、メモリＤ０〜Ｄ１５、メモリMD０
〜MD１５に対する情報の読出しおよび書込みの
ためのアドレス情報を出力するものである。この
アドレス情報出力回路３０９は、メモリＤ０から
io時間遅れた情報を読出して初期反射音ECH（ｔ）
を形成する場合には、第１反射音ECH1〜第10反
射音ECH10の各遅延時間ioに対応する11ビツトの
アドレス情報OF・ADRo（制御信号出力レジスタ
３０３から出力される）を下位アドレス情報と
し、その上位にメモリ番号情報DLoおよびメモリ
種別情報DLkを付加し、この１組の情報OF・
ADRo，DLo，DLkをアドレス情報DM・ADRと
して出力する。また、現在時刻でサンプリングし
た振幅データSPD（ｔ）をメモリＤ０に書込む場
合、メモリＤ０に対応するアドレスカウンタAC
（Ｄ０）の出力情報ADR〔Ｄ０〕を下位アドレス
情報とし、その上位にメモリＤ０を指定する情報
DLo（＝DL0）およびDLk（＝DLD）を付加し、こ
の１組の情報ADR〔Ｄ０〕，DLo，DLkをアドレス
情報DM，ADRとして出力する。また、メモリ
SD０〜SD１５に対して振幅データの書込みおよ
び読出しを行う場合、下位アドレス情報の全ビツ
トを“０”とし、その上位にメモリSD０〜SD１
５を指定する情報DLo（＝DL0〜DL15）および
DLk（＝DLSD）を付加してアドレス情報DM・
ADRとして出力する。また、残響音データ
RVDa，RVDbを形成する場合には、メモリＤ１
〜Ｄ１５，MD０〜MD１５のそれぞれに対応す
るアドレスカウンタAC（Ｄ１）〜AC（Ｄ１５），
AC（MD０）〜AC（MD１５）の各出力情報ADR
〔Ｄ１〕〜ADR〔Ｄ１５〕，ADR〔MD０〕〜ADR
〔MD１５〕を下位アドレス情報とし、その上位
に情報PLnおよびDLkを付加し、これら１組の情
報ADR〔ｎ〕，DLo，DLkをアドレス情報DM，
ADRとして出力する。この場合、情報DLoおよ
びDLkの下位に情報OF・ADRoを付加すべき時に
は制御信号出力レジスタ３０３から制御パルス
GP１が出力される。また、情報DLoおよびDLk
の下位に付加する下位アドレス情報の全ビツトを
“０”にすべき時には、制御信号出力レジスタ３
０３から制御パルスGP２が出力される。 なお、アドレス情報出力回路３０９は、情報
DLoおよびDLkを一時記憶するレジスタを内部に
備えている。 次に、演算部４０は、メモリＤ０〜Ｄ１５，
MD０〜MD１５，SD０〜SD１５に記憶させる
データおよび各メモリから読出したデータの振幅
レベル制御を行うもので、係数メモリ４００、セ
レクタ４０１、演算回路４０２、テンポラリレジ
スタ４０３、ラツチ４０４とを備えている。 係数メモリ４００は、デイレイレングスデータ
メモリと同様、残響特性の異なる８種類の残響音
に対応して８個のメモリブロツクを有し、各メモ
リブロツクには各種類別の残響音を形成するため
に必要な一組の係数Ko（ｎ：１〜64）が予め記憶
されている。そして、パラメータ指定回路２００
からパラメータ指定情報PSLが供給され、かつ係
数Koを指定するアドレス情報ADR〔Ko〕が制御
信号出力レジスタ３０３から供給されると、情報
PSLで指定されるメモリブロツクのうち情報
ADR〔Ko〕で指定されるアドレスから係数Koが
読出され、演算回路４０２の演算入力（Ａ）に供
給される構成になつている。 セレクタ４０１は、Ａ側入力にサンプルホール
ド回路SPHによりサンプリングされた入力楽音
の振幅データSPD（ｔ）が入力され、Ｂ側入力に
記憶部１０からの読出しデータMRDが入力さ
れ、Ｃ側入力にラツチ４０４を介してテンポラリ
レジスタ４０３の出力データRGDが入力されて
おり、これらの入力データSPD（ｔ）、MRD，
RGDは制御信号出力レジスタ３０３から出力さ
れるセレクト制御信号SL１（２ビツト構成）に
よつていずれか１つが選択され、演算回路４０２
の演算入力（Ｘ）に供給されている。 演算回路４０２は、演算入力(A)に係数メモリ４
００から読出された係数Koが入力され、演算入
力(B)にラツチ４０４を介してテンポラリレジスタ
４０３の出力データRGDが入力され、演算入力
（Ｘ）にセレクタ４０１の選択出力データ（SPD
（ｔ）、MRD，RGD）が入力され、制御信号出力
レジスタ３０３から出力される演算制御信号
CTL（３ビツト構成）により、 （Ｙ）＝(A)・（Ｘ）＋(B) …（７−１） （Ｙ）＝（Ｘ）＋(B) …（７−２） （Ｙ）＝（Ｘ） …（７−３） （Ｙ）＝(B) …（７−４） （Ｙ）＝（Ｏ） …（７−５） の演算を実行し、その演算値（Ｙ）をテンポラリ
レジスタ４０３、記憶部１０、出力レジスタ５０
０に供給する構成になつている。 テンポラリレジスタ４０３は、初期反射音
ECH（ｔ）、残響音RVDa，RVDbの形成過程にお
ける演算回路４０２の演算値（Ｙ）を一時記憶
し、その記憶内容をレジスタ出力データRGDと
してセレクタ４０１のＣ側入力および演算回路４
０２の演算入力(B)に帰還するもので、５ビツト構
成のレジスタ指定情報RGn（ｎ：１〜32）により
指定される32個のレジスタＤ０〜Ｒ３１を有し、
入力データは情報RGnにより指定されたレジス
タ（Ｒ０〜Ｒ３１）に対し書込み制御信号WR１
の制御によつて書込まれる。 次に、出力レジスタ５００は、演算回路４０２
の演算値（Ｙ）として得られた初期反射音の瞬時
値ECH（ｔ）および初期反射音に続く残響音の瞬
時値RVD（ｔ）を書込み制御信号WR２によつて
取込み、この取込みデータを減衰器５０１を介し
てDA変換器（DAC）５０２に供給する。 なお、セレクタ４０１におけるセレクト制御信
号SL１および演算回路４０２における演算制御
信号CTLは、制御信号出力レジスタ３０３から
出力されるオペレーシヨンコードOPCに含まれ
るものである。 次に、以上の構成の動作について説明する。 動作説明 ａ 初期反射音の形成動作 初期反射音BCH（ｔ）を形成する場合、 (1) まず、現在時刻ｔでサンプリングした入力楽
音の振幅データSPD（ｔ）をメモリＤ０に書込
むため、 SL1；SELECT(A) CTL；（Ｙ）＝（Ｘ） で示される内容のセレクト制御信号CTLおよ
び演算制御信号CTLがオペレーシヨンコード
OPCとして制御信号出力レジスタ３０３から
出力される。これによつて、セレクタ４０１は
サンプリングホールド回路SPHから出力され
る振幅データSPD（ｔ）を演算回路４０２の演
算入力（Ｘ）に供給する。また、演算回路４０
２は、演算入力（Ｘ）に入力された振幅データ
SPD（ｔ）を演算値（Ｙ）として出力する。 (2) 次に、現在のサンプリング時刻（ｔ）に対応
したメモリＤ０のアドレスを指定した上、この
アドレスに演算回路４０２の出力データSPD
（ｔ）を書込むため、 DLo；DLO DLk；DLD WR4；“１”（WRITE） L3；“１”（LATCH） で示される内容のメモリ種別情報DLk、書込み
制御信号WR４、ラツチ制御信号Ｌ３がオペレ
ーシヨンコードOPCとして、またメモリ番号
情報DLoが制制信号出力レジスタ３０３から出
力される。 これによつて、メモリＤ０に対応したアドレ
スカウンタAC（Ｄ０）の出力情報ADR〔Ｄ０〕
が現在時刻ｔの振幅データSPD（ｔ）を書込む
ための下位アドレス情報としてラツチ３０６に
ラツチされる。そして、このラツチされた下位
アドレス情報ADR〔Ｄ０〕は、アドレス情報出
力回路３０９においてその上位にメモリ番号情
報DLo（＝DLp）およびメモリ種別情報DLk（＝
DLD）が付加されてメモリＤ０に対する振幅デ
ータSPD（ｔ）の書込みアドレス情報DM・
ADRとして出力される。これにより、演算回
路４０２を介してメモリＤ０のデータ入力に与
えられている現在時刻ｔの振幅データSPD
（ｔ）は書込み制御信号WR４によつて現在時
刻ｔに対応したアドレスに書込まれる。 (3) 次に、各サンプリング時刻毎の初期反射音の
合成値を記憶するレジスタＲ０をクリアするた
め、 RGn；RO CTL；（Ｙ）＝Ｏ WR1；“１”（WRITE） で示される内容の演算制御信号CTL、書込み
制御信号WR１がオペレーシヨンコードOPCと
して、またレジスタ番号情報RGnが制御信号
出力レジスタ３０３から出力される。 これによつて、レジスタＲ０には「０」が書
込まれる。すなわち、レジスタＲ０はクリアさ
れる。 (4) 次に、第１反射音ECH1を形成するため、 OF・ADRo；OF・ADR1 DLk；DLD GP1；“１” L2；“１”（LATCH） で示される内容のメモリ種別情報DLk、制御パ
ルスGP１、ラツチ制御信号Ｌ２がオペレーシ
ヨンコードOPCとして、また第１反射音ECH1
の遅延時間i1に対応したアドレス情報OF・
ADRoが制御信号出力レジスタ３０３から出力
される。この場合、アドレス情報出力回路３０
９には前記ステツプ２におけるメモリ番号情報
DLo（＝DL0）が保持されている。 これによつて、アドレス情報出力回路３０９
は、ラツチ３０６にラツチされているアドレス
情報ADR〔Ｄ０〕と遅延時間i1に対応したアド
レス情報OF・ADR1とを加算してその加算値
を下位アドレス情報とし、メモリ番号情報DLo
（＝DLp）、メモリ種別情報DLk（＝DLD）を上位
アドレス情報とし、メモリＤ０からi1時間前に
書込んだ振幅データSPD（ｔ−i1）を読出すた
めのアドレス情報DM・ADRとして出力する。
これにより、メモリＤ０からi1時間前の振幅デ
ータSPD（ｔ−i1）が読出され、この読出しデ
ータSPD（ｔ−i1）はラツチ制御信号Ｌ２によ
つてラツチ１０１にラツチされる。 (5) 次に、レジスタＲ０の現在値をラツチ４０４
に転送するため、 RGn；RO L1；“１”（LATCH） で示される内容のラツチ制御信号Ｌ１がオペレ
ーシヨンコードとして、またレジスタ番号情報
RGnが制御信号出力レジスタ３０３から出力
される。これによつて、レジスタＲ０の現在値
はラツチ４０４に転送されて記憶される。 (6) 次に、i1時間前の振幅データSPD（ｔ−i1）に
振幅レベル制御用の係数k1を乗算し、第１反射
音ECH1に関する瞬時値k1・SPD（ｔ−i1）を得
るため、 ADR〔Ko〕；ADR〔K1〕 SL1；SELECT(B) CTL；(A)・（Ｘ）＋(B)＝（Ｙ） で示されるセレクト制御信号SL１、演算制御
信号CTLがオペレーシヨンコードOPCとして、
また定数読出し用のアドレス情報ADR〔Ko〕
が制御信号出力レジスタ３０３から出力され
る。 これによつて、係数メモリ４００から第１反
射音ECH1に関する係数K1が読出されて演算回
路４０２の演算入力(A)に供給される。また、セ
レクタ４０１は、Ｂ側選択入力にラツチ１０１
から供給されているi1時間前の振幅データSPD
（ｔ−i1）を選択し、該データSPD（ｔ−i1）を
演算回路４０２の演算入力（Ｘ）に供給する。
また、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K1・SPD（ｔ−i1）＋〔RO〕 で示される演算を行なう。この場合、レジスタ
Ｒ０の内容は前述のステツプ(3)においてクリア
されているため、ここでは第１反射音ECH1に
関する瞬時値K1・SPD（ｔ−i1）が演算回路４
０２の演算値（Ｙ）として得られる。 (7) 次に、第１反射音ECH1の瞬時値K1・SPD
（ｔ−i1）をレジスタＲ０に転送して記憶させ
るため、 RGn；RO WR1；“１”（WRITE） で示される内容の書込み制御信号WR１がオペ
レーシヨンコードOPCとして、またレジスタ
番号情報RGnが制御信号出力レジスタ３０３
から出力される。 これによつて、演算回路４０２の出力データ
（Ｙ）＝K1・SPD（ｔ−i1）がレジスタＲ０に書
込まれる。 ここまでのステツプを終了することにより、
レジスタＲ０には第１反射音ECH1の瞬時値
K1・SPD（ｔ−i1）が得られる。 (8) 次に、第２反射音ECH2〜第10反射音ECH10
に関する瞬時値K2・SPD（ｔ−i2）〜K10・
SPD（ｔ−i10）が前述のステツプ(4)〜(7)と同様
にして形成される。従つて、第10反射音ECH10
に関するステツプ(7)の動作を終了した段階で
は、レジスタROには第１反射音ECH1〜第10
反射音ECH10の瞬時値の総和10 〓n=1 Ko・SPD（ｔ−io） が得られる。そして、この総和10 〓n=1 Ko・SPD（ｔ
−io）は出力レジスタ５００に対して書込み制御
信号WR２によつて書込まれ、減衰器５０１に転
送される。 ｂ フイルタ動作 バンドパスフイルタ動作を行う場合 (1) まず、メモリＤ１０からｊ時間前の振幅デー
タSPD（ｔ−ｊ）を読出すため、 DLo；DL10 DLk；DLD L3；“１”（LATCH） L2；“１”（LATCH） で示される内容のメモリ種別情報LDk、ラツ
チ制御信号L3，L2がオペレーシヨンコード
OPCとして、またメモリ番号情報DLoが制御信
号出力レジスタ３０３から出力される。 これによつて、メモリＤ１０に対応したアド
レスカウンタAC（Ｄ１０）の出力情報ADR〔Ｄ
１０〕がｊ時間前の振幅データSPD（ｔ−ｊ）
を読出すための下位アドレス情報としてラツチ
３０６にラツチされる。そして、このラツチさ
れた下位アドレス情報ADR〔Ｄ１０〕は、アド
レス情報出力回路３０９においてその上位にメ
モリ番号情報DLo（＝DL10）およびメモリ種別
情報DLk（＝DLD）が付加されてデータメモリ
１００のメモリＤ１０に対して振幅データ
SPD（ｔ−ｊ）の読出しアドレス情報DM・
ADRとして出力される。これにより、メモリ
Ｄ１０からｊ時間前の振幅データSPD（ｔ−
ｊ）が読出され、この読出しデータSPD（ｔ−
ｊ）はラツチ制御信号Ｌ２によりラツチ１０１
にラツチされる。 (2) 次に、現在時刻ｔでサンプリングした振幅デ
ータSPD（ｔ）を振幅データSPD（ｔ−ｊ）の
読出しアドレスと同一アドレスに書込むため、 SL1；SELECT(A) CTL；（Ｙ）＝（Ｘ） で示される内容のセレクト制御信号SL１およ
び演算制御信号CTLがオペレーシヨンコード
OPCとして制御信号出力レジスタ３０３から
出力される。これによつて、セレクタ４０１は
サンプリングホールド回路SPHから出力され
る振幅データSPD（ｔ）を演算回路４０２の演
算入力〔Ｘ）に供給される。また、演算回路４
０２は、演算入力（Ｘ）に入力された振幅デー
タSPD（ｔ）を演算値（Ｙ）として出力する。 (3) 次に、振幅データSPD（ｔ）をメモリＤ１０
に書込むため、 DLo；DL10 DLk；DLD WR4；“１”（WRITE） L3；“１”（LATCH） で示される内容のメモリ種別情報DLk、書込み
制御信号WR4、ラツチ制御信号Ｌ３がオペレ
ーシヨンコードOPCとして、またメモリ番号
情報DLoが制御信号出力レジスタ３０３から出
力される。 これによつて、メモリＤ１０に対応したアド
レスカウンタAC（Ｄ１０）の出力情報ADR〔Ｄ
１０〕が現在時刻ｔの振幅データSPD（ｔ）を
書込むための下位アドレス情報としてラツチ３
０６にラツチされる。そして、このラツチされ
た下位アドレス情報ADR〔Ｄ１０〕は、アドレ
ス情報出力回路３０９においてその上位にメモ
リ番号情報DLo（＝DL10）およびメモリ種別情
報DLk（＝DLD）が付加されてメモリＤ１０に
対する振幅データSPD（ｔ）の書込みアドレス
情報DM・ADRとして出力される。これによ
り、演算回路４０２を介してメモリＤ１０のデ
ータ入力に与えられている現在時刻ｔの振幅デ
ータSPD（ｔ）は書込み制御信号WR４によつ
て現在時刻ｔに対応したアドレスに書込まれ
る。 (4) 次に、ローパスフイルタLPF1において、レ
ジスタＲ１の内容、係数K11，ｊ時間前の振幅
データSPD（ｔ−ｊ）により、 〔R1〕＋K11・SPD（ｔ−ｊ） を演算し、この演算値をレジスタＲ１に再び記
憶させるため、まず、 RGn；R1 L1；“１”（LATCH） の内容で示されるラツチ制御信号Ｌ１がオペレ
ーシヨンコードOPCとして、またレジスタ番
号情報RGnが制御信号出力レジスタ３０３か
ら出力され、レジスタＲ１の内容がラツチ４０
４に転送される。 (5) 次に、K11・SPD（ｔ−ｊ）の演算を行うた
め、 ADR〔Ko〕；ADR〔K11〕 SL1；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容のセレクト制御信号SL１、演
算制御信号CTLがオペレーシヨンコードOPC
として、また定数読出し用のアドレス情報
ADR〔Ko〕が制御信号出力レジスタ３０３か
ら出力される。 これによつて、係数メモリ４００から係数
K11が読出されて演算回路４０２の演算入力(A)
に供給される。また、セレクタ４０１は先のｂ
−(1)のステツプでラツチ１０１にラツチされて
いる振幅データSPD（ｔ−ｊ）を選択し、演算
回路４０２の演算入力（Ｘ）に供給する。これ
によつて、演算回路４０２は、 （Ｙ）＝(A)・（Ｘ）＋(B) ＝K11・SPD（ｔ−ｊ）＋R1 の演算を行う。この場合、レジスタＲ１の内容
は前回のサンプリング時刻（ｔ−１）における
フイルタ処理が終了した段階でクリアされてい
るため、このステツプではK11・SPD（ｔ−ｊ）
が演算値（Ｙ）として得られる。 (6) 次に、この演算値（Ｙ）＝K11・SPD（ｔ−
ｊ）をレジスタＲ１に記憶させるため、 RGn；R1 WR1；“１”（WRITE） の内容で示される書込み制御信号WR１がオペ
レーシヨンコードOPCとして、またレジスタ
番号情報RGnが制御信号出力レジスタ３０３
から出力される。 これによつて、演算回路４０２の出力データ
K11・SPD（ｔ−ｊ）がレジスタＲ１に記憶さ
れる。 (7) 次に、メモリSD０から（ｊ−１）時間前の
振幅データSPD（ｔ−ｊ−１）を読出すため、 DLk；DLp DLk；DLSD GP2；“１” L2；“１”（LAHCH） で示される内容のメモリ種別情報DLk、ラツチ
制御信号L2、ゲートパルス信号GP２がオペレ
ーシヨンコードOPCとして、またメモリ番号
情報DLoが制御信号出力レジスタ３０３から出
力される。すると、アドレス情報出力回路３０
９は、下位アドレス情報の全ビツトを“０”に
し、その上位にメモリ番号情報DLo（＝DLp）
およびメモリ種別情報DLK（＝DLSD）を付加
し、メモリSD０に対するアドレス情報DM・
ADRとして出力する。これにより、メモリSD
０から（ｊ−１）時間前の振幅データSPD（ｔ
−ｊ−１）が読出され、ラツチ１０１にラツチ
される。 (8) 次に、レジスタＲ１の内容K11・SPD（ｔ−
ｊ）、係数K12、ラツチ１０１にラツチされて
いる振幅データSPD（ｔ−ｊ−１）により K12・SPD（ｔ−ｊ−１）＋〔R1〕 を演算し、この演算値をレジスタＲ１に再び記
憶させるため、まず RGn；R1 L1；“１”（LATCH） で示される内容のラツチ制御信号Ｌ１がオペレ
ーシヨンコードOPCとして、またレジスタ番
号情報RGnが制御信号出力レジスタ３０３か
ら出力され、レジスタＲ１の内容K11・SPD
（ｔ−ｊ）がラツチ４０４に転送される。 (9) 次に、K12・SPD（ｔ−ｊ−１）＋〔R1〕の演
算を行うため、 ADR〔Ko〕；ADR〔K12〕 SL1；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容の信号SL１，CTLがオペレー
シヨンコードOPCとして、またアドレス情報
ADR〔Ko〕が制御信号出力レジスタ３０３か
ら出力される。 これによつて、係数メモリ４００から係数
K11が読出されて演算回路４０２の演算入力(A)
に供給される。また、セレクタ４０１はラツチ
１０１にラツチされている振幅データSPD（ｔ
−ｊ−１）を選択して演算回路４０２の演算入
力（Ｘ）に供給する。これによつて、演算回路
４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K12・SPD（ｔ−ｊ−１）＋K11 ・SPD（ｔ−ｊ） の演算値（Ｙ）を出力する。そして、この演算
値（Ｙ）は次のステツプでレジスタＲ１および
Ｒ２に記憶される。これにより、レジスタＲ１
およびＲ２の内容は、 〔R1〕＝〔R2〕 ＝K12・SPD（ｔ−ｊ−１）＋K11 ・SPD（ｔ−ｊ） となる。 (10) 次に、レジスタＲ２の内容、係数K13、メモ
リSD０に記憶されている（ｊ−１）時間前の
振幅データSPD（ｔ−ｊ−１）により、K13・
SPD（ｔ−ｊ−１）＋〔R2〕の演算を行うため、
まず、前述のｂ−(7)のステツプと同様にして振
幅データSPD（ｔ−ｊ−１）がメモリSD０から
読出され、ラツチ１０１にラツチされる。 (11) 次に、レジスタＲ２の内容をラツチ４０４に
転送するため、前述のｂ−(8)のステツプと同様
にしてレジスタＲ２の内容K12・SPD（；−ｊ
−１）＋K11・SPD（ｔ−ｊ）がラツチ４０４へ
転送される。 (12) 次に、係数K13を読出してK13・SPD（ｔ−ｊ
−１）＋〔R2〕の演算を行うため、 ADR〔Ko〕；ADR〔K13〕 SL1；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容の信号SL１，CTLがオペレー
シヨンコードOPCとして、またアドレス情報
ADR〔Ko〕が制御信号出力レジスタ３０３か
ら出力される。 これによつて、係数メモリ４００から係数
K13が読出されて演算回路４０２の演算入力(A)
に供給される。また、セレクタ４０１はラツチ
１０１にラツチされている振幅データSPD（ｔ
−ｊ−１）を選択して演算回路４０２の演算入
力（Ｘ）に供給する。 これにより、演算回路４０２は （Ｙ）＝(A)×（Ｘ）＋(B) ＝K13×SPD（ｔ−ｊ−１） ＋K12・SPD（ｔ−ｊ−１） ＋K11・SPD（ｔ−ｊ） の演算値（Ｙ）を出力する。そして、この演算
値（Ｙ）は次のステツプでレジスタＲ２に記憶
され、このレジスタＲ２を介してハイパスフイ
ルタHPF1に供給される。 (13) ローパスフイルタLPF1における最終ステ
ツプでは、レジスタＲ１の内容をメモリSD０
に書込み、次のサンプリング時刻（ｔ＋１）で
使用するため、まずレジスタＲ１の内容
「K12・SPD（ｔ−ｊ−１）＋K11・SPD（ｔ−
１）」が前述のｂ−(8)のステツプと同様にして
ラツチ４０４に転送された後、演算回路４０２
に（Ｙ）＝(B)の演算を行なわせ、その演算値
「（Ｙ）＝K12・SPD（ｔ−ｊ−１）＋K11・SPD
（ｔ−ｊ）」がメモリSD０に書込まれる。この
書込み動作は、 DLo；DLO DLk；DLSD GP2；“１” WR4；“１”（WRITE） で示される内容のオペレーシヨンコードOPC
とメモリ番号情報DLoが制御信号出力レジスタ
３０３から出力されることによつて行なわれ
る。 ローパスフイルタLPF1の動作が終了すると
次にハイパスフイルタHPF1の動作が行なわれ
れるが、このハイパスフイルタHPF1の動作に
ついては説明を省略する。また、ハイパスフイ
ルタHPF2およびローパスフイルタLPF2の動
作についても説明を省略する。 次に、残響音データRVDa（RVD1〜RVD3）の
形成動作について説明する。 ｃ 残響音データRVDaの形成動作 (1) まず、ハイパスフイルタHPF1のレジスタＲ
４の記憶データSPD（ｔ−ｊ）に係数K17を乗
算し、その乗算値K17・SPD（ｔ−ｊ）をレジ
スタＲ５に記憶させるため、 RGn；R4 L1；“１”（LATCH） で示される内容のラツチ制御信号Ｌ１およびレ
ジスタ番号情報RGnが制御信号出力レジスタ
３０３から出力され、レジスタＲ４の内容
SPD（ｔ−ｊ）がラツチ４０４に転送される。 (2) 次に、K17・SPD（ｔ−ｊ）を演算するため、 ADR〔Ko〕；ADR〔K17〕 SL1；SELECH(C) CTL；（Ｙ）＝(A)・（Ｘ） で示される内容のセレクト制御信号SL１、演
算制御信号CTL、係数読出し用のアドレス情
報ADR〔Ko〕が制御信号出力レジスタ３０３
から出力される。 これにより、係数メモリ４００から係数K17
が読出されて演算回路４０２の演算入力(A)に供
給される。また、セレクト４０１はラツチ４０
４にラツチされているデータSPD（ｔ−ｊ）を
選択して演算回路４０２の演算入力（Ｘ）に供
給する。 これにより、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＝K17・SPD（ｔ−ｊ） の演算値（Ｙ）を出力する。この演算値
（Ｙ）は次のステツプでレジスタＲ５に記憶さ
れる。 (3) 次に、メモリＤ１からx1時間前の振幅データ
SPD（ｔ−x1）を読出し、このデータSPD（ｔ
−x1）とレジスタＲ１５の現在値とを加算し、
その加算値を再びレジスタＲ１５に記憶させる
ため、まず、 DLo；DL1 DLk；DLD L3；“１”（LATCH） L2；“１”（LATCH） で示される内容のラツチ制御信号Ｌ３，Ｌ２
と、メモリ番号情報DLoおよびメモリ種別情報
DLkが制御信号出力レジスタ３０３から出力さ
れる。 これにより、メモリＤ１に対応したアドレス
カウンタAC（Ｄ１）の出力情報ADR〔Ｄ１〕が
振幅データSPD（ｔ−x1）を読出すための下位
アドレス情報としてラツチ３０６にラツチされ
る。そして、この下位アドレス情報ADR〔Ｄ
１〕はアドレス情報出力回路３０９においてそ
の上位にメモリ番号情報DLoおよびメモリ種別
情報DLkが付加されて、データメモリ１００に
対してメモリＤ１のアドレス情報DM・ADR
として出力される。これにより、メモリＤ１か
らx1時間前の振幅データSPD（ｔ−x1）が読出
され、ラツチ１０１にラツチされる。 (4) 次に、この読出しデータSPD（ｔ−x1）とレ
ジスタＲ１５の現在値とを加算するため、レジ
スタＲ１５の内容がラツチ４０４に転送された
後、 SL1；SELECT(B) CTL；（Ｙ）＝（Ｘ）＋(B) で示される内容のセレクト制御信号SL１およ
び演算制御信号CTLが制御信号出力レジスタ
３０３から出力される。 すると、セレクタ４０１はラツチ１０１にラ
ツチされている振幅データSPD（ｔ−x1）を選
択して演算回路４０２の演算入力（Ｘ）に供給
する。これにより、演算回路４０２は （Ｙ）＝（Ｘ）＋(B) ＝〔R11〕＋SPD（ｔ−x1） で示される演算値（Ｙ）を出力する。この場
合、レジスタＲ１５の内容は前回のサンプリン
グ時刻（ｔ−１）における動作を終了した段階
でクリアされている。このため、このステツプ
(4)における演算値（Ｙ）はSPD（ｔ−x1）とな
る。この後、演算値（Ｙ）はレジスタＲ１５に
転送されて記憶される。 (5) 次に、メモリＤ１から振幅データSPD（ｔ−
x1）を読出し、これに係数K18を乗算し、さら
にその乗算値K18・SPD（ｔ−x1）とレジスタ
Ｒ５の内容「K15・SPD（ｔ−ｊ）」との加算値
をレジスタＲ６に再び記憶させるため、まず前
述のｃ−(1)のステツプと同様にしてレジスタＲ
５の内容「K17・SPD（ｔ−ｊ）」がラツチ４０
４に転送される。 (6) 次に、ラツチ１０１にラツチされている振幅
データSPD（ｔ−x1）、ラツチ４０４にラツチ
されているデータ「K17・SPD（ｔ−ｊ）」、係
数K18とにより、 （Ｙ）＝K18・SPD（ｔ−x1） ＋K17・SPD（ｔ−ｊ） の演算を行うため、 ADR〔Ko〕；ADR〔K18〕 SL1；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容のセレクト制御信号SL１、演
算制御信号CTL、係数読出し用のアドレス情
報ADR〔Ko〕が制御信号レジスタ３０３から
出力される。 これにより、係数メモリ４００から係数K18
が読出されて演算回路４０２の演算入力(A)に供
給される。また、セレクタ４０１はラツチ１０
１にラツチされている振幅データSPD（ｔ−
x1）を選択して演算回路４０２の演算入力
（Ｘ）に供給する。 これにより、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K18・SPD（ｔ−x1） ＋K17・SPD（ｔ−ｊ） を出力する。そして、この演算値（Ｙ）は次の
ステツプでレジスタＲ６を介してメモリＤ１の
現在時刻ｔに対応したアドレスに書込まれる。
この後、レジスタＲ６はメモリＤ２の系統の処
理を行うためクリアされる。 (7) 次に、メモリＤ２〜Ｄ９の各系統に関する処
理が前述のｃ−(3)〜ｃ−(6)のステツプと同様に
して行なわれる。そして、メモリＤ１〜Ｄ９の
各系統の処理を終了すると、レジスタＲ１５に
は RVDa（ｔ）＝9 〓n=1 SPD（ｔ−xo） で表わされる残響音データRVDaが得られる。 次に、遅延時間間隔の密な残響音データ
RVDbの形成動作について説明する。 ｄ 残響音データRVDbの形成動作 (1) まず、メモリMD０からy1時間前の振幅デー
タRVDa（ｔ−y1）を読出すため、 DLo；DL0 DLk；DLMD L3；“１”（LATCH） L2；“１”（LATCH） で示される内容のラツチ制御信号Ｌ３，Ｌ１
と、メモリ番号情報DLoおよびメモリ種別情報
DLkが制御信号出力レジスタ３０３から出力さ
れる。これりより、アドレス情報出力回路３０
９において前述のｃ−(3)のステツプと同様にし
てメモリMD０に対するアドレス情報DM・
ADRが形成され、メモリMD０からy1時間前
の振幅データRVDa（ｔ−y1）が読出される。
そして、このデータRVDa（ｔ−y1）はラツチ
１０１にラツチされる。 (2) 次に、ラツチ１０１にラツチされた振幅デー
タRVDa（ｔ−y1）、レジスタＲ１５の出力デー
タRVDa（ｔ）、係数K36により、 K36・RVDa（ｔ−y1）＋RVDa（ｔ） を演算し、その演算値をレジスタＲ１６に記憶
させるため、まず、レジスタＲ１５の出力デー
タRVDa（ｔ）がラツチ４０４に転送された後、 ADR〔Ko〕；ADR〔K36〕 SL1；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容のセレクト制御信号SL１、演
算制御信号CTLおよび係数読出し用のアドレ
ス情報ADR〔Ko〕が制御信号出力レジスタ３
０３から出力される。 これにより、演算回路４０２には前述のｃ−
(6)のステツプと同様にして係数K36が演算入力
(A)に供給され、またデータRVDa（ｔ−y1）が
演算入力（Ｘ）に供給される。これにより、演
算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K36・RVDa（ｔ−y1） ＋RVDa（ｔ） の演算値（Ｙ）を出力する。そして、この演算
値（Ｙ）は次のステツプにおいてレジスタＲ１
６に記憶される。 (3) 次に、レジスタＲ１６の内容「K36・RVDa
（ｔ−y1）＋RVDa（ｔ）」に係数K35を乗算する
ため、まずレジスタＲ１６の内容がラツチ４０
４に転送された後、 ADR〔Ko〕；ADR〔K35〕 SL1；SELECT(C) CTL；（Ｙ）＝(A)・（Ｘ） で示される内容のセレクト制御信号SL１、演
算制御信号CTLと、係数読出し用のアドレス
情報ADR〔Ko〕が制御信号出力レジスタ３０
３から出力される。 これにより、演算回路４０２には係数K35が
演算入力(A)に供給され、またデータ「K36・
RVDa（ｔ−y1）＋RVDa（ｔ）」が演算入力（Ｘ）
に供給される。これにより、演算回路４０２は （Ｙ）＝(A)・（Ｘ） ＝K35・｛K36・RVDa（ｔ−y1） ＋RVDa（ｔ）｝ で示される演算値（Ｙ）を出力する。この演算
値（Ｙ）は次のステツプにおいてレジスタＲ１
７に記憶される。 (4) 次に、レジスタＲ１７の内容とy1時間前のデ
ータRVDa（ｔ−y1）とを加算し、その加算値
をレジスタＲ１７に再び記憶させるため、前述
のｄ−(1)のステツプと同様にしてメモリMD０
からy1時間前のデータRVDa（ｔ−y1）が読出
されてラツチ１０１にラツチされる。この後、
レジスタＲ１７の内容「K35・｛K36・RVDa（ｔ
−y1）＋RVDa（ｔ）｝」がラツチ４０４に転送さ
れた後、 SL1；SELECT(B) CTL；（Ｙ）＝(B)＋（Ｘ） で示される内容のセレクト制御信号SL１、演
算制御信号CTLが制御信号出力レジスタ３０
３から出力される。これにより、演算回路４０
２は （Ｙ）＝(B)＋（Ｘ） ＝RVDa（ｔ−y1） ＋K35・｛K36・RVDa（ｔ−y1） ＋RVDa（ｔ）｝ で示される演算値（Ｙ）を出力する。この演算
値（Ｙ）は次のステツプにおいてレジスタＲ１
７に記憶され、残響音データRVD2Aとして出
力される。 (5) 次に、レジスタＲ１６の内容「K36・RVDa
（ｔ−y1）＋RVDa（ｔ）」をy1時間遅れたサンプ
リング時刻（ｔ−y1）で使用するため、レジス
タＲ１６の内容がメモリMD０の現在時刻ｔに
対応したアドレスに書込まれる。 (6) この後、y1時間間隔よりさらに密な残響音デ
ータRVD2B，RVD2Cが同様にして形成される。 このようにこの実施例においては、残響音を
形成するためのパラメータおよびフイルタ構成
を制御プログラムによつて自由に変更できるた
め、演奏音の音色や演奏場所に応じた残響音を
付加することができる。 さらに、遅延回路にデイジタルメモリを利用
しているため、残響時間を長くしてもＳ／Ｎ比
が低下せず、音質の良い残響音を付加すること
ができる。さらにまた、遅延時間および振幅レ
ベルが不規則な残響音と規則的な残響音とを形
成する部分を別々の系統で行つているため、複
雑な特性の残響音も小規模構成で形成できる利
点がある。 なお、遅延素子にはBBDやCCDなどのアナ
ログ遅延素子を使用するようにしても良い。 以上の説明から明らかなようにこの考案によれ
ば、初期反射音と残響音を全く独立的に形成して
合成するので、残響音に関連して不用意に初期反
射音を変化させてしまうことがなくなり、後期の
残響音だけを所望の内容に変化させることができ
ため、自然音に近い残響音を持つた楽音を発生さ
せることができる。 また、遅延機能回路にデイジタルメモリを利用
すると、複雑な特性の残響音を小規模構成で形成
することも可能である。
第１図はこの考案の一実施例に使用する残響音
形成部分の基本構成を示すブロツク図、第２図〜
第６図は残響音形成部分の他の例を示すブロツク
図および残響特性図、第７図はこの考案による残
響音付加装置の具体的な一実施例を示すブロツク
図、第８図は第７図の実施例を機能的に表わした
機能ブロツク図、第９図および第１０図は遅延回
路の基本的構成を示すブロツク図、第１１図は第
９図の遅延回路の動作を説明するためのタイムチ
ヤート、第１２図は第７図の実施例において発生
される初期反射音の特性図、第１３図および第１
４図は第７図の実施例において発生される残響音
の特性図、第１５図は第７図の実施例におけるデ
ータメモリの構造を示す図、第１６図は第７図の
実施例におけるデイレイレングスデータメモリの
構造を示す図、第１７図は第７図の実施例におけ
るアドレスカウンタの構造を示す図である。 BPF……バンドパスフイルタ、HPF……ハイ
パスフイルタ、LPF……ローパスフイルタ、
REV・Ｇ１〜REV・Ｇ３……残響音形成回路、
１……初期反射音形成部、２……第１残響音形成
部、３……第２残響音形成部、２Ａ〜２Ｃ，３Ａ
〜３Ｃ……遅延回路、１０……記憶部、２０……
時間情報発生部、３０……アドレス情報発生部、
４０……演算部。
形成部分の基本構成を示すブロツク図、第２図〜
第６図は残響音形成部分の他の例を示すブロツク
図および残響特性図、第７図はこの考案による残
響音付加装置の具体的な一実施例を示すブロツク
図、第８図は第７図の実施例を機能的に表わした
機能ブロツク図、第９図および第１０図は遅延回
路の基本的構成を示すブロツク図、第１１図は第
９図の遅延回路の動作を説明するためのタイムチ
ヤート、第１２図は第７図の実施例において発生
される初期反射音の特性図、第１３図および第１
４図は第７図の実施例において発生される残響音
の特性図、第１５図は第７図の実施例におけるデ
ータメモリの構造を示す図、第１６図は第７図の
実施例におけるデイレイレングスデータメモリの
構造を示す図、第１７図は第７図の実施例におけ
るアドレスカウンタの構造を示す図である。 BPF……バンドパスフイルタ、HPF……ハイ
パスフイルタ、LPF……ローパスフイルタ、
REV・Ｇ１〜REV・Ｇ３……残響音形成回路、
１……初期反射音形成部、２……第１残響音形成
部、３……第２残響音形成部、２Ａ〜２Ｃ，３Ａ
〜３Ｃ……遅延回路、１０……記憶部、２０……
時間情報発生部、３０……アドレス情報発生部、
４０……演算部。
Claims (1)
- 【実用新案登録請求の範囲】 入力信号に対し遅延時間および振幅レベルを個
別に指定し変化させて初期反射音を形成する初期
反射音形成チヤンネルと、 前記入力信号に対し所定の遅延を付与する遅延
手段と、 前記遅延手段の出力信号を周波数特性が互いに
異なる複数の系列に分割するフイルタ手段と、 このフイルタ手段により分割した各系列の信号
に対しそれぞれ遅延時間および振幅レベルを規則
的に変化させて各系列毎に残響音を形成する複数
の残響音形成チヤンネルと、 前記反射音形成チヤンネルおよび前記複数の残
響音形成チヤンネルの全出力を合成して出力信号
を出力する合成手段と を備えてなる残響音付加装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12514181U JPS5831600U (ja) | 1981-08-26 | 1981-08-26 | 残響音付加装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12514181U JPS5831600U (ja) | 1981-08-26 | 1981-08-26 | 残響音付加装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5831600U JPS5831600U (ja) | 1983-03-01 |
| JPH0112320Y2 true JPH0112320Y2 (ja) | 1989-04-11 |
Family
ID=29918985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12514181U Granted JPS5831600U (ja) | 1981-08-26 | 1981-08-26 | 残響音付加装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831600U (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995034883A1 (fr) * | 1994-06-15 | 1995-12-21 | Sony Corporation | Processeur de signaux et dispositif de reproduction sonore |
| US10311845B2 (en) | 2017-03-15 | 2019-06-04 | Casio Computer Co., Ltd. | Filter characteristics changing device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2010318214B2 (en) * | 2009-10-21 | 2013-10-24 | Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. | Reverberator and method for reverberating an audio signal |
| WO2023199815A1 (ja) * | 2022-04-14 | 2023-10-19 | パナソニック インテレクチュアル プロパティ コーポレーション オブ アメリカ | 音響処理方法、プログラム、及び音響処理システム |
-
1981
- 1981-08-26 JP JP12514181U patent/JPS5831600U/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995034883A1 (fr) * | 1994-06-15 | 1995-12-21 | Sony Corporation | Processeur de signaux et dispositif de reproduction sonore |
| US10311845B2 (en) | 2017-03-15 | 2019-06-04 | Casio Computer Co., Ltd. | Filter characteristics changing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5831600U (ja) | 1983-03-01 |
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