JPH0328893A - オーディオ信号データ処理装置 - Google Patents
オーディオ信号データ処理装置Info
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- JPH0328893A JPH0328893A JP1163321A JP16332189A JPH0328893A JP H0328893 A JPH0328893 A JP H0328893A JP 1163321 A JP1163321 A JP 1163321A JP 16332189 A JP16332189 A JP 16332189A JP H0328893 A JPH0328893 A JP H0328893A
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- signal data
- audio signal
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Links
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- 230000015654 memory Effects 0.000 claims abstract description 82
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- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 8
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Landscapes
- Reverberation, Karaoke And Other Acoustics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はオーディオ信号データ処理装置に関する。
背景技術
家庭や車内においてコンサートホールや劇場における音
響空間、例えば、残響音や臨場感を作り出すために音場
制御をなすことができるオーディオ信号データ処理装置
が公知であり、例えば、特開昭64−72615号公報
に示されている。このようなオーディオ信号データ処理
装置は、チューナ等のオーディオ信号源から出力された
オーディオ信号をディジタル処理することにより音場制
御を施すDSP (ディジタル信号処理プロセッサ)が
設けられている。DSPは四則演算等の演算処理を行な
う演算手段、該演算手段に供給するオーディオ信号デー
タを記憶するデータメモリやデータメモリに記憶された
信号データに乗算する係数データを記憶する係数メモリ
を備えている。また信号データを遅延させるための遅延
用メモリを外付けできるように構戊されている。更に、
遅延用メモリへの信号データの書き込みから読み出しま
での時間を示す遅延時間データを記憶する遅延時間メモ
リも備えている。DSP内においては予め定められたプ
ログラムに従ってメモリ間で又はメモリから演算手段へ
データが転送されて信号データの演算処理が高速で繰り
返し行なわれる。例えば、入力された信号データを遅延
用メモリに転送して遅延させることにより遅延信号デー
タを作成し、その遅延信号データをデータメモリを介し
て演算手段に転送して係数データと乗算することにより
レベル減衰を考慮した反射音データを得ることにより音
響空間を作成するのである。
響空間、例えば、残響音や臨場感を作り出すために音場
制御をなすことができるオーディオ信号データ処理装置
が公知であり、例えば、特開昭64−72615号公報
に示されている。このようなオーディオ信号データ処理
装置は、チューナ等のオーディオ信号源から出力された
オーディオ信号をディジタル処理することにより音場制
御を施すDSP (ディジタル信号処理プロセッサ)が
設けられている。DSPは四則演算等の演算処理を行な
う演算手段、該演算手段に供給するオーディオ信号デー
タを記憶するデータメモリやデータメモリに記憶された
信号データに乗算する係数データを記憶する係数メモリ
を備えている。また信号データを遅延させるための遅延
用メモリを外付けできるように構戊されている。更に、
遅延用メモリへの信号データの書き込みから読み出しま
での時間を示す遅延時間データを記憶する遅延時間メモ
リも備えている。DSP内においては予め定められたプ
ログラムに従ってメモリ間で又はメモリから演算手段へ
データが転送されて信号データの演算処理が高速で繰り
返し行なわれる。例えば、入力された信号データを遅延
用メモリに転送して遅延させることにより遅延信号デー
タを作成し、その遅延信号データをデータメモリを介し
て演算手段に転送して係数データと乗算することにより
レベル減衰を考慮した反射音データを得ることにより音
響空間を作成するのである。
また係数データや遅延時間データは操作により音場モー
ドが切り換えられる毎にDSP外のマイクロコンピュー
タから新たなデータが転送されて書換えられ、様々な音
響空間を作或できるようになっている。
ドが切り換えられる毎にDSP外のマイクロコンピュー
タから新たなデータが転送されて書換えられ、様々な音
響空間を作或できるようになっている。
しかしながら、実際には壁によって反射音の周波数特性
が変化するので、必ずしも実際の音場に等しい音響空間
が得られる訳ではないという問題点があった。
が変化するので、必ずしも実際の音場に等しい音響空間
が得られる訳ではないという問題点があった。
発明の概要
本発明の目的は、実際の音場に精密に近似させることが
できるオーディオ信号データ処理装置を提供することで
ある。
できるオーディオ信号データ処理装置を提供することで
ある。
本発明によるオーディオ信号データ処理装置は、オーデ
ィオ信号データを順次供給する入力手段と、オーディオ
信号データをデータメモリへ書き込みかつ読み出すデー
タメモリ制御手段と、データメモリからオーディオ信号
データを順次読み出して遅延用メモリの書き込みアドレ
スで指定される位置に記憶せしめる一方オーディオ信号
データを遅延用メモリの読み出しアドレスで指定される
位置から順次読み出してデータメモリに書き込む遅延メ
モリ制御手段と、書き込みアドレス及び読み出しアドレ
スを指定するアドレス指定手段と、係数データを記憶す
る係数メモリと、該係数メモリから係数データを順次読
み出す係数メモリ制御手段と、遅延メモリ制御手段によ
って読み出されてデータメモリに書き込まれたオーディ
オ信号データに係数データを乗算しかつそれを累算する
演算手段と、該演算手段による累算値に応じてオーディ
オ信号データを出力する出力手段とからなり、演算手段
がデータメモリから書込順に応じた読出順にてオーディ
オ信号データを読み出す読出手段と、該読出手段によっ
て読み出されたオーディオ信号データをその読出順にお
ける所定数毎に群分けして得られるデータ群の各群毎の
オーディオ信号データ各々に係数データを乗算した後得
られる乗算値を互いに加算する複数の乗加算手段と、乗
加算手段各々によって得られる演算値にフィルタ特性演
算を施すフィルタ手段と、フィルタ手段によって得られ
る演算値を互いに加算する加算手段を含み、フィルタ手
段のフィルタ特性が調整可能であることを特徴としてい
る。
ィオ信号データを順次供給する入力手段と、オーディオ
信号データをデータメモリへ書き込みかつ読み出すデー
タメモリ制御手段と、データメモリからオーディオ信号
データを順次読み出して遅延用メモリの書き込みアドレ
スで指定される位置に記憶せしめる一方オーディオ信号
データを遅延用メモリの読み出しアドレスで指定される
位置から順次読み出してデータメモリに書き込む遅延メ
モリ制御手段と、書き込みアドレス及び読み出しアドレ
スを指定するアドレス指定手段と、係数データを記憶す
る係数メモリと、該係数メモリから係数データを順次読
み出す係数メモリ制御手段と、遅延メモリ制御手段によ
って読み出されてデータメモリに書き込まれたオーディ
オ信号データに係数データを乗算しかつそれを累算する
演算手段と、該演算手段による累算値に応じてオーディ
オ信号データを出力する出力手段とからなり、演算手段
がデータメモリから書込順に応じた読出順にてオーディ
オ信号データを読み出す読出手段と、該読出手段によっ
て読み出されたオーディオ信号データをその読出順にお
ける所定数毎に群分けして得られるデータ群の各群毎の
オーディオ信号データ各々に係数データを乗算した後得
られる乗算値を互いに加算する複数の乗加算手段と、乗
加算手段各々によって得られる演算値にフィルタ特性演
算を施すフィルタ手段と、フィルタ手段によって得られ
る演算値を互いに加算する加算手段を含み、フィルタ手
段のフィルタ特性が調整可能であることを特徴としてい
る。
実施例
以下、本−発明の実施例を図面を参照しつつ詳細に説明
する。
する。
第1図に示した本発明の一実施例たるオーディオ信号デ
ータ処理装置においては、アナログオーディオ信号がA
/D変換器1を介してDSP2内の人出力インターフェ
ース3に供給される。人出カインターフェース3には第
1データバス4が接続されている。第1データバス4に
はオーディオ信号データを記憶するデータメモリとして
2つの信号データRAM5.6が接続されている。また
、データバス4にはバッファメモリ7が接続されており
、バッファメモリ7の出力は乗算器8の一方の入力に接
続されている。乗算器8の他方の入力には係数データを
保持するためのバッファメモリ9が接続され、バッファ
メモリ9には更に複数の係数データを記憶する係数デー
タRAMIOが接続されている。ALU (演算器)1
1は乗算器8の計算出力の累算等の演算をするために設
けられており、一方の入力に乗算器8の計算出力が供給
される。他方の入力にはALUIIの計算出力を保持す
るアキュームレータ12の出力が供給される。またアキ
ュームレータ12の出力はデータバス4に接続されてい
る。
ータ処理装置においては、アナログオーディオ信号がA
/D変換器1を介してDSP2内の人出力インターフェ
ース3に供給される。人出カインターフェース3には第
1データバス4が接続されている。第1データバス4に
はオーディオ信号データを記憶するデータメモリとして
2つの信号データRAM5.6が接続されている。また
、データバス4にはバッファメモリ7が接続されており
、バッファメモリ7の出力は乗算器8の一方の入力に接
続されている。乗算器8の他方の入力には係数データを
保持するためのバッファメモリ9が接続され、バッファ
メモリ9には更に複数の係数データを記憶する係数デー
タRAMIOが接続されている。ALU (演算器)1
1は乗算器8の計算出力の累算等の演算をするために設
けられており、一方の入力に乗算器8の計算出力が供給
される。他方の入力にはALUIIの計算出力を保持す
るアキュームレータ12の出力が供給される。またアキ
ュームレータ12の出力はデータバス4に接続されてい
る。
信号データRAM5にはメモリ#Igr1回路31が接
続されている。メモリ制御回路31はRAM5の指定ア
ドレスへのデータ書き込み及び指定アドレスからデータ
の読み出しを制御する制御信号を発生する。信号データ
RAM6にはメモリ制御回路31と同様のメモリ制御回
路32が切替回路33を介して接続されている。切替回
路33はメモリ制御回路31からの制御信号によってR
AM6の指定アドレスへのデータ書き込み及び指定アド
レスからデータの読み出しが行なわれるように切り替え
る。また、RAMI Oにはメモリ制御回路31と同様
のメモリ制御回路34が接続されている。
続されている。メモリ制御回路31はRAM5の指定ア
ドレスへのデータ書き込み及び指定アドレスからデータ
の読み出しを制御する制御信号を発生する。信号データ
RAM6にはメモリ制御回路31と同様のメモリ制御回
路32が切替回路33を介して接続されている。切替回
路33はメモリ制御回路31からの制御信号によってR
AM6の指定アドレスへのデータ書き込み及び指定アド
レスからデータの読み出しが行なわれるように切り替え
る。また、RAMI Oにはメモリ制御回路31と同様
のメモリ制御回路34が接続されている。
信号データRAM6は第1データバス4とは別の第2デ
ータバス14にも接続されている。具体的には第2図に
示すようにRAM6と第1データバス4との間には3ス
テートバッファ39a 39bが設けられ、また、RA
M6と第2データバス14との間には3ステートバッフ
740a Jobが設けられている。ステートバッフ
ァ39a,39b,40a,40bは後述のシーケンス
コントローラ18からの命令信号に応じて個別にオンと
なる。すなわち、第1データバス4からの信号テ− 9
ヲR A M 6に書き込む場合にはステートバッフ
ァ39aがオンとなり、RAM6から第1データバス4
に信号データを読み出す場合にはステートバッファ39
bがオンとなる。同様に第2データバス14からの信号
データをRAM6に書き込む場合にはステートバッフ7
40aがオンとなり、RAM6から第2データバス14
に信号データを読み出す場合にはステートバッファ40
bがオンとなる。このように命令信号に応じてオンとな
るステ−}z<ッ771.t39a.39b,40a,
40bのうちの常にいずれか1である。
ータバス14にも接続されている。具体的には第2図に
示すようにRAM6と第1データバス4との間には3ス
テートバッファ39a 39bが設けられ、また、RA
M6と第2データバス14との間には3ステートバッフ
740a Jobが設けられている。ステートバッフ
ァ39a,39b,40a,40bは後述のシーケンス
コントローラ18からの命令信号に応じて個別にオンと
なる。すなわち、第1データバス4からの信号テ− 9
ヲR A M 6に書き込む場合にはステートバッフ
ァ39aがオンとなり、RAM6から第1データバス4
に信号データを読み出す場合にはステートバッファ39
bがオンとなる。同様に第2データバス14からの信号
データをRAM6に書き込む場合にはステートバッフ7
40aがオンとなり、RAM6から第2データバス14
に信号データを読み出す場合にはステートバッファ40
bがオンとなる。このように命令信号に応じてオンとな
るステ−}z<ッ771.t39a.39b,40a,
40bのうちの常にいずれか1である。
データバス14には外部RAMI 5とのデータ転送用
のインターフェース16が接続されている。
のインターフェース16が接続されている。
外部RAM15はオーディオ信号データの遅延信号デー
タを作成するために設けられた遅延用メモリであり、記
憶容量が大なるほど遅延時間の長い信号データを作成す
ることができる。RAM15の書き込み及び読み出しア
ドレスを指定するためにメモリ制御回路35が設けられ
、メモリ制御回路35には遅延時間データRAM17が
接続されている。RAMI7における遅延時間データの
書き込み及び読み出しはメモリ制御回路38によって制
御される。
タを作成するために設けられた遅延用メモリであり、記
憶容量が大なるほど遅延時間の長い信号データを作成す
ることができる。RAM15の書き込み及び読み出しア
ドレスを指定するためにメモリ制御回路35が設けられ
、メモリ制御回路35には遅延時間データRAM17が
接続されている。RAMI7における遅延時間データの
書き込み及び読み出しはメモリ制御回路38によって制
御される。
インターフェース3,16、乗算器8、バッファメモリ
7,9、ALUI 1、アキュームレータl2、メモリ
制御回路31,32,34,35.38及び切替回路3
3の動作はシーケンスコントローラ18によって制御さ
れる。シーケンスコントローラ18にはプログラムRA
M19が接続されており、プログラムRAM19に書き
込まれたプログラムに従って動作する。プログラムRA
M1つにはプログラムカウンタ2oが接続され、プログ
ラムカウンタ20の計数値が加算される毎にその新たな
計数値に対応するステップの命令コードがプログラムR
AM19から読み出されてシーケンスコントローラl8
に供給される。また、シーケンスコントローラ18には
後述のマイクロコンヒュータ24からの指令を複数保持
するレジスタ21が接続されている。
7,9、ALUI 1、アキュームレータl2、メモリ
制御回路31,32,34,35.38及び切替回路3
3の動作はシーケンスコントローラ18によって制御さ
れる。シーケンスコントローラ18にはプログラムRA
M19が接続されており、プログラムRAM19に書き
込まれたプログラムに従って動作する。プログラムRA
M1つにはプログラムカウンタ2oが接続され、プログ
ラムカウンタ20の計数値が加算される毎にその新たな
計数値に対応するステップの命令コードがプログラムR
AM19から読み出されてシーケンスコントローラl8
に供給される。また、シーケンスコントローラ18には
後述のマイクロコンヒュータ24からの指令を複数保持
するレジスタ21が接続されている。
プログラムRAM19及びレジスタ21はメインバス2
2に各々接続されている。メインバス22にはインター
フェース23を介してマイクロコンピュータ24が接続
されている。またメインバス22には転送バッファ26
.27が接続されている。転送バッファ26はマイクロ
コンピュータ24から供給される係数データをRAMI
Oに記憶させるために一時的に保持する。転送バッファ
27はマイクロコンピュータ24から供給される遅延時
間データをRAM17に記憶させるために一時的に保持
する。
2に各々接続されている。メインバス22にはインター
フェース23を介してマイクロコンピュータ24が接続
されている。またメインバス22には転送バッファ26
.27が接続されている。転送バッファ26はマイクロ
コンピュータ24から供給される係数データをRAMI
Oに記憶させるために一時的に保持する。転送バッファ
27はマイクロコンピュータ24から供給される遅延時
間データをRAM17に記憶させるために一時的に保持
する。
マイクロコンピュータ24はマイクロプロセッサ、RA
M,ROM及びインターフェース(共に図示せず)から
構成されている。マイクロコンピュータ24にはキーボ
ード25が接続されている。
M,ROM及びインターフェース(共に図示せず)から
構成されている。マイクロコンピュータ24にはキーボ
ード25が接続されている。
キーボード25には音場特性の異なるホール1、ホール
2・・・・・・の如く音場モードを指定する複数のモー
ドキーやグラフィックイコライザ調整の周波数帯域設定
キー、レベル調整キー及びミュートキー(共に図示せず
)等の複数のキーが設けられている。マイクロコンピュ
ータ24のROMにはマイクロコンピュータ24自身が
処理するDSP制御プログラムの他にシーケンスコント
ローラ18が処理する複数のシーケンス制御プログラム
、RAMIOに供給する複数の初期反射音用レベルの係
数データ群、第1〜第4フィルタ用の複数の係数データ
群、RAM17に供給する読み出しアドレス設定用の複
数の遅延時間データ群が予め書き込まれている。
2・・・・・・の如く音場モードを指定する複数のモー
ドキーやグラフィックイコライザ調整の周波数帯域設定
キー、レベル調整キー及びミュートキー(共に図示せず
)等の複数のキーが設けられている。マイクロコンピュ
ータ24のROMにはマイクロコンピュータ24自身が
処理するDSP制御プログラムの他にシーケンスコント
ローラ18が処理する複数のシーケンス制御プログラム
、RAMIOに供給する複数の初期反射音用レベルの係
数データ群、第1〜第4フィルタ用の複数の係数データ
群、RAM17に供給する読み出しアドレス設定用の複
数の遅延時間データ群が予め書き込まれている。
DSP2内にはクロックジエネレータ28が設けられて
おり、クロックジエネレータ28からクロックパルスが
シーケンスコントローラ18やプログラムカウンタ20
に供給される。またクロツクジェネレータ28から発生
されるクロックパルスはA/D変換器1のサンプリング
のタイミング信号として供給される。
おり、クロックジエネレータ28からクロックパルスが
シーケンスコントローラ18やプログラムカウンタ20
に供給される。またクロツクジェネレータ28から発生
されるクロックパルスはA/D変換器1のサンプリング
のタイミング信号として供給される。
また、インターフェース3から出力されるオーディオ信
号データはミュートスイッチ回路30に供給される。ミ
ュートスイッチ回路30のオン時にはオーディオ信号デ
ータは更にデイジタルフィルタ36を介してD/A変換
器37に供給される。
号データはミュートスイッチ回路30に供給される。ミ
ュートスイッチ回路30のオン時にはオーディオ信号デ
ータは更にデイジタルフィルタ36を介してD/A変換
器37に供給される。
ミュートスイッチ回路30のオンオフはシーケンスコン
トローラ18から出力される命令信号によって制御され
るようになっている。
トローラ18から出力される命令信号によって制御され
るようになっている。
かかる構成において、上記したミュートスイッチ回路3
0のオンオフ等の命令信号の他に、シーケンスコントロ
ーラ18は転送バッファ26に保持された係数データ群
をRAMIOに転送する命令信号、転送バッファ27に
保持されたアドレスデータ群をRAM17に転送する命
令信号、インターフェース3からのオーディオ信号デー
タの信号データRAM5.6の指定アドレスへの転送命
令信号、信号データRAM5.6の指定アドレスから信
号データを読み出してバツファメモリ7へ転送する命令
信号、RAMIOの指定アドレスから係数データを読み
出してバツファメモリ9へ転送する命令信号、ALUI
Iの各種演算動作命令信号、アキュームレータ12に保
持された信号データの信号データRAM5.6の指定ア
ドレス又はバッファメモリ7への転送命令信号、信号デ
ータRAM6の指定アドレスから外部RAM15の書き
込み指定アドレスへの転送命令信号、外部RAM15の
遅延指定アドレスから信号データRAM6の指定アドレ
スへの転送命令信号、RAM5.6及び外部RAM15
を初期化するためのリセット命令信号等の命令信号を発
生する。これらの命令信号はマイクロコンピュータ24
からの指令又はプログラムRAM19に記憶されたプロ
グラムに従って適切なタイミングで発生される。なお、
マイクロコンピュータ24からの指令は指令レジスタ2
1に保持されるので、シーケンスコントローラ18はプ
ログラムに従った動作中に指令レジスタ21の内容を監
視して割り込み動作によりマイクロコンピュータ24か
らの指令に対する命令信号の発生を行なう。指令レジス
タ21に保持された指令はそれに対応する命令信号が発
生されると例えば、シーケンスコントローラ18によっ
てキャンセルされる。
0のオンオフ等の命令信号の他に、シーケンスコントロ
ーラ18は転送バッファ26に保持された係数データ群
をRAMIOに転送する命令信号、転送バッファ27に
保持されたアドレスデータ群をRAM17に転送する命
令信号、インターフェース3からのオーディオ信号デー
タの信号データRAM5.6の指定アドレスへの転送命
令信号、信号データRAM5.6の指定アドレスから信
号データを読み出してバツファメモリ7へ転送する命令
信号、RAMIOの指定アドレスから係数データを読み
出してバツファメモリ9へ転送する命令信号、ALUI
Iの各種演算動作命令信号、アキュームレータ12に保
持された信号データの信号データRAM5.6の指定ア
ドレス又はバッファメモリ7への転送命令信号、信号デ
ータRAM6の指定アドレスから外部RAM15の書き
込み指定アドレスへの転送命令信号、外部RAM15の
遅延指定アドレスから信号データRAM6の指定アドレ
スへの転送命令信号、RAM5.6及び外部RAM15
を初期化するためのリセット命令信号等の命令信号を発
生する。これらの命令信号はマイクロコンピュータ24
からの指令又はプログラムRAM19に記憶されたプロ
グラムに従って適切なタイミングで発生される。なお、
マイクロコンピュータ24からの指令は指令レジスタ2
1に保持されるので、シーケンスコントローラ18はプ
ログラムに従った動作中に指令レジスタ21の内容を監
視して割り込み動作によりマイクロコンピュータ24か
らの指令に対する命令信号の発生を行なう。指令レジス
タ21に保持された指令はそれに対応する命令信号が発
生されると例えば、シーケンスコントローラ18によっ
てキャンセルされる。
キーボード25のいずれかのモードキーが操作されると
、マイクロコンピュータ24は第3図に示すように現在
の音場モードと異なる音場モードを指定するモードキー
の操作か否かを判別する(ステップ41)。現在の音場
モードと異なる音場モードの指定の場合にはシーケンス
制御プログラムの変更を要するか否かを判別する(ステ
ップ42)。シーケンス制御プログラムの変更を要しな
い場合には後述のステップ49に進む。一方、シーケン
ス制御プログラムの変更を要する場合には直ちにミュー
トスイッチ回路30をオフにせしめてミュート状態とす
るためにミュート指令をシーケンスコントローラ18に
対して発生し(ステップ43)、操作されたキーに対応
するシーケンス制御プログラム、初期反射音のレベルを
示す係数データ群α1,α2・・・・・・αn及び初期
反射音の遅延時間データ群tl,t2・・・・・・tn
をROMから読み出して転送する(ステップ44〜46
)。
、マイクロコンピュータ24は第3図に示すように現在
の音場モードと異なる音場モードを指定するモードキー
の操作か否かを判別する(ステップ41)。現在の音場
モードと異なる音場モードの指定の場合にはシーケンス
制御プログラムの変更を要するか否かを判別する(ステ
ップ42)。シーケンス制御プログラムの変更を要しな
い場合には後述のステップ49に進む。一方、シーケン
ス制御プログラムの変更を要する場合には直ちにミュー
トスイッチ回路30をオフにせしめてミュート状態とす
るためにミュート指令をシーケンスコントローラ18に
対して発生し(ステップ43)、操作されたキーに対応
するシーケンス制御プログラム、初期反射音のレベルを
示す係数データ群α1,α2・・・・・・αn及び初期
反射音の遅延時間データ群tl,t2・・・・・・tn
をROMから読み出して転送する(ステップ44〜46
)。
シーケンス制御プログラムはインターフェース23、そ
してメインバス22を介してRAM19に転送されて図
示しないプログラムメモリ制御回路によって書き込まれ
る。係数データ群はインターフェース23、そしてメイ
ンバス22を介して転送バッフ726に転送される。遅
延時間データ群はイ冫・ターフェース23、そしてメイ
ンバス22を介して転送バッフ727に転送される。こ
のように係数データ及び遅延時間データを転送バッファ
26、27に転送すると、マイクロコンピュータ24は
シーケンスコントローラ18に対してデータ切替指令を
発生し(ステップ47)、更に初期化指令を発生する(
ステップ48)。シーケンスコントローラ18はデータ
切替指令に応じてメモリ制御回路34.38に対して所
定の命令信号を発生して転送バッファ26に転送された
係数データ群をRAMIOの所定域に書き込ませ、また
転送バッファ27に転送された遅延時間データ群をRA
MI7の所定域に書き込ませる。また、シーケンスコン
トローラ18は?77M化指令に応じて上記したリセッ
ト命令信号をメモリ制御回路31,32、35に対して
発生するので、メモリ制御回路31,32.35によっ
て信号データRAM56及び外部RAM15の全ての記
憶域に“0″が書き込まれる。
してメインバス22を介してRAM19に転送されて図
示しないプログラムメモリ制御回路によって書き込まれ
る。係数データ群はインターフェース23、そしてメイ
ンバス22を介して転送バッフ726に転送される。遅
延時間データ群はイ冫・ターフェース23、そしてメイ
ンバス22を介して転送バッフ727に転送される。こ
のように係数データ及び遅延時間データを転送バッファ
26、27に転送すると、マイクロコンピュータ24は
シーケンスコントローラ18に対してデータ切替指令を
発生し(ステップ47)、更に初期化指令を発生する(
ステップ48)。シーケンスコントローラ18はデータ
切替指令に応じてメモリ制御回路34.38に対して所
定の命令信号を発生して転送バッファ26に転送された
係数データ群をRAMIOの所定域に書き込ませ、また
転送バッファ27に転送された遅延時間データ群をRA
MI7の所定域に書き込ませる。また、シーケンスコン
トローラ18は?77M化指令に応じて上記したリセッ
ト命令信号をメモリ制御回路31,32、35に対して
発生するので、メモリ制御回路31,32.35によっ
て信号データRAM56及び外部RAM15の全ての記
憶域に“0″が書き込まれる。
マイクロコンピュータ24は更に、キー操作がウオール
モードの変更を要するものであるか否かを判別する(ス
テップ4つ)。ウオールモードの変更を要する場合には
操作キーに対応する第1〜第4フィルタの係数データ群
(β1,β2・・・・・・βm)+・・・・・・・・・
(β1,β2・・・・・・βm)4をROMから読み出
して転送する(ステップ50)。第1フィルタは壁に1
回反射したとき音圧が受ける周波数特性を有し、第2フ
ィルタは壁に2回反射したとき音圧が受ける周波数特性
を有し、第3フィルタは壁に3回反射したとき音圧が受
ける周波数特性を有し、第4フィルタは壁に4回反射し
たとき音圧が受ける周波数特性を有する。なお、mは例
えば、3である。フィルタの係数データ群もインターフ
ェース23、そしてメインバス22を介して転送バッフ
ァ26に転送される。係数データを転送バッファ26に
転送すると、マイクロコンピュータ24はシーケンスコ
ントローラ18に対してデータ切替指令を発生し(ステ
ップ51)、フィルタの係数データ群をRAMIOの所
定域に書き込ませる。RAMIOには第4図に示すよう
に異なる領域に初期反射音の係数データ群及び4つのフ
ィルタの係数データ群が記憶される。
モードの変更を要するものであるか否かを判別する(ス
テップ4つ)。ウオールモードの変更を要する場合には
操作キーに対応する第1〜第4フィルタの係数データ群
(β1,β2・・・・・・βm)+・・・・・・・・・
(β1,β2・・・・・・βm)4をROMから読み出
して転送する(ステップ50)。第1フィルタは壁に1
回反射したとき音圧が受ける周波数特性を有し、第2フ
ィルタは壁に2回反射したとき音圧が受ける周波数特性
を有し、第3フィルタは壁に3回反射したとき音圧が受
ける周波数特性を有し、第4フィルタは壁に4回反射し
たとき音圧が受ける周波数特性を有する。なお、mは例
えば、3である。フィルタの係数データ群もインターフ
ェース23、そしてメインバス22を介して転送バッフ
ァ26に転送される。係数データを転送バッファ26に
転送すると、マイクロコンピュータ24はシーケンスコ
ントローラ18に対してデータ切替指令を発生し(ステ
ップ51)、フィルタの係数データ群をRAMIOの所
定域に書き込ませる。RAMIOには第4図に示すよう
に異なる領域に初期反射音の係数データ群及び4つのフ
ィルタの係数データ群が記憶される。
ステップ51の実行後、ミュートスイッチ回路30をオ
ンにせしめてミュート状態を解除するためのミュート解
除指令をシーケンスコントローラ18に対して発生する
(ステップ52)。すなわち、ミュートスイッチ回路3
0は現在の音場モードを他の音場モードに切替えるため
にRAMIO17及び1つ内のデータやプログラムを変
更する期間だけオフとなるのである。これはデータやプ
ログラムの変更により生ずる雑音信号が出力されること
を防止するためである。
ンにせしめてミュート状態を解除するためのミュート解
除指令をシーケンスコントローラ18に対して発生する
(ステップ52)。すなわち、ミュートスイッチ回路3
0は現在の音場モードを他の音場モードに切替えるため
にRAMIO17及び1つ内のデータやプログラムを変
更する期間だけオフとなるのである。これはデータやプ
ログラムの変更により生ずる雑音信号が出力されること
を防止するためである。
次に、DSP2内における信号データ処理動作について
説明する。A/D変換器1に入力されるオーディオ信号
はクロックジェネレータ28からのクロックパルスに同
期したサンプリング周期毎に1のサンプルデータとして
のオーディオ信号データ群d,,d2・・・・・・dn
に変換され、そのオーディオ信号データ群はインターフ
ェース3を介して第1データバス4に供給される。デー
タバス4に供給された信号データ群はRAM5又は6に
供給されて記憶される。
説明する。A/D変換器1に入力されるオーディオ信号
はクロックジェネレータ28からのクロックパルスに同
期したサンプリング周期毎に1のサンプルデータとして
のオーディオ信号データ群d,,d2・・・・・・dn
に変換され、そのオーディオ信号データ群はインターフ
ェース3を介して第1データバス4に供給される。デー
タバス4に供給された信号データ群はRAM5又は6に
供給されて記憶される。
RAM6に書き込まれた信号データはデータバス14に
よってインターフェース16内の出力レジスタ(図示せ
ず)に順次転送され、更にその出力レジスタから外部R
AM15の書き込みアドレスで指定され記憶位置に書き
込まれる。この書き込みアドレスはメモリ制御回路35
によって制御され外部RAM15の記憶位置数に対応し
た数のアドレスを所定の順番で転送信号データ毎に変化
される。外部RAMI 5において読み出しアドレスで
指定される記憶位置の信号データが読み出されてインタ
ーフェース16内の入力レジスタ(図示せず)に転送さ
れる。読み出しアドレスは、RAM17に記憶された遅
延時間データがメモリ制御回路38によって読み出され
てメモリ制御回路35に供給されるので、メモリ制御回
路35において供給される遅延時間データに応じて書き
込みアドレスを基準に設定される。すなわち、遅延時間
データにより1つの信号データのRAM15への書き込
みタイミングとその読み出しタイミングとの間が遅延時
間となるのである。インターフェース16内の入力レジ
スタに転送保持された信号データはデータバス14によ
って信号データRAM6に転送される。この外部RAM
15との転送動作により音場制御用の遅延オーディオ信
号データが作成されるのである。
よってインターフェース16内の出力レジスタ(図示せ
ず)に順次転送され、更にその出力レジスタから外部R
AM15の書き込みアドレスで指定され記憶位置に書き
込まれる。この書き込みアドレスはメモリ制御回路35
によって制御され外部RAM15の記憶位置数に対応し
た数のアドレスを所定の順番で転送信号データ毎に変化
される。外部RAMI 5において読み出しアドレスで
指定される記憶位置の信号データが読み出されてインタ
ーフェース16内の入力レジスタ(図示せず)に転送さ
れる。読み出しアドレスは、RAM17に記憶された遅
延時間データがメモリ制御回路38によって読み出され
てメモリ制御回路35に供給されるので、メモリ制御回
路35において供給される遅延時間データに応じて書き
込みアドレスを基準に設定される。すなわち、遅延時間
データにより1つの信号データのRAM15への書き込
みタイミングとその読み出しタイミングとの間が遅延時
間となるのである。インターフェース16内の入力レジ
スタに転送保持された信号データはデータバス14によ
って信号データRAM6に転送される。この外部RAM
15との転送動作により音場制御用の遅延オーディオ信
号データが作成されるのである。
一方、RAMIOから読み出された係数データはバッフ
ァメモリ9に供給されて保持される。ンーケンスコント
ローラ18によってタイミングが適切にとられることに
より、バッファメモリ7にはRAM5.6又はアキュー
ムレータ12から信号データが転送され、乗算器8はバ
ソファメモリ7に保持された信号データとバッファメモ
リ9に保持された係数データとを乗算する。例えば、信
号データ群d,,d2・・・・・・doと係数データ群
α1,α2・・・・・・αnとを積和演算する場合には
、先ず、バッファメモリ7にd1が保持出力され、バヅ
ファメモリ9にα1が保持出力され、乗算器8において
α1 ・d1が演算され、このα1 ・d1にALUI
IにおいてOを加算し、その演算結果がアキュームレー
タ12において保持される。次いで、バッファメモリ7
にd2が保持出力され、バッファメモリ9にα2が保持
出力され、乗算器8においてα2 ・d2が演算される
と、アキュームレータ12からα1 ・d1が出力され
てALU11においてα1 ・d1+α2・d2が演算
される。これを繰り返すことよりfαt −dtが算出
される。
ァメモリ9に供給されて保持される。ンーケンスコント
ローラ18によってタイミングが適切にとられることに
より、バッファメモリ7にはRAM5.6又はアキュー
ムレータ12から信号データが転送され、乗算器8はバ
ソファメモリ7に保持された信号データとバッファメモ
リ9に保持された係数データとを乗算する。例えば、信
号データ群d,,d2・・・・・・doと係数データ群
α1,α2・・・・・・αnとを積和演算する場合には
、先ず、バッファメモリ7にd1が保持出力され、バヅ
ファメモリ9にα1が保持出力され、乗算器8において
α1 ・d1が演算され、このα1 ・d1にALUI
IにおいてOを加算し、その演算結果がアキュームレー
タ12において保持される。次いで、バッファメモリ7
にd2が保持出力され、バッファメモリ9にα2が保持
出力され、乗算器8においてα2 ・d2が演算される
と、アキュームレータ12からα1 ・d1が出力され
てALU11においてα1 ・d1+α2・d2が演算
される。これを繰り返すことよりfαt −dtが算出
される。
第5図に示すように右チャンネルのグラフィックイコラ
イザ(G. E. Q)処理、左チャンネルの音場制
御(S.F.C)処理、左チャンネルのグラフィックイ
コライザ処理、そして右チャンネルの音場制御処理の順
序で処理が繰り返し行なわれる。この4つの処理は第1
データバス4を用いた処理である。一方、上記した遅延
オーディオ信号データの作成処理はこれらグラフィック
イコライザ処理、及び音場制御処理と並行して行なわれ
る。すなわち、第5図に示すように右チャンネルのグラ
フインクイコライザ処理及び左チャンネルの音場制御処
理中には第2データパスにより外部RAM15から信号
データRAM6へ右チャンネルの音場制御処理用の遅延
オーディオ信号データの転送処理が行なわれ、また左チ
ャンネルのグラフィックイコライザ処理及び右チャンネ
ルの音場制御処理中には第2データパスにより外部RA
M15から信号データRAM6へ左チャンネルの音場制
御処理用の遅延オーディオ信号データの転送処理が行な
われる。
イザ(G. E. Q)処理、左チャンネルの音場制
御(S.F.C)処理、左チャンネルのグラフィックイ
コライザ処理、そして右チャンネルの音場制御処理の順
序で処理が繰り返し行なわれる。この4つの処理は第1
データバス4を用いた処理である。一方、上記した遅延
オーディオ信号データの作成処理はこれらグラフィック
イコライザ処理、及び音場制御処理と並行して行なわれ
る。すなわち、第5図に示すように右チャンネルのグラ
フインクイコライザ処理及び左チャンネルの音場制御処
理中には第2データパスにより外部RAM15から信号
データRAM6へ右チャンネルの音場制御処理用の遅延
オーディオ信号データの転送処理が行なわれ、また左チ
ャンネルのグラフィックイコライザ処理及び右チャンネ
ルの音場制御処理中には第2データパスにより外部RA
M15から信号データRAM6へ左チャンネルの音場制
御処理用の遅延オーディオ信号データの転送処理が行な
われる。
かかる音場制御処理動作と同一の動作を行なう等価回路
を示すと、第6図のように横或される。
を示すと、第6図のように横或される。
この第6図においてディジタル遅延回路61、62が左
右チャンネルの遅延オーディオ信号データを作成する動
作をし、15個の係数乗算用乗算器A1〜AI5からな
る乗算回路63.64が信号データ及び遅延オーディオ
信号データに係数α1〜α15を乗算する。左チャンネ
ルにおいては、乗算器A2〜A5の各出力データは加算
器65によって加算され、乗算器A6〜A9の各出力デ
ータは加算器66によって加算され,乗算器AIO’=
AI3の各出力データは加算器67によって加算されま
た乗算器AM,AI5の各出力データは加算器68によ
って加算される。各加算器65〜68の出力には第1〜
第4フィルタとしてのフィルタ71〜74が接続されて
いる。フィルタ71は係数乗算用乗算器81,82.8
3、加算器84.85及び遅延素子86.87からなる
。遅延素子86,87はアキュームレータ12に保持さ
れることにより生ずるシーケンス制御プログラムの1ス
テップの期間に相当する。加算器65から供給されるデ
ータは乗算器81によって係数β3が乗算されると共に
遅延素子86によって1ステップ期間だけ遅延されて乗
算器82に供給される。乗算器82は供給されるデータ
に係数β2を乗算する。乗算器81.82の出力データ
は加算器84によって加算される。この加算出力は加算
器85に供給されて乗算器83の出力データと加算され
る。加算器85の出力データがフィルタ71の出力とな
ると共に遅延素子87によって1ステップ期間だけ遅延
されて乗算器83に供給される。乗算器83は供給され
るデータに係数β1を乗算する。フィルタ72〜74も
フィルタ71と同様に構成されている。右チャンネルに
おいても左チャンネルと同様に第1〜第4フィルタとし
てのフィルタ75〜78が設けられ、フィルタ71と同
様に構成されている。
右チャンネルの遅延オーディオ信号データを作成する動
作をし、15個の係数乗算用乗算器A1〜AI5からな
る乗算回路63.64が信号データ及び遅延オーディオ
信号データに係数α1〜α15を乗算する。左チャンネ
ルにおいては、乗算器A2〜A5の各出力データは加算
器65によって加算され、乗算器A6〜A9の各出力デ
ータは加算器66によって加算され,乗算器AIO’=
AI3の各出力データは加算器67によって加算されま
た乗算器AM,AI5の各出力データは加算器68によ
って加算される。各加算器65〜68の出力には第1〜
第4フィルタとしてのフィルタ71〜74が接続されて
いる。フィルタ71は係数乗算用乗算器81,82.8
3、加算器84.85及び遅延素子86.87からなる
。遅延素子86,87はアキュームレータ12に保持さ
れることにより生ずるシーケンス制御プログラムの1ス
テップの期間に相当する。加算器65から供給されるデ
ータは乗算器81によって係数β3が乗算されると共に
遅延素子86によって1ステップ期間だけ遅延されて乗
算器82に供給される。乗算器82は供給されるデータ
に係数β2を乗算する。乗算器81.82の出力データ
は加算器84によって加算される。この加算出力は加算
器85に供給されて乗算器83の出力データと加算され
る。加算器85の出力データがフィルタ71の出力とな
ると共に遅延素子87によって1ステップ期間だけ遅延
されて乗算器83に供給される。乗算器83は供給され
るデータに係数β1を乗算する。フィルタ72〜74も
フィルタ71と同様に構成されている。右チャンネルに
おいても左チャンネルと同様に第1〜第4フィルタとし
てのフィルタ75〜78が設けられ、フィルタ71と同
様に構成されている。
左チャンネルの乗算器AI、フィルタ71,72と右チ
ャンネルのフィルタ77.78との各出力データが加算
器7つによって加算され、この加算データは左チャンネ
ルのグラフィクイコライザ部に供給される。右チャンネ
ルの乗算器AI、フィルタ75.76と左チャンネルの
フィルタ73,74との各出力データが加算器80によ
って加算され、この加算データは右チャンネルのグラフ
ィクイコライザ部に供給される。
ャンネルのフィルタ77.78との各出力データが加算
器7つによって加算され、この加算データは左チャンネ
ルのグラフィクイコライザ部に供給される。右チャンネ
ルの乗算器AI、フィルタ75.76と左チャンネルの
フィルタ73,74との各出力データが加算器80によ
って加算され、この加算データは右チャンネルのグラフ
ィクイコライザ部に供給される。
かかる各フィルタ71〜78の可変周波数特性によりオ
ーディオ信号データの反射音群の反射回数を考慮してオ
ーディオ信号データを4つの群に分けて周波数特性を調
整しているのである。
ーディオ信号データの反射音群の反射回数を考慮してオ
ーディオ信号データを4つの群に分けて周波数特性を調
整しているのである。
グラフィックイコライザ処理の場合にはRAM10にグ
ラフィックイコライザ用に予めキー操作により設定され
た左右チャンネルの周波数帯域毎のレベルに対応する係
数データが記憶される。周波数帯域毎の演算に際しRA
MIOから係数データが順次読み出されてバッファメモ
リ9に転送される。一方、メモリ制御回路31によって
RAM5の読出しアドレスが実行ステップ毎に指定され
、その指定アドレスから信号データが読み出されてデー
タバス4を介してバッファメモリ7に転送される。
ラフィックイコライザ用に予めキー操作により設定され
た左右チャンネルの周波数帯域毎のレベルに対応する係
数データが記憶される。周波数帯域毎の演算に際しRA
MIOから係数データが順次読み出されてバッファメモ
リ9に転送される。一方、メモリ制御回路31によって
RAM5の読出しアドレスが実行ステップ毎に指定され
、その指定アドレスから信号データが読み出されてデー
タバス4を介してバッファメモリ7に転送される。
例えば、グラフィックイコライザの1周波数帯域分の動
作を述べると次のようになる。先ず、第1ステップにお
いてRAM5の12+番地から信号データdl2を読み
出し、読み出された信号データd+2と設定された係数
データα0とをバッファメモリ7.9に転送することに
より乗算器8にて乗算させる。その乗算結果αO”dl
2には第1ステップより2ステップ後の第3ステップに
おいてALUIIによってOが加算されてその加算結果
がアキュームレータ12に保持される。
作を述べると次のようになる。先ず、第1ステップにお
いてRAM5の12+番地から信号データdl2を読み
出し、読み出された信号データd+2と設定された係数
データα0とをバッファメモリ7.9に転送することに
より乗算器8にて乗算させる。その乗算結果αO”dl
2には第1ステップより2ステップ後の第3ステップに
おいてALUIIによってOが加算されてその加算結果
がアキュームレータ12に保持される。
第2ステップにおいてはRAM5の11口番地から信号
データdllを読み出し、読み出された信号データdl
lと設定された係数データα0とを乗算器8にて乗算さ
せる。その乗算結果αO”dllには第4ステップにお
いてALUIIによってアキュームレータ12の保持値
(第3ステップの加算結果)が加算されてその加算結果
がアキュームレータ12に保持される。次いで、第3ス
テップにおいては3ステップ前のアキュームレータ12
の保持値(1周波数帯域の最終演算値)EQn,+をR
AM5の10目番地及びバッファメモリ7に転送して係
数データα0と乗算器8にて乗算させる。
データdllを読み出し、読み出された信号データdl
lと設定された係数データα0とを乗算器8にて乗算さ
せる。その乗算結果αO”dllには第4ステップにお
いてALUIIによってアキュームレータ12の保持値
(第3ステップの加算結果)が加算されてその加算結果
がアキュームレータ12に保持される。次いで、第3ス
テップにおいては3ステップ前のアキュームレータ12
の保持値(1周波数帯域の最終演算値)EQn,+をR
AM5の10目番地及びバッファメモリ7に転送して係
数データα0と乗算器8にて乗算させる。
その乗算結果αo’EQn→には第5ステップにおいて
ALUI 1によってアキュームレータ12の保持値(
第4ステップの加算結果)が加算されてその加算結果が
アキュームレータ12に保持される。
ALUI 1によってアキュームレータ12の保持値(
第4ステップの加算結果)が加算されてその加算結果が
アキュームレータ12に保持される。
第4ステップにおいてはRAM5の14日番地から信号
データdl4を読み出し、読み出された信号データdI
4と設定された係数データα0とを乗算器8にて乗算さ
せる。その乗算結果αO’dl4には第6ステップにお
いてALUI 1によってアキュームレータ12の保持
値(第5ステップの加算結果)が加算されてその加算結
果がアキュームレータ12に保持される。そして第5ス
テップにおいてはRAM5の13H番地から信号データ
dl3を読み出し、読み出された信号データdl3と設
定された係数データα0とを乗算器8にて乗算させる。
データdl4を読み出し、読み出された信号データdI
4と設定された係数データα0とを乗算器8にて乗算さ
せる。その乗算結果αO’dl4には第6ステップにお
いてALUI 1によってアキュームレータ12の保持
値(第5ステップの加算結果)が加算されてその加算結
果がアキュームレータ12に保持される。そして第5ス
テップにおいてはRAM5の13H番地から信号データ
dl3を読み出し、読み出された信号データdl3と設
定された係数データα0とを乗算器8にて乗算させる。
その乗算結果αO’dl3には第7ステップにおいてA
LUI 1によってアキュームレータl2の保持値(第
6ステップの加算結果)が加算されてその加算結果がア
キュームレ〜タ12に保持される。このようにしてグラ
フィックイコライザの1周波数帯域分のオーディオ信号
データが得られ、設定された周波数帯域分だけ上記と同
様の動作が行なわれる。なお、図示していないが、乗算
器8の出力段にはシックが設けられており、乗算器8の
乗算結果が適切なタイミングをもってALU11に供給
されるようになっている。なお、係数データα0は一定
値ではない。
LUI 1によってアキュームレータl2の保持値(第
6ステップの加算結果)が加算されてその加算結果がア
キュームレ〜タ12に保持される。このようにしてグラ
フィックイコライザの1周波数帯域分のオーディオ信号
データが得られ、設定された周波数帯域分だけ上記と同
様の動作が行なわれる。なお、図示していないが、乗算
器8の出力段にはシックが設けられており、乗算器8の
乗算結果が適切なタイミングをもってALU11に供給
されるようになっている。なお、係数データα0は一定
値ではない。
グラフィックイコライザ処理動作と同一の動作を行なう
等価回路を示すと、第6図のグラフィクイコライザ部の
ように構成される。このイコライザ部は音場制御処理部
の後段に位置し、複数の周波数帯域分の回路を直列に接
続している。1周波数棗域では破線Aで囲んだように係
数データα0を乗算する乗算器101ないし105、乗
算器101いし105の出力を加算する加算器106な
いし108及び遅延素子109,110から構成される
。遅延素子109,110はアキュームレータ12や上
記したシックに保持されることにより生ずる遅延時間を
得るためのものであり、シーケンス制御プログラムの1
ステップに対応する。
等価回路を示すと、第6図のグラフィクイコライザ部の
ように構成される。このイコライザ部は音場制御処理部
の後段に位置し、複数の周波数帯域分の回路を直列に接
続している。1周波数棗域では破線Aで囲んだように係
数データα0を乗算する乗算器101ないし105、乗
算器101いし105の出力を加算する加算器106な
いし108及び遅延素子109,110から構成される
。遅延素子109,110はアキュームレータ12や上
記したシックに保持されることにより生ずる遅延時間を
得るためのものであり、シーケンス制御プログラムの1
ステップに対応する。
よって、乗算器102に供給される信号データは乗算器
101に供給される信号データより1ステップ前のデー
タであり、乗算器103に供給される信号データは乗算
器102に供給される信号データより1ステップ前のデ
ータである。乗算器104,105に供給される信号デ
ータにおいても同様である。
101に供給される信号データより1ステップ前のデー
タであり、乗算器103に供給される信号データは乗算
器102に供給される信号データより1ステップ前のデ
ータである。乗算器104,105に供給される信号デ
ータにおいても同様である。
発明の効果
以上の如く、本発明のオーディオ信号データ処理装置に
おいては、データメモリから書込順に応じた読出順にて
オーディオ信号データを読み出し、読み出したオーディ
オ信号データをその読出順における所定数毎に群分けし
て得られるデータ群の各群毎のオーディオ信号データ各
々に係数データを乗算しその乗算値を互いに加算し、各
群の乗加算値に調整可能なフィルタ特性演算を施し、得
られる演′ll.値を互いに加算する。よって、フィル
タ特性演算により実際の壁による反射音の周波数特性変
化を考慮した任意の初朋反射音データを得ることができ
、実際の音場に精密に近似させることができるのである
。
おいては、データメモリから書込順に応じた読出順にて
オーディオ信号データを読み出し、読み出したオーディ
オ信号データをその読出順における所定数毎に群分けし
て得られるデータ群の各群毎のオーディオ信号データ各
々に係数データを乗算しその乗算値を互いに加算し、各
群の乗加算値に調整可能なフィルタ特性演算を施し、得
られる演′ll.値を互いに加算する。よって、フィル
タ特性演算により実際の壁による反射音の周波数特性変
化を考慮した任意の初朋反射音データを得ることができ
、実際の音場に精密に近似させることができるのである
。
第1図は本発明の実施例を示すブロック図、第2図は第
1図の装置を一部分を具体的に示した回路図、第3図は
第1図の装置中のマイクロコンピュータの動作を示すフ
ロー図、第4図は係数データRAMにおける各係数デー
タの記憶領域を示す図、第5図は各処理動作の順番を示
す図、第6図はDSPの処理動作と同一の動作を行なう
等価回路を示す回路図である。 主要部分の符号の説明 2・・・DSP 4.14・・・データパス 5,6・・・信号データRAM 7.9・・・バッファメモリ 8・・・乗算器 10・・・係数データRAM 11・・・ALU 12・・・アキュームレータ 17・・・遅延時間データRAM 18・・・シーケンスコントローラ
1図の装置を一部分を具体的に示した回路図、第3図は
第1図の装置中のマイクロコンピュータの動作を示すフ
ロー図、第4図は係数データRAMにおける各係数デー
タの記憶領域を示す図、第5図は各処理動作の順番を示
す図、第6図はDSPの処理動作と同一の動作を行なう
等価回路を示す回路図である。 主要部分の符号の説明 2・・・DSP 4.14・・・データパス 5,6・・・信号データRAM 7.9・・・バッファメモリ 8・・・乗算器 10・・・係数データRAM 11・・・ALU 12・・・アキュームレータ 17・・・遅延時間データRAM 18・・・シーケンスコントローラ
Claims (1)
- オーディオ信号データを順次供給する入力手段と、オー
ディオ信号データをデータメモリへ書き込みかつ読み出
すデータメモリ制御手段と、前記データメモリからオー
ディオ信号データを順次読み出して遅延用メモリの書き
込みアドレスで指定される位置に記憶せしめる一方オー
ディオ信号データを前記遅延用メモリの読み出しアドレ
スで指定される位置から順次読み出して前記データメモ
リに書き込む遅延メモリ制御手段と、前記書き込みアド
レス及び読み出しアドレスを指定するアドレス指定手段
と、係数データを記憶する係数メモリと、前記係数メモ
リから係数データを順次読み出す係数メモリ制御手段と
、前記遅延メモリ制御手段によって読み出されて前記デ
ータメモリに書き込まれたオーディオ信号データに係数
データを乗算しかつそれを累算する演算手段と、前記演
算手段による累算値に応じてオーディオ信号データを出
力する出力手段とからなるオーディオ信号データ処理装
置であって、前記演算手段は前記データメモリから書込
順に応じた読出順にてオーディオ信号データを読み出す
読出手段と、前記読出手段によって読み出されたオーデ
ィオ信号データをその読出順における所定数毎に群分け
して得られるデータ群の各群毎のオーディオ信号データ
各々に係数データを乗算した後得られる乗算値を互いに
加算する複数の乗加算手段と、前記乗加算手段各々によ
って得られる演算値にフィルタ特性演算を施すフィルタ
手段と、前記フィルタ手段によって得られる演算値を互
いに加算する加算手段を含み、前記フィルタ手段のフィ
ルタ特性が調整可能であることを特徴とするオーディオ
信号データ処理装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1163321A JPH0328893A (ja) | 1989-06-26 | 1989-06-26 | オーディオ信号データ処理装置 |
US07/476,949 US5065433A (en) | 1989-06-26 | 1990-02-08 | Audio signal data processing system |
EP90306983A EP0405915B1 (en) | 1989-06-26 | 1990-06-26 | Audio signal data processing system |
DE69032358T DE69032358T2 (de) | 1989-06-26 | 1990-06-26 | Datenverarbeitungssystem für Audiosignale |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1163321A JPH0328893A (ja) | 1989-06-26 | 1989-06-26 | オーディオ信号データ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0328893A true JPH0328893A (ja) | 1991-02-07 |
Family
ID=15771622
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1163321A Pending JPH0328893A (ja) | 1989-06-26 | 1989-06-26 | オーディオ信号データ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0328893A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007036821A (ja) * | 2005-07-28 | 2007-02-08 | Yamaha Corp | スピーカアレイ |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6051895A (ja) * | 1983-08-31 | 1985-03-23 | ヤマハ株式会社 | 残響付加装置 |
-
1989
- 1989-06-26 JP JP1163321A patent/JPH0328893A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6051895A (ja) * | 1983-08-31 | 1985-03-23 | ヤマハ株式会社 | 残響付加装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007036821A (ja) * | 2005-07-28 | 2007-02-08 | Yamaha Corp | スピーカアレイ |
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