JP3297213B2 - 集積回路シミュレータ及び集積回路のシミュレーション方法 - Google Patents

集積回路シミュレータ及び集積回路のシミュレーション方法

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JP3297213B2 JP19402894A JP19402894A JP3297213B2 JP 3297213 B2 JP3297213 B2 JP 3297213B2 JP 19402894 A JP19402894 A JP 19402894A JP 19402894 A JP19402894 A JP 19402894A JP 3297213 B2 JP3297213 B2 JP 3297213B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、アナログ部とデジタル
部を有する集積回路の動作をシミュレーションする集積
回路シミュレータ、及び集積回路のシミュレーション方
法に関する。
【０００２】
【従来の技術】従来、アナログ部とデジタル部を有する
大規模回路の動作をシミュレーションするシミュレータ
としては、デジタル部をシミュレーションする機能と、
アナログ部をシミュレーションする機能とを備えたシミ
ュレータが一般的に知られている。
【０００３】このシミュレータを用いて前記大規模回路
をシミュレーションする場合、従来では、図９のフロー
チャートに示すように、全検証時間をｎ分割して小検証
区分（小検証時間）に分け（ステップＳ１０１）、その
小検証区分単位で大規模回路のデジタル部のシミュレー
ションとアナログ部のシミュレーションとを信号のやり
とりをしながら交互に行い（例えば図１０に示すＴ１０
１〜Ｔ１１２の順番で）、全ての小検証区分のシミュレ
ーションを実行して（ステップＳ１０２〜１０６）全検
証時間のシミュレーション結果を得ていた。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
シミュレータでは、全検証時間内に回路中の信号の変化
が全くない時間（小検証区分）があっても、全検証時間
全てのシミュレーションを実行しているため、特に実行
時間の長いアナログ部のシミュレーションで無駄な実行
時間がかかるという問題があった。
【０００５】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、検証対象とな
る集積回路の動作を事前に把握していなくとも、集積回
路を効率的に高速にシミュレーションすることが可能な
集積回路シミュレータを提供することである。またその
他の目的は、検証対象となる集積回路の動作を事前にあ
る程度把握している場合において、集積回路を高速にシ
ミュレーションすることが可能な集積回路シミュレータ
及び集積回路のシミュレーション方法を提供することで
ある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、検証対象となる集積回路のデ
ジタル部をシミュレーションするデジタル部シミュレー
タと、前記集積回路のアナログ部をシミュレーションす
るアナログ部シミュレータとを有し、検証時間を小検証
区分に分割し、その小検証区分の先頭から終わりまで順
次、前記デジタル部と前記アナログ部のシミュレーショ
ンを交互に実行する集積回路シミュレータにおいて、前
記小検証区分における前記アナログ部のシミュレーショ
ン開始時点で該アナログ部の全ノードの電圧の傾きが全
て零であり、且つ前記デジタル部のシミュレーション結
果から受け渡されるアナログ部の入力信号が該小検証区
分を通して所定のレベルを維持している場合には、該小
検証区分におけるアナログ部のシミュレーションを実行
せずに次の小検証区分のシミュレーションを実行するア
ナログ検証パス手段を備えたことことにある。
【０００７】第２の発明の特徴は、検証対象となる集積
回路のデジタル部をシミュレーションするデジタル部シ
ミュレータと、前記集積回路のアナログ部をシミュレー
ションするアナログ部シミュレータとを有し、検証時間
を小検証区分に分割し、その小検証区分の先頭から終わ
りまで順次、前記デジタル部と前記アナログ部のシミュ
レーションを交互に実行する集積回路シミュレータにお
いて、前記各小検証区分の夫々に関して、前記アナログ
部のシミュレーションを実行するか否かを指定する指定
手段と、前記指定手段によってシミュレーションを実行
しない旨が指定された小検証区分に達したときは、前記
アナログ部のシミュレーションを実行せずに次の小検証
区分のシミュレーションを実行するアナログ検証パス手
段とを備えたことにある。
【０００８】第３の発明の特徴は、検証対象となる集積
回路のデジタル部をシミュレーションするデジタル部シ
ミュレータと、前記集積回路のアナログ部をシミュレー
ションするアナログ部シミュレータとを有し、検証時間
を小検証区分に分割し、その小検証区分の先頭から終わ
りまで順次、前記デジタル部と前記アナログ部のシミュ
レーションを交互に実行する集積回路のシミュレーショ
ン方法において、前記各小検証区分の夫々に関して、前
記アナログ部のシミュレーションを実行するか否かを予
め指定しておき、前記指定手段によってシミュレーショ
ンを実行しない旨が指定された小検証区分に達したとき
は、前記アナログ部のシミュレーションを実行せずに次
の小検証区分のシミュレーションを実行することにあ
る。
【０００９】
【００１０】
【００１１】
【００１２】
【作用】上述の如き構成の第１の発明によれば、アナロ
グ検証パス手段は、各小検証区分のうち、所定のシミュ
レーション条件が成り立つ小検証区分につき、アナログ
部のシミュレーションを実行せずに次の小検証区分のシ
ミュレーションを実行する。これにより、所定のシミュ
レーション条件によって、各小検証区分毎にアナログ部
のシミュレーションの必要性の有無が自動的に判定さ
れ、その判定に従ってシミュレーション動作が行われ
る。
【００１３】第２の発明によれば、アナログ検証パス手
段は、小検証区分におけるアナログ部のシミュレーショ
ン開始時点で該アナログ部の全ノードの電圧の傾きが全
て零であり、且つデジタル部のシミュレーション結果か
ら受け渡されるアナログ部の入力信号が該小検証区分を
通して所定のレベルを維持している場合には、該小検証
区分におけるアナログ部のシミュレーションを実行せず
に次の小検証区分のシミュレーションを実行する。これ
により、上記の２つのシミュレーション条件によって、
各小検証区分毎にアナログ部のシミュレーションの必要
性の有無が自動的に判定され、その判定に従ったシミュ
レーション動作が行われる。
【００１４】第３の発明によれば、指定手段は、各小検
証区分のうち、アナログ部のシミュレーションを実行す
る必要のない小検証区分を指定し、アナログ検証パス手
段は、前記指定手段によって指定された小検証区分に達
したとき、前記アナログ部のシミュレーションを実行せ
ずに次の小検証区分のシミュレーションを実行するよう
に作用する。これにより、各小検証区分毎にアナログ部
のシミュレーションの必要性の有無を判定しなくとも、
アナログ部のシミュレーションを実行する必要のない小
検証区分では、そのシミュレーションが自動的に行われ
なくなる。
【００１５】第４の発明によれば、指定手段は、各小検
証区分のうち、アナログ部のシミュレーションを実行す
る必要のある小検証区分を指定し、アナログ検証実行手
段は前記指定手段によって指定された小検証区分に達し
たときのみ、前記アナログ部のシミュレーションを実行
する。これにより、第３の発明と同様に、各小検証区分
毎にアナログ部のシミュレーションの必要性の有無を判
定しなくとも、アナログ部のシミュレーションを実行す
る必要のない小検証区分では、そのシミュレーションが
自動的に行われなくなる。
【００１６】第５の発明によれば、各小検証区分のう
ち、アナログ部のシミュレーションを実行する必要のな
い小検証区分を予め指定しておき、その指定した小検証
区分に達したときは、前記アナログ部のシミュレーショ
ンを実行せずに次の小検証区分のシミュレーションを実
行する。これにより、第３の発明と同様に、アナログ部
のシミュレーションの必要性の有無を判定しなくとも、
アナログ部のシミュレーションを実行する必要のない小
検証区分では、そのシミュレーションが自動的に行われ
なくなる。
【００１７】第６の発明によれば、各小検証区分のう
ち、アナログ部のシミュレーションを実行する必要のあ
る小検証区分を予め指定しておき、その指定した小検証
区分に達したときのみ、前記アナログ部のシミュレーシ
ョンを実行する。これにより、第３の発明と同様に、ア
ナログ部のシミュレーションの必要性の有無を判定しな
くとも、アナログ部のシミュレーションを実行する必要
のない小検証区分では、そのシミュレーションが自動的
に行われなくなる。
【００１８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明の第１実施例に係る集積回路シミ
ュレータとその検証対象回路の構成を示すブロック図で
ある。
【００１９】この集積回路シミュレータ１０は、検証対
象となる集積回路（以下、単に検証対象回路という）の
アナログ部をシミュレーションするアナログ部シミュレ
ータ１と、該検証対象回路のデジタル部をシミュレーシ
ョンするデジタル部シミュレータ２と、これらアナログ
部及びデジタル部シミュレータ１，２のシミュレーショ
ン動作を制御するコントロールプログラム３とで構成さ
れている。
【００２０】ここで、コントロールプログラム３は、Ｒ
ＯＭ等に格納され、図示しないマイクロプロセッサによ
り実行されるプログラムであり、アナログ部シミュレー
タ１に対してシミュレーション実行命令Ａ１を、またデ
ジタル部シミュレータ２に対してシミュレーション実行
命令Ｄ１をそれぞれ送出することにより、後述する図２
に示す手順に従って、アナログ部シミュレータ１及びデ
ジタル部シミュレータ２の必要な方のシミュレーション
動作を実行させる。さらに、そのシミュレーションが終
了してシミュレーション終了信号Ａ２，Ｄ２を受け取っ
た時は、次の操作（アナログ部またはデジタル部のシミ
ュレーションの実行又は全体シミュレーションの終了）
を判断して実行させる。
【００２１】また、本実施例の検証対象回路２０は、ア
ナログ部の動作時間を把握していない集積回路であり、
そのアナログ部２１の全ノードに集積回路シミュレータ
１０のアナログ部シミュレータ１が接続されている。さ
らに、検証対象回路２０のデジタル部２２の全ノードに
集積回路シミュレータ１０のデジタル部シミュレータ２
が接続されている。
【００２２】次に、図２及び図３を参照しつつ本実施例
のシミュレーション動作を説明する。なお、図２は、本
実施例のシミュレーション動作を示すフローチャート、
及び図３は本実施例のシミュレーション動作を示す概念
図である。
【００２３】図２において、まず、全検証時間をｎ分割
して小検証区分に分けておき（ステップＳ１）、そし
て、次のように小検証区分の第１区分目から１区分ずつ
順次シミュレーションを実行していく。
【００２４】ステップＳ２において、注目区分Ｋを
“０”に初期化し、そしてステップＳ３では、第１区分
目のシミュレーションを行うべく注目区分Ｋを増分す
る。
【００２５】続くステップＳ４では、Ｋ＞ｎが成立する
か否かを判定し、最初は成立しないのでステップＳ５へ
進み、最初の小検証区分のデジタル部２２をシミュレー
ションする。そして、その後のステップＳ６，７では、
その小検証区分のアナログ部をシミュレーションするか
否かの判定を行う。
【００２６】すなわち、ステップＳ６では、当該小検証
区分のシミュレーション開始時刻におけるアナログ部２
１の全ノードの電圧の傾きが“０”であるか否かを判定
する。さらに、ステップＳ７では、デジタル部２２のシ
ミュレーション結果から受け渡されるアナログ部２１の
入力信号が該シミュレーション時間内に変化していない
か否かを判定する。
【００２７】このステップＳ６，７の判定処理で示され
る上記２つの条件のうち、どちらか一方でも成立しない
場合には、ステップＳ８へ進み、当該小検証区分のアナ
ログ部２１をシミュレーションする。上記２つの条件が
両方とも成立つ場合はこの検証区分のアナログ部２１を
シミュレーションせずに前記ステップＳ３へ戻って次の
小検証区分に進み、同様の手順でシミュレーションして
いく。
【００２８】本実施例では、図３に示すように、例えば
全検証時間を６分割した小検証区分に分けておき、各小
検証区分のアナログ部２１のシミュレーション毎に上記
ステップＳ６，７の判定処理を行い、アナログ部２１の
シミュレーションの必要性の有無を判断してシミュレー
ションを行う。
【００２９】より具体的には、本実施例では、各小検証
区分のうちの３区分目（時刻ｔ１〜ｔ２）と５区分目
（時刻ｔ３〜ｔ４）では、上記２つの条件が両方とも成
立つ場合であるので、その小検証区分のアナログ部２１
のシミュレーションは実行せずに次のデジタル部２２の
シミュレーションを実行する。すなわち、本実施例で
は、デジタル部シミュレーションＴ１→アナログ部シミ
ュレーションＴ２→デジタル部シミュレーションＴ３→
アナログ部シミュレーションＴ４→デジタル部シミュレ
ーションＴ５→デジタル部シミュレーションＴ６→アナ
ログ部シミュレーションＴ７→デジタル部シミュレーシ
ョンＴ８→デジタル部シミュレーションＴ９→アナログ
部シミュレーションＴ１０、の順番でシミュレーション
が行われる。
【００３０】以上のように、本実施例のシミュレーショ
ンでは、アナログ部２１のシミュレーションの必要性の
有無を自動的に判断しているため、検証対象回路２０の
動作を事前に把握していなくても、非常に効率良くシミ
ュレーション実行時間の短縮を図ることができる。
【００３１】図４は、本発明の第２実施例に係る集積回
路シミュレータとその検証対象回路の構成を示すブロッ
ク図である。
【００３２】本実施例は、アナログ部の動作しない時間
を事前に把握している回路を検証対象回路とした場合の
一例を示すものである。
【００３３】図４に示すように、本実施例のシミュレー
タ１０Ａは、上記第１実施例と同様のアナログ部シミュ
レータ１及びデジタル部シミュレータ２を備えるほか、
これらのシミュレーション動作を制御するコントロール
プログラム３Ａが設けられている。このコントロールプ
ログラム３Ａは、図２に示す手順の代りに後述する図６
のフローチャートに示す手順に従い、外部より、アナロ
グ部シミュレーション時間情報４としてアナログ部をシ
ミュレーションする必要のない時間を取り込み、この時
間に対応する小検証区分ではアナログ部のシミュレーシ
ョンを行わずに、次の小検証区分のシミュレーションを
行うように制御する。
【００３４】そして、検証対象回路としては、スタティ
ックＲＡＭ（以下、ＳＲＡＭという）３０が用いられ、
そのアナログ部３１の全ノードはシミュレータ１０Ａの
アナログ部シミュレータ１に接続されている。さらに、
ＳＲＡＭ３０のデジタル部３２の全ノードがデジタル部
シミュレータ２に接続されている。
【００３５】図５は、本実施例の検証対象回路であるＳ
ＲＡＭ３０の構成を示すブロック図である。
【００３６】このＳＲＡＭ３０は、ローアドレスが入力
されるローアドレスバッファ４１と、ローアドレスレジ
スタ４２と、ローアドレスデコーダ４３とが縦続接続さ
れて、データ格納用のメモリセルアレイ４４のロー側に
接続されている。さらに、カラムアドレスが入力される
カラムアドレスバッファ４５と、カラムアドレスレジス
タ４６と、カラムアドレスデコーダ４７が縦続接続され
てメモリセルアレイ４４のカラム側に接続されている。
【００３７】データ書込み時では、ローアドレスとカラ
ムアドレスとによって指定されたメモリセルアレイ４４
内のメモリセルに、Ｉ／Ｏからデータコントロール４８
及びセンスアンプ４９を介して書込みデータを記憶す
る。
【００３８】データ読出し時では、ローアドレスとカラ
ムアドレスとによって指定されたメモリセルアレイ４４
内のデータを、センスアンプ４９及び出力回路５０を介
してＩ／Ｏへ出力するようになっている。
【００３９】なお、信号生成部５１は、データコントロ
ール４８を制御する制御信号や、アドレスを指定する時
に印加するチップイネーブルＣＥを出力し、クロックジ
ェネレータ５２はクロックを生成する。
【００４０】このように構成されるＳＲＡＭ３０は、そ
のアナログ部３１がメモリセルアレイ４４及びセンスア
ンプ４９で構成され、その他の構成要素がデジタル部３
２として構成されている。
【００４１】次に、図６及び図７を参照しつつ本実施例
のシミュレーション動作を説明する。なお、図６は、本
実施例のシミュレーション動作を示すフローチャート、
及び図７は本実施例のシミュレーション動作を示す概念
図である。
【００４２】図６において、まず、アナログ部シミュレ
ーション時間情報４により、全検証時間（シミュレーシ
ョン実行時間）のうちアナログ部３１のシミュレーショ
ンを行う必要のない時間を予め指定しておく（ステップ
Ｓ１１）。その後、全検証時間をｎ分割して小検証区分
に分け（ステップＳ１２）、次のように小検証区分の第
１区分目から１区分ずつ順次シミュレーションを実行し
ていく。
【００４３】ステップＳ１３からステップＳ１６では、
それぞれ上述の図２のステップＳ２からステップＳ５ま
でと同様の処理を行い、Ｋ区分目のデジタル部３２をシ
ミュレーションした後（ステップＳ１６）、ステップＳ
１７へ進んで、現在の小検証区分がアナログ部３１をシ
ミュレーションする必要のない時間として指定されてい
るか否かを判定する。
【００４４】この判定が否定（ＮＯ）であるときには、
ステップＳ１８へ進んで当該小検証区分のアナログ部３
１をシミュレーションし、肯定（ＹＥＳ）であるときに
は、この検証区分のアナログ部３１をシミュレーション
せずに前記ステップＳ１４へ戻って次の小検証区分に進
み、同様の手順でシミュレーションしていく。
【００４５】本実施例では、図７に示すように、各小検
証区分のうちの２区分目と３区分目（時刻ｔ１１〜ｔ１
２）では、アナログ部３１をシミュレーションする必要
のない時間として予め指定されているので、この小検証
区分のアナログ部３１のシミュレーションは実行せずに
次のデジタル部３２のシミュレーションを実行する。す
なわち、本実施例では、デジタル部シミュレーションＴ
１→アナログ部シミュレーションＴ２→デジタル部シミ
ュレーションＴ３→デジタル部シミュレーションＴ４→
デジタル部シミュレーションＴ５→アナログ部シミュレ
ーションＴ６→デジタル部シミュレーションＴ７→アナ
ログ部シミュレーションＴ８→デジタル部シミュレーシ
ョンＴ９→アナログ部シミュレーションＴ１０、の順番
でシミュレーションが行われる。
【００４６】以上のように、本実施例のシミュレーショ
ンでは、アナログ部３１をシミュレーションする必要の
ない時間として予め指定するので、上記第１実施例のよ
うに、各小検証時間区分ごとにアナログ部をシミュレー
ションする必要性の有無を判定する必要がなくなる。
【００４７】上記第２実施例では、アナログ部３１のシ
ミュレーションを行う必要のない時間を予め指定してお
くようにしたが、逆に図８に示すようにアナログ部３１
のシミュレーションを実行する時間を予め指定しておく
ようにしてもよい。
【００４８】図８は、この第２実施例の変形例を示すフ
ローチャートである。
【００４９】この変形例が第２実施例と異なる点は、図
６のフローチャートにおいて、ステップＳ１１，Ｓ１７
の処理に代えてそれぞれステップＳ１１ａ，Ｓ１７ａの
処理を設けたものである。すなわち、ステップＳ１１ａ
では、アナログ部３１のシミュレーションを行う時間を
予め指定し、ステップＳ１７ａでは、現在の小検証区分
がアナログ部３１のシミュレーションを行う時間として
指定されているか否かを判定する。
【００５０】そして、この判定が肯定（ＹＥＳ）である
ときには、ステップＳ１８へ進んで当該小検証区分のア
ナログ部３１をシミュレーションし、否定（ＮＯ）であ
るときには、この検証区分のアナログ部３１をシミュレ
ーションせずに前記ステップＳ１４へ戻って次の小検証
区分に進み、同様の手順でシミュレーションしていく。
【００５１】このようにしても、上記第２実施例と同様
の効果が得られる。
【００５２】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、各小検証区分のうち、所定のシミュレーショ
ン条件が成り立つ小検証区分は、アナログ部のシミュレ
ーションを実行せずに次の小検証区分のシミュレーショ
ンを実行するアナログ検証パス手段を設けたので、所定
のシミュレーション条件によって、各小検証区分毎にア
ナログ部のシミュレーションの必要性の有無が自動的に
判定される。これにより、検証対象となる集積回路の動
作を事前に把握していなくとも、アナログ部のシミュレ
ーションの必要性がない小検証区分ではそのシミュレー
ションを実行しないため、集積回路を高速にシミュレー
ションすることが可能となる。
【００５３】第２の発明によれば、小検証区分における
アナログ部のシミュレーション開始時点で該アナログ部
の全ノードの電圧の傾きが全て零であり、且つデジタル
部のシミュレーション結果から受け渡されるアナログ部
の入力信号が該小検証区分を通して所定のレベルを維持
している場合には、該小検証区分におけるアナログ部の
シミュレーションを実行せずに次の小検証区分のシミュ
レーションを実行するアナログ検証パス手段を備えたの
で、上記の２つのシミュレーション条件によって、各小
検証区分毎にアナログ部のシミュレーションの必要性の
有無が自動的に判定される。これにより、検証対象とな
る集積回路の動作を事前に把握していなくとも、アナロ
グ部のシミュレーションの必要性がない小検証区分で
は、そのシミュレーションを実行しないため、非常に効
率的にシミュレーション実行時間の短縮が図ることがで
き、集積回路を高速にシミュレーションすることが可能
となる。
【００５４】第３の発明によれば、各小検証区分のう
ち、アナログ部のシミュレーションを実行する必要のな
い小検証区分を指定する指定手段と、前記指定手段によ
って指定された小検証区分に達したときは、前記アナロ
グ部のシミュレーションを実行せずに次の小検証区分の
シミュレーションを実行するアナログ検証パス手段とを
備えたので、各小検証区分毎にアナログ部のシミュレー
ションの必要性の有無を判定しなくとも、アナログ部の
シミュレーションを実行する必要のない小検証区分で
は、そのシミュレーションが自動的に行われなくなり、
集積回路を高速にシミュレーションすることが可能とな
る。
【００５５】第４の発明によれば、各小検証区分のう
ち、アナログ部のシミュレーションを実行する必要のあ
る小検証区分を指定する指定手段と、前記指定手段によ
って指定された小検証区分に達したときのみ、前記アナ
ログ部のシミュレーションを実行するアナログ検証実行
手段とを備えたので、第３の発明と同様の効果が得られ
る。
【００５６】第５の発明によれば、各小検証区分のう
ち、アナログ部のシミュレーションを実行する必要のな
い小検証区分を予め指定しておき、その指定した小検証
区分に達したときは、前記アナログ部のシミュレーショ
ンを実行せずに次の小検証区分のシミュレーションを実
行するようにしたので、第３の発明と同様の効果が得ら
れる。
【００５７】第６の発明によれば、各小検証区分のう
ち、アナログ部のシミュレーションを実行する必要のあ
る小検証区分を予め指定しておき、その指定した小検証
区分に達したときのみ、前記アナログ部のシミュレーシ
ョンを実行するようにしたので、第３の発明と同様の効
果が得られる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す集積回路シミュレー
タとその検証対象回路のブロック図である。
【図２】本実施例のシミュレーション動作を示すフロー
チャートである。
【図３】本実施例のシミュレーション動作を示す概念図
である。
【図４】本発明の第２実施例を示す集積回路シミュレー
タとその検証対象回路のブロック図である。
【図５】第２実施例の検証対象回路であるＳＲＡＭ３０
の構成を示すブロック図である。
【図６】第２実施例のシミュレーション動作を示すフロ
ーチャートである。
【図７】第２実施例のシミュレーション動作を示す概念
図である。
【図８】第２実施例の変形例を示すフローチャートであ
る。
【図９】従来のシミュレータのシミュレーション動作を
示すフローチャートである。
【図１０】従来のシミュレータのシミュレーション動作
を示す概念図である。
【符号の説明】
１ アナログ部シミュレータ ２ デジタル部シミュレータ ３，３Ａ コントロールプログラム １０，１０Ａ 集積回路シミュレータ ２０ 検証対象回路 ２１，３１ アナログ部 ２２，３２ デジタル部 ３０ ＳＲＡＭ

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 検証対象となる集積回路のデジタル部を
    シミュレーションするデジタル部シミュレータと、前記
    集積回路のアナログ部をシミュレーションするアナログ
    部シミュレータとを有し、検証時間を小検証区分に分割
    し、その小検証区分の先頭から終わりまで順次、前記デ
    ジタル部と前記アナログ部のシミュレーションを交互に
    実行する集積回路シミュレータにおいて、 前記小検証区分における前記アナログ部のシミュレーシ
    ョン開始時点で該アナログ部の全ノードの電圧の傾きが
    全て零であり、且つ前記デジタル部のシミュレーション
    結果から受け渡されるアナログ部の入力信号が該小検証
    区分を通して所定のレベルを維持している場合には、該
    小検証区分におけるアナログ部のシミュレーションを実
    行せずに次の小検証区分のシミュレーションを実行する
    アナログ検証パス手段を備えたことを特徴とする集積回
    路シミュレータ。
  2. 【請求項２】 検証対象となる集積回路のデジタル部を
    シミュレーションするデジタル部シミュレータと、前記
    集積回路のアナログ部をシミュレーションするアナログ
    部シミュレータとを有し、検証時間を小検証区分に分割
    し、その小検証区分の先頭から終わりまで順次、前記デ
    ジタル部と前記アナログ部のシミュレーションを交互に
    実行する集積回路シミュレータにおいて、 前記各小検証区分の夫々に関して、前記アナログ部のシ
    ミュレーションを実行するか否かを指定する指定手段
    と、 前記指定手段によってシミュレーションを実行しない旨
    が指定された小検証区分に達したときは、前記アナログ
    部のシミュレーションを実行せずに次の小検証区分のシ
    ミュレーションを実行するアナログ検証パス手段とを備
    えたことを特徴とする集積回路シミュレータ。
  3. 【請求項３】 検証対象となる集積回路のデジタル部を
    シミュレーションするデジタル部シミュレータと、前記
    集積回路のアナログ部をシミュレーションするアナログ
    部シミュレータとを有し、検証時間を小検証区分に分割
    し、その小検証区分の先頭から終わりまで順次、前記デ
    ジタル部と前記アナログ部のシミュレーションを交互に
    実行する集積回路のシミュレーション方法において、 前記各小検証区分の夫々に関して、前記アナログ部のシ
    ミュレーションを実行するか否かを予め指定しておき、 前記指定手段によってシミュレーションを実行しない旨
    が指定された小検証区分に達したときは、前記アナログ
    部のシミュレーションを実行せずに次の小検証区分のシ
    ミュレーションを実行することを特徴とする集積回路の
    シミュレーション方法。
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