CN116976251A - 电路仿真方法、测试装置、电子设备及介质 - Google Patents
电路仿真方法、测试装置、电子设备及介质 Download PDFInfo
- Publication number
- CN116976251A CN116976251A CN202210434613.0A CN202210434613A CN116976251A CN 116976251 A CN116976251 A CN 116976251A CN 202210434613 A CN202210434613 A CN 202210434613A CN 116976251 A CN116976251 A CN 116976251A
- Authority
- CN
- China
- Prior art keywords
- unit
- verified
- repair
- data
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004088 simulation Methods 0.000 title claims abstract description 122
- 238000000034 method Methods 0.000 title claims abstract description 79
- 238000012360 testing method Methods 0.000 title claims abstract description 30
- 230000008439 repair process Effects 0.000 claims abstract description 194
- 238000012795 verification Methods 0.000 claims abstract description 117
- 238000003860 storage Methods 0.000 claims abstract description 109
- 230000002093 peripheral effect Effects 0.000 claims abstract description 8
- 230000015654 memory Effects 0.000 claims description 116
- 230000006870 function Effects 0.000 description 45
- 230000008569 process Effects 0.000 description 22
- 238000010586 diagram Methods 0.000 description 17
- 230000002950 deficient Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000000872 buffer Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
本申请提供一种电路仿真方法、测试装置、电子设备及介质，包括：进行仿真环境初始化，其中包括：从存储阵列中，选取N个存储单元作为待验证单元，对每个待验证单元进行修复验证；进行电路仿真，所述电路包括阵列区电路和外围区电路；输出电路仿真结果文件，其中包括对所述待验证单元进行修复验证的结果。本方案能够提高修复验证的效率。
Description
技术领域
本申请涉及存储器技术，尤其涉及一种电路仿真方法、测试装置、电子设备及介质。
背景技术
伴随存储器技术的发展，存储器被广泛应用，比如，动态随机存取存储器(DynamicRandom Access Memory，简称DRAM)。存储器的实际生产和使用过程中，有一定概率会产生存储单元坏点，存储单元坏点不能正常工作，需进行修复。
因此，如何有效验证存储单元的修复，成为需要考虑的问题。
发明内容
本申请的实施例提供一种电路仿真方法、测试装置、电子设备及介质。
根据一些实施例，本申请第一方面提供一种电路仿真方法，所述电路包括阵列区电路和外围区电路，所述方法包括：进行仿真环境初始化，其中包括：从存储阵列中，选取N个存储单元作为待验证单元，对每个待验证单元进行修复验证，其中，N大于等于10，小于等于20；进行电路仿真；输出电路仿真结果文件，其中包括对所述待验证单元进行修复验证的结果。
在一些实施例中，所述选取N个存储单元作为待验证单元，包括：接收N个地址信息，所述地址信息包括存储单元的行地址信息和列地址信息，其中，所述行地址信息属于存储阵列的行地址信息集合，所述列地址信息属于存储阵列的列地址信息集合；根据所述地址信息确定所述待验证单元。
在一些实施例中，所述对每个待验证单元进行修复验证，包括：通过修复电路对所述待验证单元进行修复替换；向修复替换后的所述待验证单元对应的地址中写入第一数据；读取修复替换后的所述待验证单元对应的地址，若当前读取的数据为所述第一数据，则判定所述待验证单元修复成功。
在一些实施例中，所述通过修复电路对所述待验证单元进行修复替换，包括：随机选取冗余存储单元；将所述待验证单元的地址替换为所述冗余存储单元的地址，以完成对所述待验证单元的修复替换。
在一些实施例中，所述向修复替换后的所述待验证单元对应的地址中写入第一数据之前，还包括：读取所述地址；所述向修复替换后的所述待验证单元对应的地址中写入第一数据，包括：若当前读取的数据为空，则向修复替换后的所述待验证单元对应的地址中写入第一数据。
在一些实施例中，所述读取所述地址之后，还包括：若当前读取的数据不为空，则判定所述待验证单元修复失败并中止流程。
在一些实施例中，述从存储阵列中，选取N个存储单元作为待验证单元之后，以及所述对每个待验证单元进行修复验证之前，还包括：向所述待验证单元中写入第二数据，所述第二数据与所述第一数据不同；所述对每个待验证单元进行修复验证，包括：读取所述待验证单元；若当前读取的数据为所述第二数据，则对所述待验证单元进行修复验证。
在一些实施例中，所述读取所述待验证单元之后，还包括：若当前读取的数据不为所述第二数据，则跳过对所述待验证单元的修复验证。
在一些实施例中，所述读取修复替换后的所述待验证单元对应的地址之后，还包括：若当前读取的数据不为所述第一数据，则判定所述待验证单元修复失败。
根据一些实施例，本申请第二方面提供一种测试装置，包括：初始化模块，用于进行仿真环境初始化，其中包括：从存储阵列中，选取N个存储单元作为待验证单元，对每个待验证单元进行修复验证，其中，N大于等于10，小于等于20；仿真模块，用于进行电路仿真；所述电路包括阵列区电路和外围区电路；输出模块，用于输出电路仿真结果文件，其中包括对所述待验证单元进行修复验证的结果。
在一些实施例中，所述初始化模块包括：接收单元，用于接收N个地址信息，所述地址信息包括存储单元的行地址信息和列地址信息，其中，所述行地址信息属于存储阵列的行地址信息集合，所述列地址信息属于存储阵列的列地址信息集合；确定单元，用于根据所述地址信息确定所述待验证单元。
在一些实施例中，所述初始化模块包括：修复单元，用于通过修复电路对所述待验证单元进行修复替换；第一写入单元，用于向修复替换后的所述待验证单元对应的地址中写入第一数据；验证单元，用于读取修复替换后的所述待验证单元对应的地址，若当前读取的数据为所述第一数据，则判定所述待验证单元修复成功。
在一些实施例中，所述修复单元，具体用于随机选取冗余存储单元；所述修复单元，具体还用于将所述待验证单元的地址替换为所述冗余存储单元的地址，以完成对所述待验证单元的修复替换。
在一些实施例中，所述初始化模块还包括：第一读取单元，用于在所述第一写入单元向修复替换后的所述待验证单元对应的地址中写入第一数据之前，读取所述地址；所述第一写入单元，具体用于若所述第一读取单元当前读取的数据为空，则向修复替换后的所述待验证单元对应的地址中写入第一数据。
在一些实施例中，所述验证单元，还用于在所述第一读取单元读取所述地址之后，若所述第一读取单元当前读取的数据不为空，则判定所述待验证单元修复失败并中止流程。
在一些实施例中，所述初始化模块还包括：第二写入单元，用于在所述初始化模块从存储阵列中，选取N个存储单元作为待验证单元之后，以及对每个待验证单元进行修复验证之前，向所述待验证单元中写入第二数据，所述第二数据与所述第一数据不同；第二读取单元，用于读取所述待验证单元；所述初始化模块，具体用于若所述第二读取单元当前读取的数据为所述第二数据，则对所述待验证单元进行修复验证。
在一些实施例中，所述初始化模块，还用于在所述第二读取单元读取所述待验证单元之后，若所述第二读取单元当前读取的数据不为所述第二数据，则跳过对所述待验证单元的修复验证。
在一些实施例中，所述验证单元，还用于在读取修复替换后的所述待验证单元对应的地址之后，若当前读取的数据不为所述第一数据，则判定所述待验证单元修复失败。
根据一些实施例，本申请第三方面提供一种电子设备，包括：处理器，以及与所述处理器通信连接的存储器；所述存储器存储计算机执行指令；所述处理器执行所述存储器存储的计算机执行指令，以实现如前所述的方法。
根据一些实施例，本申请第四方面提供一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机执行指令，所述计算机执行指令被处理器执行时用于实现如前所述的方法。
本申请实施例提供的电路仿真方法、测试装置、电子设备及介质中，在进行电路仿真的过程中，首先进行仿真环境初始化，初始化包括选取N个存储单元，并对这些存储单元进行修复验证，后续进行电路仿真，最后输出的电路仿真结果文件包含选取的这些存储单元的修复验证结果。上述方案中，将存储阵列的修复验证拆分为多次部分存储单元的修复验证，每部分存储单元的验证结合在电路仿真中进行，从而可以在电路仿真中逐步完成所有存储单元，即整个存储阵列的修复验证。相比专门对整个存储阵列进行修复验证，可以大大缩减整体耗时，提高修复验证的效率。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请实施例的原理。
图1是本申请一实施例示出的存储器的架构示例图；
图2为本申请一实施例示出的存储单元的结构示例图；
图3为一示例的电路仿真架构图；
图4为一实施例提供的电路仿真方法的流程示意图；
图5为一实施例示例的电路仿真架构图；
图6为一示例的存储阵列；
图7为单次电路仿真下待验证单元的分布示例图；
图8为图7的初始状态示例图；
图9为一实施例提供的电路仿真方法的流程示意图；
图10为一实施例提供的测试装置的结构示意图；
图11为本申请实施例中提供的一种电子设备的结构示意图。
通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
本申请中的用语“包括”和“具有”用以表示开放式的包括在内的意思，并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。此外，附图中的不同元件和区域只是示意性示出，因此本申请不限于附图中示出的尺寸或距离。
下面以具体地实施例对本申请的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。
图1是本申请一实施例示出的存储器的架构示例图，如图1所示，以DRAM作为示例，包括数据输入/输出缓冲、行解码器、列解码器、感测放大器以及存储阵列。其中，数据输入/输出缓冲属于外围区电路，感测放大器、行解码器、列解码器以及存储阵列属于阵列区电路。存储阵列主要由行(rows)和列(columns)组成。行沿阵列的行方向与位线交叉处为存储阵列的存储单元。
其中，每个存储单元用于存储一个位(bit)的数据。如图2所示，图2为本申请一实施例示出的存储单元的结构示例图，存储单元主要由晶体管开关M和电容C组成。其中，电容用于存储bit数据，晶体管开关用于根据选中状态，关断或导通。
可以通过控制行和列来激活某个存储单元，以实现对该存储单元的访问。结合读取场景作为示例：需要读取存储单元中bit数据时，可以通过行解码器选中该存储单元所在的行(字线)，相应的，图示中的晶体管开关M导通，通过对列(位线)信号的感测放大就可以感知到此时电容C上的状态。例如，如果存储单元中存储的bit数据为1，那么晶体管开关M导通后就会从存储单元的位线上读到1，反之也是同样的道理。另外，结合写入场景作为示例：需要向某存储单元中写入bit数据时，比如写入1。可以通过行解码器选中该存储单元所在的行(字线)，相应的图示中的晶体管开关M导通，通过将列(位线)的逻辑电平设为1，使得电容C充电，即向存储单元写入1。反之，如果要写入0，那么位线的逻辑电平设为0，使得电容C放电，即向存储单元写入0。
实际应用中，DRAM在生产过程中有一定概率会产生存储单元坏点，即小部分存储单元不能正常工作，或者，伴随设备的老化和损坏不可避免，尤其是运行环境存在挑战(高温环境)，并且需要频繁运行的存储器，在存储阵列中可能产生故障的存储单元，即存储单元坏点。因此，为了避免因部分存储单元失效影响存储器的正常工作，在设计时除了规划常规的存储单元作为常规部分，还会多规划部分存储单元作为冗余部分，以实现对存储单元坏点的修复。在存储单元修复方案中，如果测试发现常规部分的存储单元有坏点，就可以用冗余部分的存储单元进行地址替换，例如，将坏点的访问地址指向冗余部分的某个正常工作的存储单元，这样在后续使用时就不会再访问到坏点，保证整个存储器的正常工作。
基于上述，设计的存储器具备存储单元修复功能，相应的，在执行测试时，需要对修复功能进行验证。在一种示例技术中，如图3所示，图3为一示例的电路仿真架构图，与针对其它功能(比如，读/写功能等)的专门仿真类似，会针对电路的修复功能建立专门的定向仿真验证，即专门的修复验证，来对电路的修复功能进行验证。但由于冗余部分的存储单元较多，因此通过地址替换的坏点修复方案存在大量可能性，需要专门花费大量时间来进行存储单元修复功能的仿真验证。需要说明的是，图中只是一种示例，具体的电路仿真类型和顺序可以根据实际需要调整，而不限于图中的形式。
本申请实施例的一些方面涉及上述考虑。以下结合本申请的一些实施例对方案进行示例介绍。
图4为一实施例提供的电路仿真方法的流程示意图，如图4所示，该电路仿真方法包括：
步骤401：进行仿真环境初始化，其中包括：从存储阵列中，选取N个存储单元作为待验证单元，对每个待验证单元进行修复验证；
步骤402：进行电路仿真；
步骤403：输出电路仿真结果文件，其中包括对所述待验证单元进行修复验证的结果。
实际应用中，本实施例提供的电路仿真方法可应用在各种存储器的仿真，作为示例，该电路仿真方法可以应用在包括但不限双倍速率同步动态随机存储器(Double DataRage RAM，简称DDR)等的仿真。所述电路包括阵列区电路和外围区电路。其中，N为正整数，在一个示例中，N大于等于10，小于等于20。
其中，所述电路仿真指除了修复功能以外的其它功能的仿真验证。举例来说，所述电路仿真包括但不限于：读操作功能，写操作功能，读写操作功能、自刷新功能、刷新功能、ZQ校准功能以及掉电预充电功能等功能的仿真。也就是说，本实施例中，将修复功能的仿真验证，作为其它功能仿真的初始化的一部分，每次选取一些常规部分和冗余部分的存储单元进行修复验证。这样就无需专门运行巨量的定向仿真来专门验证修复功能，而是通过每次进行其它功能仿真的运行初始化，对修复验证贡献一定的覆盖率，从而通过多次其它功能的仿真过程中逐渐完成覆盖整个存储阵列的修复验证，提高修复验证的效率。
结合场景示例：如图5所示，图5为一实施例示例的电路仿真架构图。实际应用中，存储单元修复的原理主要是完成地址替换的工作，但由于常规部分和冗余部分的存储单元数量庞大，专门的修复验证需要花费大量的连续时段。本实施例中，如图5所示，在每次其它功能(比如，图中的功能1、功能2等)的仿真初始化过程中，选取部分存储单元进行修复验证(例如，图中的修复验证1～M即为伴随在各功能仿真的初始化过程中的修复验证)，以通过多次其它功能的仿真过程中逐渐完成覆盖整个存储阵列的修复验证。
其中，每次修复验证的待验证单元的数量可以根据实际情况确定。例如，可以结合仿真项目的数量确定，比如，假设电路测试的仿真项目较多，可在每个仿真项目的初始化过程中选取较少的存储单元进行修复验证。或者，所述待验证单元的数量也可以随机确定。在一个示例中，所述待验证单元的数量，即N可以随机生成。
结合图5的示例，每次电路仿真(并非专门的修复验证)的流程大致如下：假设本次电路仿真用于验证功能1，则先执行功能1的电路仿真初始化，具体的，所述初始化的过程中除了进行功能1的仿真所需的初始化以外，还会选取存储阵列的N个存储单元作为待验证单元，进行对这N个待验证单元的修复验证；初始化完成后，进行功能1的正常仿真，最后输出功能1的电路仿真结果文件。相比于常规的功能1的电路仿真，这里的区别在于，输出的电路仿真结果文件还包括所述N个待验证单元的修复验证结果。类似的，针对功能2，同样在初始化的过程中进行对部分存储单元的修复验证后，再进行功能2的电路仿真，最后输出包含该部分存储单元的修复验证结果的仿真结果。通过将修复验证结合至多次仿真的初始化过程中，提高修复仿真的效率。
结合图1的示例，可知存储单元可以通过地址来标定，即通过该存储单元所在的行地址和列地址来确定。因此，为了便于确定当前的待验证单元，可以通过确定一些地址信息来确定本次需进行修复验证的待验证单元。故在一些实施例中，待验证单元可以通过地址确定。相应的，步骤401中，所述选取N个存储单元作为待验证单元，具体可以包括：
接收N个地址信息，所述地址信息包括存储单元的行地址信息和列地址信息，其中，所述行地址信息属于存储阵列的行地址信息集合，所述列地址信息属于存储阵列的列地址信息集合；
根据所述地址信息确定所述待验证单元。
其中，所述N个地址信息即表征N个待验证单元，所述N个地址信息可以随机指定。举例来说，所述N可以为10个。结合存储阵列的阵列排布特点，在一个示例中，所述N个地址信息可以包括同一行地址下的多个列地址，即选取位于同一行的存储单元作为待验证单元，例如，选取行地址为1下的多个存储单元，相应的，这些存储单元的地址信息为<1，X>，其中X可填入N个不同的列地址。作为可选的实施方式，在行地址相同的情况下，各个列地址可以随机选取。结合图6示例，图6为一示例的存储阵列，在图6中，该存储阵列为A×B阵列(图中只是一种示例)，第一虚线框的部分为在某行地址(例如，行地址为1)下随机选取的N个待验证单元，结合图示的情形，这里的N为B。
在另一个示例中，所述N个地址信息可以包括同一列地址下的多个行地址，即选取位于同一列的存储单元作为待验证单元，例如，选取列地址为2下的多个存储单元，相应的，这些存储单元的地址信息为<Y，2>，其中Y可填入N个不同的行地址。同样作为可选的实施方式，在列地址相同的情况下，各个行地址可以随机选取。仍结合图6示例，图6中第二虚线框的部分为在某列地址(例如，列地址为2)下随机选取的N个待验证单元，结合图示的情形，这里的N为A。
通过上述示例的待验证单元选取方式，可以结合存储阵列的排布特点，可靠地遍历存储阵列进行修复验证。实际应用中，还可以基于不同的待验证单元选取方式，设定不同的随机模式。例如，在上述两个示例结合实施的方式下，可以将行地址相同列地址随机的选取方式设定为第一随机模式，将列地址相同行地址随机的选取方式设定为第二随机模式。后续，在进行基于电路仿真的修复验证时，通过选择第一随机模式或第二随机模式来方便快捷地确定修复验证的遍历方式。
其中，待验证单元的修复验证采用的手段不限。在一些实施例中，步骤401中，所述对每个待验证单元进行修复验证，具体可以包括：
通过修复电路对所述待验证单元进行修复替换；
向修复替换后的所述待验证单元对应的地址中写入第一数据；
读取修复替换后的所述待验证单元对应的地址，若当前读取的数据为所述第一数据，则判定所述待验证单元修复成功。
其中，修复电路的原理主要是完成地址替换工作，其实现结构不限，具体可以参照相关技术。在一个示例中，所述通过修复电路对所述待验证单元进行修复替换，具体可以包括：
随机选取冗余存储单元；
将所述待验证单元的地址替换为所述冗余存储单元的地址，以完成对所述待验证单元的修复替换。
本示例中，通过修复电路实现冗余存储单元的随机选取，并用冗余存储单元的地址替换待验证单元的地址，能够方便地完成待验证单元的修复替换，从而便于后续进行修复成功与否的验证。
上述实施例中，为了对待验证单元进行修复验证，先通过修复电路进行待验证单元的修复替换，即将待验证单元的地址用某个冗余存储单元的地址进行替换。后续存储器工作时，如果能够成功用冗余存储单元代替待验证单元，即修复成功。也就是说，修复替换后的待验证单元对应的地址，如果能够实现正常的读写，则证明待存储单元的修复成功。故本示例中，针对修复替换后的待验证单元，先向其对应的地址写入第一数据，之后再读取该地址下的数据，如果同样为之前写入的第一数据，则说明地址替换成功，即修复成功。
基于上述实施例，在另一种情形下，所述读取修复替换后的所述待验证单元对应的地址之后，还包括：
若当前读取的数据不为所述第一数据，则判定所述待验证单元修复失败。
结合实际场景示例：在针对某待验证单元进行修复后，可以进行修复后单元的读写功能验证，如果修复后的单元读写功能正常，则说明修复成功。作为示例，在对待验证单元进行修复后，向修复后对应的地址写入第一数据。在写入第一数据之后，再读取地址下的数据，如果为所述第一数据，则说明修复后的单元可以进行正常的读写，即修复成功。反之，在写入第一数据后，如果从地址中读取的数据不为之前写入的所述第一数据，则说明修复后的单元不能完成正常的读写，即修复失败。
上述实施例中，通过向修复后的待验证单元对应的地址写入数据，以及比较从替换后地址读取的数据和写入的数据是否一致，能够便捷地完成待存储单元的修复验证，进一步简化每次电路仿真初始化中的修复验证流程，从而进一步提高修复验证的效率。
此外，为了进一步保证修复验证的准确性，基于上述的实施例，在一个示例中，在所述向修复替换后的所述待验证单元对应的地址中写入第一数据之前，还包括：
读取所述地址；
所述向修复替换后的所述待验证单元对应的地址中写入第一数据，包括：
若当前读取的数据为空，则向修复替换后的所述待验证单元对应的地址中写入第一数据。
结合场景示例：在针对某待验证单元的修复过程中，先选取冗余存储单元，基于选取的该冗余存储单元，进行所述待验证单元的修复替换，具体过程可以为用冗余存储单元的地址替换待验证单元的原本地址。故可以理解，如果修复成功，则待验证单元的地址应替换为冗余存储单元的地址，相应的，当前从修复后的地址读取的数据应为替换后的地址下存储的数据。因此，本示例中，在执行对待验证单元的修复后，读取待验证单元当前对应的地址，如果当前读取的数据为空，则说明地址替换成功，从而执行后续的修复验证，比如地址替换后的存储单元读写是否正常等。
基于上述示例，在另一种情形下，所述读取所述地址之后，还包括：
若当前读取的数据不为空，则判定所述待验证单元修复失败并中止流程。
结合前述场景示例：在执行修复后，读取修复后单元当前对应的地址，即所述地址，如果从地址读取的数据不为空，则说明读取的地址可能仍为修复前的原本地址，或者至少不为空闲的冗余存储地址，均证明修复失败。实际应用中，冗余存储单元被用于进行常规存储单元的修复之前(即空闲的冗余存储地址)，其存储的数据为空。为了保证修复的有效性，对用于修复后的存储单元要求如下，为待验证单元进行修复替换所采用的冗余存储单元，应避免为其它常规存储单元的替换单元，即选择的冗余存储单元当前应为空闲的存储单元。也就是说，同一冗余存储单元不能同时作为多个常规存储单元的修复替换单元，这是为了保证存储器的正常工作。
上述示例中，读取修复后的待验证单元对应的地址，若读取的数据为空，方继续执行后续的修复验证，能够及时检测出修复错误，从而避免进行不必要的后续处理，提高验证效率，节省资源。
实际应用中，为了避免同一存储单元被重复进行修复验证，在一些实施例中，在步骤401中所述从存储阵列中，选取N个存储单元作为待验证单元之后，以及在步骤401中所述对每个待验证单元进行修复验证之前，还包括：
向所述待验证单元中写入第二数据，所述第二数据与所述第一数据不同；
相应的，步骤401中，所述对每个待验证单元进行修复验证，包括：
读取所述待验证单元；
若当前读取的数据为所述第二数据，则对所述待验证单元进行修复验证。
结合场景示例：将存储阵列的修复验证分批进行，即每次电路仿真的初始化过程中，选取N个存储单元作为待验证单元进行修复验证。举例来说，如图7所示，图7为单次电路仿真下待验证单元的分布示例图。在选取N个待验证单元后，会针对其中的每个待验证单元进行修复验证。如图7所示，假设虚线框中的存储单元为本次电路仿真中选取的N个待验证单元，需针对其中的每个单元分别进行修复验证。那么，每次进行修复验证的待验证单元，应避免为之前已完成修复验证的单元，否则会导致同一存储单元被重复进行修复验证，影响验证效率。
针对上述情况，在本示例中，在选取N个待验证单元后，先向本次选取的所有待验证单元写入第二数据(比如，数据1)，例如，图8为图7的初始状态示例图，即在选取图示的待验证单元后，向所有的待验证单元写入1。之后在针对每个待验证单元进行修复验证的过程中，修复后的单元可能被写入其它数据，比如前述的第一数据(比如，数据0)，具体可以参见前述关于修复验证的流程，其中，所述第一数据不同于所述第二数据，比如两者的逻辑状态可以相反。基于上述方法，在N个待验证单元中，从已完成修复验证的单元中读取的数据将不为原先写入的第二数据，而为修复验证过程中写入的第一数据。结合图示举例，经过部分待验证单元的修复验证后，虚线框内的各待验证单元中，带阴影的部分单元中存储第一数据，比如0，不带阴影的部分单元中存储第二数据，比如1，则当前的待验证单元如为非阴影部分中的一个单元，即从待验证单元的当前地址下读出1，则可执行后续的修复验证，如为阴影部分中的一个单元，即从待验证单元的当前地址下读出0，则直接跳过该单元，选择一个新的单元。
基于此，在对当前确定的待验证单元进行修复验证之前，先读取该待验证单元，如果读出的数据为所述第二数据，则说明该待验证单元未被修复过，可以进行后续的修复验证。反之，如果读出的数据为所述第一数据，则说明该待验证单元被修复过，可直接跳过。实际应用中，跳过后可选取另一待验证单元进行修复验证。故在一示例中，所述读取所述待验证单元之后，还包括：
若当前读取的数据不为所述第二数据，则跳过对所述待验证单元的修复验证。
上述实施例中，在选取待验证单元后向所有待验证单元写入第二数据，后续在针对每个待验证单元进行修复验证之前，先检测该待验证单元下的读出数据是否为第二数据，以避免重复验证，进一步提高修复验证的效率。
本实施例提供的电路仿真方法中，在进行电路仿真的过程中，首先进行仿真环境初始化，初始化包括选取N个存储单元，并对这些存储单元进行修复验证，后续进行电路仿真，最后输出的电路仿真结果文件包含选取的这些存储单元的修复验证结果。上述方案中，将存储阵列的修复验证拆分为多次部分存储单元的修复验证，每部分存储单元的验证结合在电路仿真中进行，从而可以在电路仿真中逐步完成所有存储单元，即整个存储阵列的修复验证。相比专门对整个存储阵列进行修复验证，可以大大缩减整体耗时，提高修复验证的效率。
需要说明的是，前述实施例可以单独或结合实施。在一些结合实施的示例中，图9为一实施例提供的电路仿真方法的流程示意图，如图9所示，图中主要针对修复验证的过程进行示例说明，关于电路仿真的流程，比如，初始化以及电路仿真等步骤，可参见前述实施例的内容，具体的，该方法包括：
步骤801：从存储阵列中，选取N个存储单元作为待验证单元，并向所述待验证单元中写入第二数据(Data2)；
步骤802：读取待验证单元，若当前读取的数据为所述第二数据，则执行步骤803，否则，跳过所述待验证单元，对下一个待验证单元进行读取；
步骤803：随机选取冗余存储单元，并将所述待验证单元的地址替换为所述冗余存储单元的地址；
步骤804：读取修复替换后的所述待验证单元对应的地址，若当前读取的数据为空，则执行步骤805；否则，判定所述待验证单元修复失败；
步骤805：向所述地址中写入第一数据(Data1)；
步骤806：读取所述地址，若当前读取的数据为所述第一数据，则判定所述待验证单元修复成功；否则，判定所述待验证单元修复失败。
实际应用中，如果判定修复失败，可检查修复电路的相关电路逻辑，以及时排查解决导致修复失败的故障。
本实施例提供的电路仿真方法中，在进行电路仿真的过程中，首先进行仿真环境初始化，初始化包括选取N个存储单元，并对这些存储单元进行修复验证，后续进行电路仿真，最后输出的电路仿真结果文件包含选取的这些存储单元的修复验证结果。上述方案中，将存储阵列的修复验证拆分为多次部分存储单元的修复验证，每部分存储单元的验证结合在电路仿真中进行，从而可以在电路仿真中逐步完成所有存储单元，即整个存储阵列的修复验证。相比专门对整个存储阵列进行修复验证，可以大大缩减整体耗时，提高修复验证的效率。
图10为一实施例提供的测试装置的结构示意图，如图10所示，该测试装置包括：
初始化模块91，用于进行仿真环境初始化，其中包括：从存储阵列中，选取N个存储单元作为待验证单元，对每个待验证单元进行修复验证，其中，N大于等于10，小于等于20；
仿真模块92，用于进行电路仿真；所述电路包括阵列区电路和外围区电路；
输出模块93，用于输出电路仿真结果文件，其中包括对所述待验证单元进行修复验证的结果。
实际应用中，本实施例提供的测试装置可应用在各种存储器的仿真，作为示例，该测试装置可以应用在包括但不限双倍速率同步动态随机存储器(Double Data Rage RAM，简称DDR)等的仿真。
其中，所述电路仿真指除了修复功能以外的其它功能的仿真验证。举例来说，所述电路仿真包括但不限于：读操作功能，写操作功能，读写操作功能、自刷新功能、刷新功能、ZQ校准功能以及掉电预充电功能等功能的仿真。
在一个示例中，所述待验证单元的数量，即N可以随机生成。
在一些实施例中，待验证单元可以通过地址确定。相应的，初始化模块91包括：
接收单元911，用于接收N个地址信息，所述地址信息包括存储单元的行地址信息和列地址信息，其中，所述行地址信息属于存储阵列的行地址信息集合，所述列地址信息属于存储阵列的列地址信息集合；
确定单元912，用于根据所述地址信息确定所述待验证单元。
在一个示例中，所述N个地址信息可以包括同一行地址下的多个列地址。在另一个示例中，所述N个地址信息可以包括同一列地址下的多个行地址。
实际应用中，还可以基于不同的待验证单元选取方式，设定不同的随机模式。例如，可以将行地址相同列地址随机的选取方式设定为第一随机模式，将列地址相同行地址随机的选取方式设定为第二随机模式。
在一些实施例中，初始化模块91包括：
修复单元913，用于通过修复电路对所述待验证单元进行修复替换；
第一写入单元914，用于向修复替换后的所述待验证单元对应的地址中写入第一数据；
验证单元915，用于读取修复替换后的所述待验证单元对应的地址，若当前读取的数据为所述第一数据，则判定所述待验证单元修复成功。
基于上述实施例，在另一种情形下，验证单元915，还用于在读取修复替换后的所述待验证单元对应的地址之后，若当前读取的数据不为所述第一数据，则判定所述待验证单元修复失败。
在一个示例中，修复单元913，具体用于随机选取冗余存储单元；修复单元913，具体还用于将所述待验证单元的地址替换为所述冗余存储单元的地址，以完成对所述待验证单元的修复替换。
上述实施例中，通过向修复后的待验证单元对应的地址写入数据，以及比较从替换后地址读取的数据和写入的数据是否一致，能够便捷地完成待存储单元的修复验证，进一步简化每次电路仿真初始化中的修复验证流程，从而进一步提高修复验证的效率。
此外，为了进一步保证修复验证的准确性，基于上述的实施例，在一个示例中，初始化模块91还包括：
第一读取单元916，用于在第一写入单元914向修复替换后的所述待验证单元对应的地址中写入第一数据之前，读取所述地址；
第一写入单元914，具体用于若第一读取单元916当前读取的数据为空，则向修复替换后的所述待验证单元对应的地址中写入第一数据。
基于上述示例，在另一种情形下，验证单元915，还用于在所述第一读取单元916读取所述地址之后，若所述第一读取单元916当前读取的数据不为空，则判定所述待验证单元修复失败并中止流程。
上述示例中，读取修复后的待验证单元对应的地址，若读取的数据为空，方继续执行后续的修复验证，能够及时检测出修复错误，从而避免进行不必要的后续处理，提高验证效率，节省资源。
实际应用中，为了避免同一存储单元被重复进行修复验证，在一些实施例中，初始化模块91还包括：
第二写入单元917，用于在初始化模块91从存储阵列中，选取N个存储单元作为待验证单元之后，以及对每个待验证单元进行修复验证之前，向所述待验证单元中写入第二数据，所述第二数据与所述第一数据不同；
第二读取单元918，用于读取所述待验证单元；
初始化模块91，具体用于若第二读取单元918当前读取的数据为所述第二数据，则对所述待验证单元进行修复验证。
在一示例中，初始化模块91，还用于在第二读取单元918读取所述待验证单元之后，若所述第二读取单元当前读取的数据不为所述第二数据，则跳过对所述待验证单元的修复验证。
上述实施例中，在选取待验证单元后向所有待验证单元写入第二数据，后续在针对每个待验证单元进行修复验证之前，先检测该待验证单元下的读出数据是否为第二数据，以避免重复验证，进一步提高修复验证的效率。
本实施例提供的测试装置，在进行电路仿真的过程中，首先进行仿真环境初始化，初始化包括选取N个存储单元，并对这些存储单元进行修复验证，后续进行电路仿真，最后输出的电路仿真结果文件包含选取的这些存储单元的修复验证结果。上述方案中，将存储阵列的修复验证拆分为多次部分存储单元的修复验证，每部分存储单元的验证结合在电路仿真中进行，从而可以在电路仿真中逐步完成所有存储单元，即整个存储阵列的修复验证。相比专门对整个存储阵列进行修复验证，可以大大缩减整体耗时，提高修复验证的效率。
图11为本申请实施例中提供的一种电子设备的结构示意图，如图11所示，该电子设备包括：
处理器(processor)291，电子设备还包括了存储器(memory)292；还可以包括通信接口(Communication Interface)293和总线294。其中，处理器291、存储器292、通信接口293、可以通过总线294完成相互间的通信。通信接口293可以用于信息传输。处理器291可以调用存储器292中的逻辑指令，以执行上述实施例的方法。
此外，上述的存储器292中的逻辑指令可以通过软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。
存储器292作为一种计算机可读存储介质，可用于存储软件程序、计算机可执行程序，如本申请实施例中的方法对应的程序指令/模块。处理器291通过运行存储在存储器292中的软件程序、指令以及模块，从而执行功能应用以及数据处理，即实现上述方法实施例中的方法。
存储器292可包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需的应用程序；存储数据区可存储根据终端设备的使用所创建的数据等。此外，存储器292可以包括高速随机存取存储器，还可以包括非易失性存储器。
本申请实施例提供一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机执行指令，所述计算机执行指令被处理器执行时用于实现如前述实施例所述的方法。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求书指出。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求书来限制。
Claims (20)
1.一种电路仿真方法，其特征在于，所述电路包括阵列区电路和外围区电路，所述方法包括：
进行仿真环境初始化，其中包括：从存储阵列中，选取N个存储单元作为待验证单元，对每个待验证单元进行修复验证，其中，N大于等于10，小于等于20；
进行电路仿真；
输出电路仿真结果文件，其中包括对所述待验证单元进行修复验证的结果。
2.根据权利要求1所述的方法，其特征在于，所述选取N个存储单元作为待验证单元，包括：
接收N个地址信息，所述地址信息包括存储单元的行地址信息和列地址信息，其中，所述行地址信息属于存储阵列的行地址信息集合，所述列地址信息属于存储阵列的列地址信息集合；
根据所述地址信息确定所述待验证单元。
3.根据权利要求1所述的方法，其特征在于，所述对每个待验证单元进行修复验证，包括：
通过修复电路对所述待验证单元进行修复替换；
向修复替换后的所述待验证单元对应的地址中写入第一数据；
读取所述修复替换后的所述待验证单元对应的地址，若当前读取的数据为所述第一数据，则判定所述待验证单元修复成功。
4.根据权利要求3所述的方法，其特征在于，所述通过修复电路对所述待验证单元进行修复替换，包括：
随机选取冗余存储单元；
将所述待验证单元的地址替换为所述冗余存储单元的地址，以完成对所述待验证单元的修复替换。
5.根据权利要求3所述的方法，其特征在于，所述向修复替换后的所述待验证单元对应的地址中写入第一数据之前，还包括：
读取所述地址；
所述向修复替换后的所述待验证单元对应的地址中写入第一数据，包括：
若当前读取的数据为空，则向修复替换后的所述待验证单元对应的地址中写入第一数据。
6.根据权利要求5所述的方法，其特征在于，所述读取所述地址之后，还包括：
若当前读取的数据不为空，则判定所述待验证单元修复失败并中止流程。
7.根据权利要求3所述的方法，其特征在于，所述从存储阵列中，选取N个存储单元作为待验证单元之后，以及所述对每个待验证单元进行修复验证之前，还包括：
向所述待验证单元中写入第二数据，所述第二数据与所述第一数据不同；
所述对每个待验证单元进行修复验证，包括：
读取所述待验证单元；
若当前读取的数据为所述第二数据，则对所述待验证单元进行修复验证。
8.根据权利要求7所述的方法，其特征在于，所述读取所述待验证单元之后，还包括：
若当前读取的数据不为所述第二数据，则跳过对所述待验证单元的修复验证。
9.根据权利要求3-8中任一项所述的方法，其特征在于，所述读取修复替换后的所述待验证单元对应的地址之后，还包括：
若当前读取的数据不为所述第一数据，则判定所述待验证单元修复失败。
10.一种测试装置，其特征在于，包括：
初始化模块，用于进行仿真环境初始化，其中包括：从存储阵列中，选取N个存储单元作为待验证单元，对每个待验证单元进行修复验证，其中，N大于等于10，小于等于20；
仿真模块，用于进行电路仿真；所述电路包括阵列区电路和外围区电路；
输出模块，用于输出电路仿真结果文件，其中包括对所述待验证单元进行修复验证的结果。
11.根据权利要求10所述的测试装置，其特征在于，所述初始化模块包括：
接收单元，用于接收N个地址信息，所述地址信息包括存储单元的行地址信息和列地址信息，其中，所述行地址信息属于存储阵列的行地址信息集合，所述列地址信息属于存储阵列的列地址信息集合；
确定单元，用于根据所述地址信息确定所述待验证单元。
12.根据权利要求10所述的测试装置，其特征在于，所述初始化模块包括：
修复单元，用于通过修复电路对所述待验证单元进行修复替换；
第一写入单元，用于向修复替换后的所述待验证单元对应的地址中写入第一数据；
验证单元，用于读取修复替换后的所述待验证单元对应的地址，若当前读取的数据为所述第一数据，则判定所述待验证单元修复成功。
13.根据权利要求12所述的测试装置，其特征在于，
所述修复单元，具体用于随机选取冗余存储单元；
所述修复单元，具体还用于将所述待验证单元的地址替换为所述冗余存储单元的地址，以完成对所述待验证单元的修复替换。
14.根据权利要求12所述的测试装置，其特征在于，所述初始化模块还包括：
第一读取单元，用于在所述第一写入单元向修复替换后的所述待验证单元对应的地址中写入第一数据之前，读取所述地址；
所述第一写入单元，具体用于若所述第一读取单元当前读取的数据为空，则向修复替换后的所述待验证单元对应的地址中写入第一数据。
15.根据权利要求14所述的测试装置，其特征在于，
所述验证单元，还用于在所述第一读取单元读取所述地址之后，若所述第一读取单元当前读取的数据不为空，则判定所述待验证单元修复失败并中止流程。
16.根据权利要求12所述的测试装置，其特征在于，所述初始化模块还包括：
第二写入单元，用于在所述初始化模块从存储阵列中，选取N个存储单元作为待验证单元之后，以及对每个待验证单元进行修复验证之前，向所述待验证单元中写入第二数据，所述第二数据与所述第一数据不同；
第二读取单元，用于读取所述待验证单元；
所述初始化模块，具体用于若所述第二读取单元当前读取的数据为所述第二数据，则对所述待验证单元进行修复验证。
17.根据权利要求16所述的测试装置，其特征在于，
所述初始化模块，还用于在所述第二读取单元读取所述待验证单元之后，若所述第二读取单元当前读取的数据不为所述第二数据，则跳过对所述待验证单元的修复验证。
18.根据权利要求12-17中任一项所述的测试装置，其特征在于，
所述验证单元，还用于在读取修复替换后的所述待验证单元对应的地址之后，若当前读取的数据不为所述第一数据，则判定所述待验证单元修复失败。
19.一种电子设备，其特征在于，包括：处理器，以及与所述处理器通信连接的存储器；
所述存储器存储计算机执行指令；
所述处理器执行所述存储器存储的计算机执行指令，以实现如权利要求1-9中任一项所述的方法。
20.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质中存储有计算机执行指令，所述计算机执行指令被处理器执行时用于实现如权利要求1-9中任一项所述的方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210434613.0A CN116976251A (zh) | 2022-04-24 | 2022-04-24 | 电路仿真方法、测试装置、电子设备及介质 |
| PCT/CN2022/097463 WO2023206722A1 (zh) | 2022-04-24 | 2022-06-07 | 电路仿真方法、测试装置、电子设备及介质 |
| TW111123199A TWI841987B (zh) | 2022-04-24 | 2022-06-22 | 電路模擬方法、測試裝置、電子設備及介質 |
| US17/812,743 US20230342527A1 (en) | 2022-04-24 | 2022-07-15 | Method of circuit simulation, test apparatus, electronic device, and medium |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210434613.0A CN116976251A (zh) | 2022-04-24 | 2022-04-24 | 电路仿真方法、测试装置、电子设备及介质 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116976251A true CN116976251A (zh) | 2023-10-31 |
Family
ID=88480206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210434613.0A Pending CN116976251A (zh) | 2022-04-24 | 2022-04-24 | 电路仿真方法、测试装置、电子设备及介质 |
Country Status (3)
| Country | Link |
|---|---|
| CN (1) | CN116976251A (zh) |
| TW (1) | TWI841987B (zh) |
| WO (1) | WO2023206722A1 (zh) |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3297213B2 (ja) * | 1994-08-18 | 2002-07-02 | 株式会社東芝 | 集積回路シミュレータ及び集積回路のシミュレーション方法 |
| US7493519B2 (en) * | 2005-10-24 | 2009-02-17 | Lsi Corporation | RRAM memory error emulation |
| JP2010225239A (ja) * | 2009-03-24 | 2010-10-07 | Toshiba Corp | 半導体集積回路およびメモリの機能検証方法 |
| US8438431B2 (en) * | 2009-11-10 | 2013-05-07 | International Business Machines Corporation | Support element office mode array repair code verification |
| US8867286B2 (en) * | 2011-12-20 | 2014-10-21 | Industrial Technology Research Institute | Repairable multi-layer memory chip stack and method thereof |
| KR102088343B1 (ko) * | 2014-02-05 | 2020-03-12 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR20220048735A (ko) * | 2020-10-13 | 2022-04-20 | 삼성전자주식회사 | 테스트 시간을 줄이는 메모리 장치의 테스트 방법, 메모리 빌트-인 셀프 테스트(mbist) 회로 및 메모리 장치 |
| CN112232006B (zh) * | 2020-10-26 | 2021-07-02 | 海光信息技术股份有限公司 | 一种标准单元库验证方法、装置、电子设备及存储介质 |
| CN112464500B (zh) * | 2020-12-24 | 2021-10-29 | 芯天下技术股份有限公司 | 备份cell替换电路验证方法、装置、存储介质和终端 |
-
2022
- 2022-04-24 CN CN202210434613.0A patent/CN116976251A/zh active Pending
- 2022-06-07 WO PCT/CN2022/097463 patent/WO2023206722A1/zh unknown
- 2022-06-22 TW TW111123199A patent/TWI841987B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| WO2023206722A1 (zh) | 2023-11-02 |
| TW202343463A (zh) | 2023-11-01 |
| TWI841987B (zh) | 2024-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8161355B2 (en) | Automatic refresh for improving data retention and endurance characteristics of an embedded non-volatile memory in a standard CMOS logic process | |
| US20100251043A1 (en) | Semiconductor integrated circuit, circuit function veryfication device and method of veryfying circuit function | |
| KR20080077948A (ko) | 패리티 셀 어레이를 구비한 메모리 회로 | |
| US8913451B2 (en) | Memory device and test method thereof | |
| CN113035259A (zh) | Dram测试方法、装置、可读存储介质及电子设备 | |
| CN104425040A (zh) | 用于测试存储器的方法和系统 | |
| EP1647031B1 (en) | Memory device and method of storing fail addresses of a memory cell | |
| US20220005544A1 (en) | Repair circuit, memory, and repair method | |
| JP4569182B2 (ja) | 半導体装置 | |
| CN113470723B (zh) | 读重试测试方法、装置、可读存储介质及电子设备 | |
| US20190294374A1 (en) | Memory system including memory device and memory controller, and operating method thereof | |
| CN112466379B (zh) | 存储器位映射关系确定方法、装置、处理器芯片及服务器 | |
| CN116976251A (zh) | 电路仿真方法、测试装置、电子设备及介质 | |
| US20230342527A1 (en) | Method of circuit simulation, test apparatus, electronic device, and medium | |
| CN115877171A (zh) | 一种芯片测试方法和装置 | |
| CN110648715B (zh) | 一种低电压sram写半选择故障的测试方法 | |
| CN112802532A (zh) | Dram测试方法、装置、可读存储介质及电子设备 | |
| CN112599178A (zh) | Dram测试方法、装置、可读存储介质及电子设备 | |
| JP3938298B2 (ja) | パリティセルアレイを有するメモリ回路 | |
| US20240021260A1 (en) | Memory, memory system and operation method of memory | |
| US20230097405A1 (en) | Simulation method and system of verifying operation of semiconductor memory device of memory module at design level | |
| US7299381B2 (en) | Discrete tests for weak bits | |
| JPH09204800A (ja) | 集積回路半導体ランダムアクセス・メモリ装置 | |
| CN117995253A (zh) | 存储器测试方法、测试电路及存储器 | |
| CN117766007A (zh) | 内建自测试方法和设备 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |