JP2003186940A - 論理検証装置 - Google Patents

Abstract

(57)【要約】 【課題】 種々の条件下に対応して論理検証時における
実行時間を短縮することができる論理検証装置が得られ
るようにすること。 【解決手段】 クロック３の逓倍の周波数であるエミュ
レーションクロック１２を生成する逓倍回路１１、プロ
グラマブル素子で実現された論理回路の一部であるＦ／
Ｆ１３、そのＦ／Ｆ１３の入力信号１４と出力信号１５
とを比較して比較結果信号１７を生成する比較器１６、
および、逓倍回路１１からのエミュレーションクロック
１２と比較器１６からの比較結果信号１７とクロック３
とに基づいてＦ／Ｆ１３に印加するクロック１９を生成
するクロック生成回路１８などを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、論理検証装置に
関し、より詳しくは、プログラマブル素子によって構成
され、所望の論理動作や機能動作を模擬する論理検証装
置に関するものである。

【０００２】

【従来の技術】従来より、ＬＳＩなどの論理動作や機能
動作を検証するために、ソフトウェアによる機能シミュ
レータが用いられてきた。

【０００３】ところが、近年、ＬＳＩの回路規模が飛躍
的に増大し、機能も複雑化してきていることから検証す
るためのテストデータも増大し、機能シミュレータでは
速度性能が不足し、検証時間が長時間化してきている。

【０００４】そこで、最近では、ＦＰＧＡ（Field Prog
rammable Gate Array ）やマイクロプロセッサなどのプ
ログラマブル素子で構成されたハードウェアの論理検証
装置（以下、エミュレータともいう）が用いられるよう
になってきている。

【０００５】図１５は、従来の論理検証装置の構成例を
示すブロック図である。図１５に示す論理検証装置は、
検証対象を模擬動作させる検証装置としてのエミュレー
タ１０１と、検証対象を検証するためのテストベンチ１
０２とで構成され、それぞれにクロック１０３が入力さ
れて動作が行われる。

【０００６】エミュレータ１０１内のフリップフロップ
回路（以下、Ｆ／Ｆという）１０４は、プログラマブル
素子で実現された論理回路の一部を示している。このＦ
／Ｆ１０４には、基本的にクロック１０３が印加され
る。このように、エミュレータ１０１およびテストベン
チ１０２は、クロック１０３に従って動作するため、ク
ロック１０３の動作周波数が検証時間を決定することに
なる。

【０００７】図１６は、図１５の論理検証装置における
処理手順を示す図である。論理検証の処理手順は、図１
６に示すように、検証対象となる論理情報１１１を読み
込むコンパイル１１２処理が行われ、そのコンパイル１
１２の処理結果をエミュレータ１０１のプログラマブル
素子に割り付けるマッピング１１３処理を行い、そのマ
ッピング１１３の処理結果をエミュレータ１０１にダウ
ンロード１１４する。そして、このダウンロード１１４
の処理結果に基づいて、エミュレータ１０１は、所望の
論理動作を行うことが可能となる。

【０００８】さらに、実行１１５処理は、論理検証を実
行することであり、上記図１６のコンパイル１１２から
マッピング１１３までの処理は、計算機上で実行される
ソフトウェア処理である。

【０００９】図１７は、図１６のエミュレータの論理構
成を示すブロック図である。図１７のＦ／Ｆ１２１〜１
２４は、図１５のＦ／Ｆ１０４を詳細化したものであ
り、クロック１０３で動作する記憶素子である。また、
組み合わせ回路１２５〜１２７も全てクロック１０３で
動作し、信号１２８〜１３３は、回路中の各部での信号
を示している。

【００１０】このクロック１０３の動作周波数は、組み
合わせ回路１２５〜１２７の遅延時間によって決まるた
め、組み合わせ回路１２５〜１２７までが全て同じ遅延
時間ｎとすると、クロック１０３の周期は組み合わせ回
路１２５と１２６の遅延時間の総和である２ｎとなる。

【００１１】一方、Ｆ／Ｆ１２３と１２４は、組み合わ
せ回路１２７の遅延時間のみであり、この場合に限れば
クロック周期はｎとなる。しかし、クロック周期は、論
理情報１１１の中の最大の遅延時間のパスによって決定
され、また、信号１３０と信号１３１の値が同じ場合で
もクロック１０３の周期は最大遅延時間に合わせること
になる。

【００１２】このような論理検証装置に関連した公報例
としては、例えば、特開昭５２−１０９８４１号公報に
記載の「クロック制御方式」、あるいは、特開平６−１
６１８０８号公報に記載の「エミュレーション回路」な
どがある。

【００１３】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の論理検証装置にあっては、検証時間を決定す
るクロックは、検証対象論理の中の最大遅延時間によっ
て決定されるため、論理検証時における実行時間が長く
なってしまうという課題があった。

【００１４】この発明は上記に鑑みてなされたもので、
種々の条件下に対応して論理検証時における実行時間を
短縮することができる論理検証装置を得ることを目的と
する。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、この発明にかかる論理検証装置は、プログラマブル
素子によって構成され、所望の論理動作や機能動作を模
擬する論理検証装置において、組み合わせ回路に接続さ
れた記憶手段と、前記記憶手段の入力信号と出力信号の
値を比較する比較手段と、前記比較手段の比較結果に基
づいて、前記記憶手段に対して印加するクロックの印加
タイミングを変化させる第１のクロック生成手段と、を
備え、前記第１のクロック生成手段により前記記憶手段
の前段の組み合わせ回路の遅延時間に応じてクロックの
印加タイミングを変化させることを特徴とする。

【００１６】この発明によれば、組み合わせ回路に接続
された記憶手段の入力信号と出力信号の値を比較手段に
より比較し、その比較結果に基づいて第１のクロック生
成手段により記憶手段に印加するクロックを、前段の組
み合わせ回路の遅延時間に応じて印加タイミングを変化
させるようにしたため、記憶手段の入力信号と出力信号
とが一致していれば、その前段の組み合わせ回路の遅延
時間を削減することが可能となり、検証時間を短縮する
ことができる。

【００１７】つぎの発明にかかる論理検証装置は、プロ
グラマブル素子によって構成され、所望の論理動作や機
能動作を模擬する論理検証装置において、組み合わせ回
路に接続された記憶手段と、前記記憶手段と記憶手段の
間に存在する組み合わせ回路の遅延時間を算出する第１
の遅延時間算出手段と、前記第１の遅延時間算出手段に
より算出された遅延時間に基づいて、後段の記憶手段へ
のクロックの印加タイミングを最適化する第２のクロッ
ク生成手段と、を備えていることを特徴とする。

【００１８】この発明によれば、記憶手段と記憶手段の
間に存在する組み合わせ回路の遅延時間を第１の遅延時
間算出手段により算出し、その算出された遅延時間に基
づいて、第２のクロック生成手段により後段の記憶手段
へのクロックの印加タイミングを最適化するようにした
ため、検証対象となる論理回路の組み合わせ回路の遅延
時間に応じてクロックが可変となり、これを最適化する
ことで検証時間を短縮することができる。

【００１９】つぎの発明にかかる論理検証装置は、プロ
グラマブル素子によって構成され、所望の論理動作や機
能動作を模擬する論理検証装置において、組み合わせ回
路に接続された記憶手段と、前記記憶手段の入力信号と
出力信号の値を比較する比較手段と、前記記憶手段と記
憶手段の間に存在する組み合わせ回路を複数の組み合わ
せ回路に分割する回路分割手段と、前記回路分割手段に
より分割された組み合わせ回路毎の遅延時間を算出する
第２の遅延時間算出手段と、前記第２の遅延時間算出手
段により算出された遅延時間に基づいて、後段の記憶手
段へのクロックの印加タイミングを最適化する第３のク
ロック生成手段と、を備え、前記回路分割手段により分
割された組み合わせ回路のうちクロックが印加されても
動作しない組み合わせ回路の遅延時間に応じて、後段の
記憶手段のクロックの印加タイミングを変化させること
を特徴とする。

【００２０】この発明によれば、組み合わせ回路に接続
された記憶手段の入力信号と出力信号の値を比較手段に
より比較し、回路分割手段により記憶手段と記憶手段の
間に存在する組み合わせ回路を複数の組み合わせ回路に
分割し、第２の遅延時間算出手段により分割された組み
合わせ回路毎の遅延時間を算出し、その遅延時間に基づ
いて、第３のクロック生成手段により後段の記憶手段へ
のクロックの印加タイミングを最適化するようにしたた
め、部分的に遅延時間を削減することが可能となり、検
証時間を短縮することができる。

【００２１】つぎの発明にかかる論理検証装置は、前記
記憶手段の前段の組み合わせ回路の遅延時間に応じて、
当該組み合わせ回路の構成を変更することを特徴とす
る。

【００２２】この発明によれば、記憶手段の前段の組み
合わせ回路の遅延時間に応じて、組み合わせ回路の構成
を変更するようにしたため、組み合わせ回路の遅延時間
の削減効果を更に増加させることが可能となる。

【００２３】つぎの発明にかかる論理検証装置は、検証
時間の短縮制御の実行レベルを個別に設定可能としたこ
とを特徴とする。

【００２４】この発明によれば、検証時間の短縮制御の
実行レベルを個別に設定可能としたため、回路規模の増
加や前処理実行時間に対応して、所望の論理検証時間の
削減を図ることができる。

【００２５】つぎの発明にかかる論理検証装置は、前記
プログラマブル素子にフィールド・プログラマブル・ゲ
ート・アレイを使用し、その基本ブロックとして、前記
記憶手段の入力信号と出力信号とを比較する比較手段
と、クロックイネーブル制御手段とを少なくとも備えて
いることを特徴とする。

【００２６】この発明によれば、プログラマブル素子と
してフィールド・プログラマブル・ゲート・アレイを使
用し、比較手段とクロックイネーブル制御手段とを少な
くとも備えているため、論理検証時間を短縮するための
クロックの印加タイミングを調整する回路増加分を最小
限に抑えることができる。

【００２７】

【発明の実施の形態】以下に添付図面を参照して、この
発明にかかる論理検証装置の好適な実施の形態を詳細に
説明する。

【００２８】実施の形態１．図１は、この発明の実施の
形態１である論理検証装置の構成を説明するブロック図
である。図１に示す論理検証装置は、検証対象の論理情
報を模擬動作させる検証装置としてのエミュレータ１
と、検証対象を検証するためのテストベンチ２とで構成
され、それぞれに対してクロック３が入力されて動作が
行われる。

【００２９】本実施の形態１の論理検証装置は、エミュ
レータ１内が図１に示すように構成されている点に特徴
がある。すなわち、クロック３の逓倍の周波数であるエ
ミュレーションクロック１２を生成する逓倍回路１１、
プログラマブル素子で実現された論理回路の一部である
記憶手段としてのＦ／Ｆ１３、そのＦ／Ｆ１３の入力信
号１４と出力信号１５とを比較して比較結果信号１７を
生成する比較手段としての比較器１６、および、逓倍回
路１１からのエミュレーションクロック１２と比較器１
６からの比較結果信号１７とクロック３とに基づいてＦ
／Ｆ１３に印加するクロック１９を生成する第１のクロ
ック生成手段としてのクロック生成回路１８などを備え
ている。

【００３０】次に、動作について説明する。図２は、本
実施の形態１の動作を説明するタイミングチャートであ
り、（ａ）はクロック３の波形図、（ｂ）はエミュレー
ションクロック１２の波形図、（ｃ）は比較結果信号１
７の波形図、（ｄ）はＦ／Ｆ１３へのクロック１９の波
形図である。

【００３１】そして、エミュレータ１の内部では、クロ
ック３を逓倍したエミュレーションクロック１２を基本
クロックとして動作する。このため、Ｆ／Ｆ１３は、ク
ロック１９が印加されると入力信号１４を取り込んで、
出力信号１５を出力する。この時の入力信号１４と出力
信号１５が同じ値の場合は、クロック１９が印加されて
も動作は変わらないことになる。

【００３２】すなわち、クロック１９が印加される前の
時刻において、入力信号１４と出力信号１５の値が比較
器１６で比較され、その比較結果信号１７と上記の逓倍
回路１１からのエミュレーションクロック１２とクロッ
ク３とに基づいて、クロック生成回路１８がＦ／Ｆ１３
へのクロック１９を生成する。

【００３３】例えば、クロック生成回路１８に入力され
る比較結果信号１７が「偽」の場合（ここでは、Ｆ／Ｆ
１３の入力信号１４と出力信号１５とが不一致で、図２
では“Ｌ”の状態）は、クロック３と同じ周波数のクロ
ックをクロック１９として出力する。

【００３４】また、比較結果信号１７が「真」の場合
（ここでは、Ｆ／Ｆ１３の入力信号１４と出力信号１５
とが一致し、図２では“Ｈ”の状態）は、エミュレーシ
ョンクロック１２をクロック１９として出力する。

【００３５】このように、本実施の形態１によれば、Ｆ
／Ｆ１３の入力信号１４と出力信号１５の値を比較して
一致していれば、その前段の組み合わせ回路の遅延時間
を削減することが可能となり、検証時間を短縮すること
ができる。

【００３６】実施の形態２．上記した実施の形態１は、
図１のエミュレータ１内のＦ／Ｆ１３の入力信号１４と
出力信号１５の値を比較して、Ｆ／Ｆ１３へのクロック
１９を制御するようにしたが、本実施の形態２では、ソ
フトウェア処理と回路構成によりクロックを制御するよ
うにした点に特徴がある。

【００３７】図３は、本実施の形態２における論理検証
装置のエミュレータにより検証を行う処理手順を示す図
である。論理検証の処理手順は、図３に示すように、検
証対象となる論理情報２１を読み込むコンパイル２２処
理を行い、そのコンパイル２２の処理結果をエミュレー
タのプログラマブル素子に割り付けるマッピング２３処
理が行われる。

【００３８】続いて、遅延時間算出２４の処理では、前
段のマッピング２３の処理結果に基づいて、記憶手段と
してのＦ／Ｆ間の組み合わせ回路の遅延時間を算出し
（第１の遅延時間算出手段）、その算出された遅延時間
の値に応じて各Ｆ／Ｆのクロック生成回路を付加する回
路付加２５処理が行われる。

【００３９】さらに、その次のダウンロード２６の処理
は、上記したマッピング２３処理の結果をエミュレータ
にロードするものである。このダウンロード２６をした
ことにより、エミュレータは所望の論理動作を行うこと
が可能となる。

【００４０】そして、実行２７の処理では、論理検証が
実行される。なお、本実施の形態２では、上記したコン
パイル２２から回路付加２５までの処理は、計算機上で
実行されるソフトウェア処理である。

【００４１】図４は、本実施の形態２に係るエミュレー
タ３１の構成を示すブロック図である。本実施の形態２
における特徴的な構成要素である第２のクロック生成手
段としてのクロック生成回路３２は、図３の回路付加２
５の処理によって生成される回路であって、組み合わせ
回路の最大遅延時間に最適化されたクロック３３を生成
するものである。図４中の他の構成部については、図１
と同一部または相当部であるので、同一符号を付して構
成説明を省略する。

【００４２】図５は、図３および図４によって処理され
た論理回路のタイミングチャートであり、（ａ）はクロ
ック３の波形図、（ｂ）はエミュレーションクロック１
２の波形図、（ｃ）はＦ／Ｆ１３へのクロック３３の波
形図である。図４のクロック生成回路３２によって生成
されるクロック３３は、図５（ｃ）に示すように、Ｆ／
Ｆ１３への入力信号を生成する組み合わせ回路の遅延時
間に対して最適化されたものとなる。

【００４３】このように、本実施の形態２によれば、検
証対象となる論理回路の組み合わせ回路の遅延時間によ
ってクロックを可変とし、これを最適化することにより
検証時間を短縮することができる。

【００４４】実施の形態３．上記した実施の形態１およ
び２は、Ｆ／ＦとＦ／Ｆの間に介在させた組み合わせ回
路を１グループとして最適化するものであったが、本実
施の形態３では、組み合わせ回路を組み合わせ回路の入
力信号によって分割する点に特徴がある。

【００４５】図６は、本実施の形態３に係る論理検証装
置の論理構成図である。図６に示すように、Ｆ／Ｆ４３
への入力信号は、組み合わせ回路４４と４５を経由して
いる。組み合わせ回路４４は、Ｆ／Ｆ４１の出力信号４
７を入力としており、組み合わせ回路４５は、組み合わ
せ回路４４の出力信号４８と、Ｆ／Ｆ４２の出力信号５
１とを入力としている。

【００４６】そして、Ｆ／Ｆ４１の入力信号４６と、Ｆ
／Ｆ４１の出力信号４７の値が同じであれば、Ｆ／Ｆ４
１にクロックが印加されたとしても、組み合わせ回路４
４の出力信号４８の値は変化しない。このように、出力
信号４８が変化しない場合は、Ｆ／Ｆ４１およびＦ／Ｆ
４２と、Ｆ／Ｆ４３との間の遅延時間は組み合わせ回路
４５の遅延時間によってのみ決定されることになる。

【００４７】図７は、本実施の形態３における論理検証
装置のエミュレータにより検証を行う処理手順を示す図
である。論理検証の処理手順は、図７に示すように、検
証対象となる論理情報２１を読み込むコンパイル２２処
理を行い、そのコンパイル２２の処理結果をエミュレー
タのプログラマブル素子に割り付けるマッピング２３処
理が行われる。

【００４８】そして、そのマッピング２３の後、本実施
の形態３の特徴的な回路分割６１処理により（回路分割
手段）、Ｆ／ＦとＦ／Ｆの間の組み合わせ回路を組み合
わせ回路の入力信号単位で分割する。

【００４９】次の遅延時間算出２４の処理では、分割さ
れた組み合わせ回路単位で遅延時間を算出し（第２の遅
延時間算出手段）、その算出された遅延時間の値に応じ
て各Ｆ／Ｆのクロック生成回路（第３のクロック生成回
路）を付加する回路付加２５処理が行われる。

【００５０】そして、次のダウンロード２６の処理は、
上記したマッピング２３処理の結果をエミュレータにロ
ードするものである。このダウンロード２６をすること
により、エミュレータは所望の論理動作を行うことが可
能となり、実行２７の処理によって、論理検証が実行さ
れる。

【００５１】図８は、図６および図７によって処理され
た論理回路のタイミングチャートであり、（ａ）はクロ
ック３の波形図、（ｂ）はエミュレーションクロック１
２の波形図、（ｃ）はＦ／Ｆ４１の比較結果の波形図、
（ｄ）は信号４８の波形図、（ｅ）は信号４９の波形
図、（ｆ）はＦ／Ｆ４３へのクロックである。

【００５２】図８（ａ）に示すフェーズ１では、図６に
示すＦ／Ｆ４１の出力信号４７とＦ／Ｆ４２の出力信号
５１とが共に変化するため、遅延時間は組み合わせ回路
４４と組み合わせ回路４５との総和となり、クロックの
周期が決定される。

【００５３】図８（ａ）に示すフェーズ２では、信号４
８の値は変化しないため、Ｆ／Ｆ４１の比較結果信号は
「真」となる。この場合、図７に記載の遅延時間算出２
４処理において、組み合わせ回路４４の遅延時間を算出
し、クロック３の周期からその組み合わせ回路４４の遅
延時間を引いた値がＦ／Ｆ４３へのクロックの周期とな
る（図８（ｆ）参照）。

【００５４】図９は、本実施の形態３に係るエミュレー
タ７０の構成を示すブロック図であり、図１および図４
と同一物または相当物に対しては同一符号を付して構成
説明を省略する。図９に示すように、本実施の形態３の
Ｆ／Ｆ１３に入力されるクロック３３は、比較器１６に
よってＦ／Ｆ１３の入力信号１４と出力信号１５とを比
較した比較結果信号１７によりクロック３３を制御する
クロック生成回路１８と、遅延時間算出結果によって制
御されるクロック生成回路３２とによって生成されるこ
とになる。

【００５５】このように、本実施の形態３によれば、Ｆ
／ＦとＦ／Ｆの間の組み合わせ回路を分割し、動作ない
し回路部分を検出することにより、部分的に遅延時間を
削減することが可能となり、検証時間を短縮することが
できる。

【００５６】実施の形態４．上記した実施の形態１〜３
までは、Ｆ／ＦとＦ／Ｆの間のクロック周期の最適化に
ついて説明したが、本実施の形態４の特徴は、複数のク
ロック周期と組み合わせ回路との構成により遅延時間を
最適化するようにした点である。

【００５７】図１０は、本実施の形態４における最適化
処理前の検証対象の論理回路図であり、図１１は、本実
施の形態４における最適化処理後の検証対象の論理回路
図である。図１０および図１１において、sa、sb、sc、
sd、se、sf、sgは、Ｆ／Ｆを示し、ca、cb、cc、cd、c
e、cf、ce'、cf'は、組み合わせ回路を示している。

【００５８】図１０において、組み合わせ回路の遅延が
同一であった場合、最大遅延時間のパスは、sa-ca-cb-s
d-ce-cf-sgとなる。この時、上記した実施の形態１〜３
によって、sd、se、sfの各Ｆ／Ｆのクロックを最適化す
ることができるが、最大遅延のパスはsa-ca-cb-sd であ
るため、se、sfが最適化されたとしても効果を得ること
ができない。そこで、本実施の形態４では、このような
場合であっても、前段のＦ／Ｆ前の組み合わせ回路の遅
延時間により、当該組み合わせ回路の構成を変更するよ
うにしたものである。

【００５９】そこで、図１１に示すように、Ｆ／Ｆのsg
への入力となる組み合わせ回路ce、cfの構成を変更し
て、ce'、cf'とすることにより、最大遅延のパスは、sa
-ca-cb-sd-cf'-sgとなって、潜在的な遅延時間を削減す
ることが可能となることがわかる。なお、この組み合わ
せ回路の最適化処理は、処理手順を示す上記図３の回路
付加２５によって実施される。

【００６０】このように、本実施の形態４によれば、１
つのＦ／ＦとＦ／Ｆの間の組み合わせ回路をプログラマ
ブル素子にマッピングする際に、前段の組み合わせ回路
遅延時間を考慮して最適化することにより、上述した実
施の形態１〜３による組み合わせ回路の遅延時間の削減
効果を更に増加させることが可能となる。

【００６１】実施の形態５．上記した実施の形態１〜４
までは、それぞれの検証時間の短縮度合いに比例して、
回路規模の増加や前処理（コンパイルからダウンロード
まで）の実行時間の増加が伴うため、本実施の形態５で
は、どのレベルまで実行するかを回路情報読み込み時に
設定することにより、ユーザの所望の検証時間の短縮効
果が得られるようにしたものである。

【００６２】図１２は、本実施の形態５における論理検
証装置のエミュレータにより検証を行う処理手順を示す
図である。論理検証の処理手順は、図１２に示すよう
に、検証対象となる論理情報２１を読み込んだ後、環境
設定ファイル７２を読み込み、環境設定７１の処理が実
行される。

【００６３】図１３は、図１２における環境設定ファイ
ル７２の記述例を示した図であり、上記した実施の形態
１〜４までをそれぞれ「真」あるいは「偽」に設定する
ことが可能となる。

【００６４】このようにして環境設定７１を行った後、
上記実施の形態３の図７と同様に、コンパイル２２、マ
ッピング２３、回路分割６１、遅延時間算出２４、回路
付加２５、および、ダウンロード２６の各処理を行い、
実行２７をすることで論理検証が実行される。

【００６５】このように、本実施の形態５によれば、環
境設定によって論理検証をどのレベルまで実行するかを
個別に設定することによって、回路規模の増加や前処理
実行時間に対して、所望の論理検証時間の削減を図るこ
とができる。

【００６６】実施の形態６．エミュレータを構成するプ
ログラマブル素子としては、ＦＰＧＡ（Field Programm
able Gate Array ）が一般的に用いられているが、本実
施の形態５では、このＦＰＧＡを構成する基本回路ブロ
ックを図１４を用いて説明する。

【００６７】図１４は、本実施の形態６におけるＦＰＧ
Ａの基本回路ブロック図である。図１４において、４入
力１出力の論理ブロック８１をプログラムすることによ
り、組み合わせ回路を実現することができる。クロック
イネーブル制御手段としてのセレクタ８２、８３は、そ
れぞれのクロックイネーブルとクロックの３入力１出力
を選択出力するものである。記憶素子８４は、Ｆ／Ｆま
たはラッチで構成され、データを一時的に保持するもの
である。セレクタ８５は、論理ブロック８１である組み
合わせ回路出力と記憶素子８４の出力を選択し、比較手
段としての比較器８６は、記憶素子８４の入力信号と出
力信号とを比較するものである。

【００６８】そして、上記の実施の形態１を実現する場
合は、比較器８６から出力される比較結果信号を用い
て、クロックイネーブル端子に接続することにより、ク
ロック制御を実現することができる。

【００６９】また、上記の実施の形態２を実現する場合
は、前処理結果をセレクタ８２にプログラムすることに
より、クロック制御を実現することができる。

【００７０】さらに、上記の実施の形態３を実現する場
合は、上記したセレクタ８２と比較器８６を使用すると
共に、組み合わせ回路の最小単位として、組み合わせ論
理ブロック８１を使用することにより、容易に実現する
ことが可能となる。

【００７１】このように、本実施の形態６によれば、プ
ログラマブル素子としてＦＰＧＡを用いて実施したた
め、論理検証時間を短縮するためのクロックの印加タイ
ミングを調整するための回路増加分を最小限に抑えるこ
とができる。

【００７２】

【発明の効果】以上説明したように、この発明によれ
ば、組み合わせ回路に接続された記憶手段の入力信号と
出力信号の値を比較手段により比較し、その比較結果に
基づいて第１のクロック生成手段により記憶手段に印加
するクロックを、前段の組み合わせ回路の遅延時間に応
じて印加タイミングを変化させるようにしたので、記憶
手段の入力信号と出力信号とが一致していれば、その前
段の組み合わせ回路の遅延時間を削減することが可能と
なり、検証時間を短縮することができる。

【００７３】つぎの発明によれば、記憶手段と記憶手段
の間に存在する組み合わせ回路の遅延時間を第１の遅延
時間算出手段により算出し、その算出された遅延時間に
基づいて、第２のクロック生成手段により後段の記憶手
段へのクロックの印加タイミングを最適化するようにし
たので、検証対象となる論理回路の組み合わせ回路の遅
延時間に応じてクロックが可変となり、これを最適化す
ることで検証時間を短縮することができる。

【００７４】つぎの発明によれば、組み合わせ回路に接
続された記憶手段の入力信号と出力信号の値を比較手段
により比較し、回路分割手段により記憶手段と記憶手段
の間に存在する組み合わせ回路を複数の組み合わせ回路
に分割し、第２の遅延時間算出手段により分割された組
み合わせ回路毎の遅延時間を算出し、その遅延時間に基
づいて、第３のクロック生成手段により後段の記憶手段
へのクロックの印加タイミングを最適化するようにした
ので、部分的に遅延時間を削減することが可能となり、
検証時間を短縮することができる。

【００７５】つぎの発明によれば、記憶手段の前段の組
み合わせ回路の遅延時間に応じて、組み合わせ回路の構
成を変更するようにしたので、組み合わせ回路の遅延時
間の削減効果を更に増加させることが可能となる。

【００７６】つぎの発明によれば、検証時間の短縮制御
の実行レベルを個別に設定可能としたので、回路規模の
増加や前処理実行時間に対応して、所望の論理検証時間
の削減を図ることができる。

【００７７】つぎの発明によれば、プログラマブル素子
としてフィールド・プログラマブル・ゲート・アレイを
使用し、比較手段とクロックイネーブル制御手段とを少
なくとも備えているので、論理検証時間を短縮するため
のクロックの印加タイミングを調整する回路増加分を最
小限に抑えることができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１である論理検証装置
の構成を説明するブロック図である。

【図２】 本実施の形態１の動作を説明するタイミング
チャートであり、（ａ）はクロックの波形図、（ｂ）は
エミュレーションクロックの波形図、（ｃ）は比較結果
信号の波形図、（ｄ）はＦ／Ｆへのクロックの波形図で
ある。

【図３】 本実施の形態２における論理検証装置のエミ
ュレータにより検証を行う処理手順を示す図である。

【図４】 本実施の形態２に係るエミュレータの構成を
示すブロック図である。

【図５】 図３および図４によって処理された論理回路
のタイミングチャートであり、（ａ）はクロックの波形
図、（ｂ）はエミュレーションクロックの波形図、
（ｃ）はＦ／Ｆへのクロックの波形図である。

【図６】 本実施の形態３に係る論理検証装置の論理構
成図である。

【図７】 本実施の形態３における論理検証装置のエミ
ュレータにより検証を行う処理手順を示す図である。

【図８】 図６および図７によって処理された論理回路
のタイミングチャートであり、（ａ）はクロックの波形
図、（ｂ）はエミュレーションクロックの波形図、
（ｃ）はＦ／Ｆの比較結果の波形図、（ｄ）は信号の波
形図、（ｅ）は信号の波形図、（ｆ）はＦ／Ｆへのクロ
ックの波形図である。

【図９】 本実施の形態３に係るエミュレータの構成を
示すブロック図である。

【図１０】 本実施の形態４における最適化処理前の検
証対象の論理回路図である。

【図１１】 本実施の形態４における最適化処理後の検
証対象の論理回路図である。

【図１２】 本実施の形態５における論理検証装置のエ
ミュレータにより検証を行う処理手順を示す図である。

【図１３】 図１２における環境設定ファイルの記述例
を示した図である。

【図１４】 本実施の形態６におけるＦＰＧＡの基本回
路ブロック図である。

【図１５】 従来の論理検証装置の構成例を示すブロッ
ク図である。

【図１６】 図１５の論理検証装置における処理手順を
示す図である。

【図１７】 図１６のエミュレータの論理構成を示すブ
ロック図である。

【符号の説明】

１、３１、７０ エミュレータ、２ テストベンチ、
３、１９、３３ クロック、１１ 逓倍回路、１２ エ
ミュレーションクロック、１３、４１、４２、４３、８
４ フリップフロップ回路（Ｆ／Ｆ）、１４ 入力信
号、１５ 出力信号、１６、８６ 比較器、１７ 比較
結果信号、１８、３２ クロック生成回路、２１ 論理
情報、２２ コンパイル、２３ マッピング、２４ 遅
延時間算出、２５ 回路付加、２６ ダウンロード、２
７ 実行、４４、４５ 組み合わせ回路、４６ 入力信
号、４７ 出力信号、４８、４９ 信号、５０、５１
出力信号、６１ 回路分割、７１ 環境設定、７２ 環
境設定ファイル、８１ 論理ブロック、８２、８３、８
５ セレクタ、８４ 記憶素子。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 プログラマブル素子によって構成され、
   所望の論理動作や機能動作を模擬する論理検証装置にお
   いて、 組み合わせ回路に接続された記憶手段と、 前記記憶手段の入力信号と出力信号の値を比較する比較
   手段と、 前記比較手段の比較結果に基づいて、前記記憶手段に対
   して印加するクロックの印加タイミングを変化させる第
   １のクロック生成手段と、 を備え、前記第１のクロック生成手段により前記記憶手
   段の前段の組み合わせ回路の遅延時間に応じてクロック
   の印加タイミングを変化させることを特徴とする論理検
   証装置。
2. 【請求項２】 プログラマブル素子によって構成され、
   所望の論理動作や機能動作を模擬する論理検証装置にお
   いて、 組み合わせ回路に接続された記憶手段と、 前記記憶手段と記憶手段の間に存在する組み合わせ回路
   の遅延時間を算出する第１の遅延時間算出手段と、 前記第１の遅延時間算出手段により算出された遅延時間
   に基づいて、後段の記憶手段へのクロックの印加タイミ
   ングを最適化する第２のクロック生成手段と、 を備えていることを特徴とする論理検証装置。
3. 【請求項３】 プログラマブル素子によって構成され、
   所望の論理動作や機能動作を模擬する論理検証装置にお
   いて、 組み合わせ回路に接続された記憶手段と、 前記記憶手段の入力信号と出力信号の値を比較する比較
   手段と、 前記記憶手段と記憶手段の間に存在する組み合わせ回路
   を複数の組み合わせ回路に分割する回路分割手段と、 前記回路分割手段により分割された組み合わせ回路毎の
   遅延時間を算出する第２の遅延時間算出手段と、 前記第２の遅延時間算出手段により算出された遅延時間
   に基づいて、後段の記憶手段へのクロックの印加タイミ
   ングを最適化する第３のクロック生成手段と、 を備え、前記回路分割手段により分割された組み合わせ
   回路のうちクロックが印加されても動作しない組み合わ
   せ回路の遅延時間に応じて、後段の記憶手段のクロック
   の印加タイミングを変化させることを特徴とする論理検
   証装置。
4. 【請求項４】 前記記憶手段の前段の組み合わせ回路の
   遅延時間に応じて、当該組み合わせ回路の構成を変更す
   ることを特徴とする請求項１〜３のいずれか一つに記載
   の論理検証装置。
5. 【請求項５】 前記請求項１〜４までの検証時間の短縮
   制御の実行レベルを個別に設定可能としたことを特徴と
   する論理検証装置。
6. 【請求項６】 前記プログラマブル素子にフィールド・
   プログラマブル・ゲート・アレイを使用し、その基本ブ
   ロックとして、前記記憶手段の入力信号と出力信号とを
   比較する比較手段と、クロックイネーブル制御手段とを
   少なくとも備えていることを特徴とする請求項１〜５の
   いずれか一つに記載の論理検証装置。