JPH1027185A

JPH1027185A - 論理シミュレーション装置

Info

Publication number: JPH1027185A
Application number: JP8180642A
Authority: JP
Inventors: Masaki Ito; 雅樹伊藤; Yoshio Takamine; 美夫高嶺; Hiroshi Tomita; 広志冨田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-07-10
Filing date: 1996-07-10
Publication date: 1998-01-27

Abstract

(57)【要約】【課題】組み合わせ論理部分の論理シミュレーション
を高速に実施することにより、組み合わせ論理だけから
なる論理回路、組み合わせ論理と記憶素子との組み合わ
せからなる論理回路、特に、クロック同期式回路の論理
シミュレーションを高速に行う。【解決手段】ハードウェア記述言語ＶＨＤＬで記述さ
れた論理回路データを保持する記憶手段１０５と、前記
論理回路データ内の組み合わせ論理部分を限定する記憶
判定手段１２０と、前記組み合わせ論理内のプロセスの
前後関係を解析するレベル付け手段１３０と、前記組み
合わせ論理内のプロセスからの出力トランザクションに
ついては即座に信号値を計算する信号値更新手段１５５
と、前記組み合わせ論理内のプロセスについてはレベル
ごとに起動するプロセス実行制御手段１７０とを有す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路の設計の
正しさを検証する論理検証を行う論理シミュレーション
装置に係り、特に、計算機のソフトウェアにより実現さ
れる論理シミュレーション装置、あるいは、専用のハー
ドウェアとソフトウェアとの組み合わせにより構成され
る論理シミュレーション装置に関する。

【０００２】

【従来の技術】一般に、シミュレーションのための論理
回路は、ＶＨＤＬと呼ばれるハードウェア記述言語によ
り記述される。このＶＨＤＬは、ＩＥＥＥの標準ハード
ウェア記述言語として採択されており、そのシミュレー
ション・モデルは、言語仕様の一部としてＩＥＥＥ発行
の規格書ＩＥＥＥ Standard VHDL Language ReferenceM
anualに厳密に定義されている。その定義によれば、シ
ミュレーションは、次のようにして遂行される。

【０００３】ＶＨＤＬを用いるシミュレーションは、ア
ナライズ部がＶＨＤＬ記述の解析を行い、エラボレート
部がその解析結果を用いて、シミュレーション・モデル
を構築し、さらに、カーネル部がシミュレーションを遂
行するという手順で行われる。本発明は、主としてカー
ネル部の実行制御方式に関するものであり、以下の説明
では、ＶＨＤＬ記述の解析からシミュレーション・モデ
ルの構築までの処理についての説明は省略する。

【０００４】図７はＶＨＤＬのシミュレーション・モデ
ルを説明する図、図８はプロセスが出力するトランザク
ションについて説明する図、図９はＶＨＤＬのシミュレ
ーションの動作を説明するフローチャートであり、以
下、これらについて説明する。

【０００５】シミュレーション・モデルは、その構成要
素として、図７に示すように信号とプロセスとを有す
る。信号とは、プロセス間を結ぶ通信路であり、プロセ
スの起動と値の保持とを行う役割を持つ。一方、プロセ
スは、信号が保持している値を読み込み、記述に従う計
算を行い、信号に対して値を出力する。この場合、プロ
セスによる値の出力には常に遅延時間を伴う。出力する
値が入力された信号に対して効果を現す時刻は、値を出
力した時刻に遅延時間を加えた時刻であり、スケジュー
ルされた時刻と呼ばれる。出力する値とスケジュールさ
れた時刻とを対にしたものをトランザクションと呼ぶ。

【０００６】あるプロセスがある信号に対するトランザ
クションを出力するとき、このプロセスは、その信号に
対するドライバを持つという。プロセスが出力するトラ
ンザクションは、図８に示すように、ドライバに対して
スケジュールされ、信号に対しては直接的には影響しな
い。出力される信号は、複数のソースを持つことができ
る。ソースとは、ドライバまたは出力方向のポートであ
り、ポートとは、回路が階層的に記述されたときの階層
間の通信用の信号である。

【０００７】前述の信号の値は、次のようにして決めら
れ、変化してゆく。なお、信号の値の変化をイベントと
言い、値が変化することをイベントが起こるという。

【０００８】（１）初期値は、ＶＨＤＬ記述中に明記さ
れた値であり、明記されなかった場合、言語仕様で定め
られる値となる。すなわち、どの信号も何らかの初期値
を持つ。

【０００９】（２）トランザクションがスケジュールさ
れた時刻になると、以下の手順で信号の値が決定され
る。

【００１０】（２．１）まず、信号の全てのソースのド
ライブ値を求める。ドライブ値は、ソースがその時刻で
スケジュールされたトランザクションを持つ場合、その
トランザクションの値となり、トランザクションがない
場合、既に持っている値のままの値となる。

【００１１】（２．２）信号の型にリゾリューション関
数が定義されているとき、各ソースの値からリゾリュー
ション関数を用いて値を決定する。リゾリューション関
数とは、各ソースのドライブ値から信号の値の決定する
ための関数である。リゾリューション関数が定義されて
いないとき、ソースは１つしかなく、信号の値は、その
ソースのドライブ値に決定する。

【００１２】信号にイベントが起こると、その信号をセ
ンシティブ信号とするプロセスをリジュームする。リジ
ュームとは、プロセスを起動のためにスケジュールする
ことである。センシティブ信号とは、プロセス毎に、Ｖ
ＨＤＬ記述で指定される特別な信号である。プロセスの
起動は、センシティブ信号のイベントをきっかけにする
ことも含め、次の３つの場合に行われる。

【００１３】（１）シミュレーション開始時点。このと
き、全てのプロセスが１回起動される。（２）プロセスの入力信号のうち、センシティブ信号に
イベントが起こったとき。この場合、信号の値の条件が
指定されることもある。（３）プロセスが自身の起動をスケジュールした時刻に
なったとき。

【００１４】次に、図９に示すフローチャートを参照し
て、言語仕様で定められた従来技術によるＶＨＤＬを用
いるシミュレーションの動作を説明する。このシミュレ
ーションは、作成されたシミュレーション・モデルに対
してカーネル部により実行される。

【００１５】（１）まず、全信号の初期値を計算し、現
時刻を０時刻として全プロセスを起動する（ステップ４
１〜４３）。

【００１６】（２）スケジュールされた要素がなくなる
か、現時刻が指定された終了時刻になるまで、以下のス
テップ４４１〜４４５の処理を繰り返し実行する（ステ
ップ４４）。

【００１７】（３）現時刻を直近にスケジュールされた
要素の時刻とし、信号の値を更新して、変化があったと
き、その信号にセンシティブなプロセスをリジュームす
る（ステップ４４１、４４２）。

【００１８】（４）信号に付随した付加情報である暗黙
信号の値を更新し、変化があったとき、その信号にセン
シティブなプロセスをリジュームする（ステップ４４
３）。

【００１９】（５）プロセス自身が、現時刻に起動をス
ケジュールしている場合、そのプロセスをリジュームす
る（ステップ４４４）。

【００２０】（６）ステップ４４２〜４４４の処理でリ
ジュームされたプロセスを起動する（ステップ４４
５）。

【００２１】なお、前述処理のうち、（３）〜（６）に
よる一連の処理の一回の実行をシミュレーション・サイ
クルと呼ぶ。

【００２２】

【発明が解決しようとする課題】前述した従来技術によ
る論理シミュレーションは、プロセスによる０時間の遅
延もデルタ遅延と呼ばれる機構によってスケジューリン
グの対象とされている。そして、前述したように、全て
のトランザクションは、ドライバに対して出力され、信
号には直接影響を与えない。このため、前述の従来技術
は、遅延時間がたとえ０であっても、トランザクション
が発生したのと同じシミュレーション・サイクル内で
は、信号の値を変化させることはない。この遅延時間が
０のトランザクションは、発生した時刻と同じ時刻とし
てドライバにスケジューリングされるが、効果を現すの
は次のシミュレーション・サイクルである。すなわち、
従来技術は、同じ時刻のシミュレーション・サイクルが
複数回存在することになる。この同じ時刻でありなが
ら、シミュレーション・サイクルが異なることをデルタ
遅延と呼んでいる。

【００２３】前述した従来技術は、デルタ遅延のトラン
ザクションのスケジュールを行わなければならないた
め、組み合わせ論理の計算において、無駄を生じてしま
うという問題点を有している。この理由は、組み合わせ
論理が、出力値が入力値のみに依存する回路部分である
ため、出力値の計算にはデルタ遅延のトランザクション
のスケジュールを必要としないからである。

【００２４】図１０はデルタ遅延のトランザクションの
スケジュールを行っている回路例を示す図であり、以
下、図１０を参照して、デルタ遅延のトランザクション
のスケジュールを行うと、余分なシミュレーション・サ
イクルを要することを説明する。

【００２５】図１０に示す回路において、Ａ、Ｂをプロ
セス、Ｉ０、Ｉ１、Ａ０、Ｂ０を信号とする。いま、信
号Ｉ０、Ｉ１の値がそれぞれ“１”、“０”であるとす
ると、信号Ａ０、Ｂ０はいずれも“１”である。ある時
刻で、信号Ｉ０の値が“１”から“０”に変化したとす
る。そのシミュレーション・サイクルで、プロセスＡ、
Ｂが共にリジュームし起動される。その結果、信号Ａ
０、Ｂ０に対して、いずれも値が“０”のトランザクシ
ョンが出力される。次のシミュレーション・サイクル
で、信号Ａ０、Ｂ０が“０”となり、イベントが起こる
ため、再びプロセスＢがリジュームされ起動される。プ
ロセスＢは、再び値が“０”のトランザクションを信号
Ｂ０に対して出力する。この結果、信号Ｂ０の値が
“０”に確定するのは、さらに次のシミュレーション・
サイクルとなる。

【００２６】本発明の目的は、前述した従来技術の問題
点を解決し、組み合わせ論理だけからなる論理回路、組
み合わせ論理と記憶素子との組み合わせからなる論理回
路、特に、クロック同期式回路の論理シミュレーション
を高速に行うことを可能とし、論理回路の設計検証期間
を短縮することのできる論理シミュレーション装置を提
供することにある。

【００２７】

【課題を解決するための手段】本発明によれば前記目的
は、ハードウェア記述言語ＶＨＤＬで記述された論理回
路データの保持手段と、前記論理回路データを読み込
み、該論理回路中のプロセスが記憶を有するか否かを判
定する記憶判定手段を有するアナライズ部と、カーネル
部とを備えて構成され、前記カーネル部が、記憶を有す
ると判定されたプロセスからの出力信号へのトランザク
ションについて、トランザクションに指定された遅延時
間を経過した後にスケジュールするトランザクション・
スケジュール手段を有する順序論理プロセス起動部分
と、スケジュールされたトランザクションの対象信号の
信号値を更新し、信号値の変化があったとき、その信号
にセンシティブなプロセスをリジュームする第１のプロ
セス・リジューム手段を有する第１の信号値更新部分
と、記憶を有さないと判定したプロセスからの出力信号
へのトランザクションについて、即座にそのトランザク
ションの対象信号の信号値を更新し、信号値の変化があ
ったとき、その信号にセンシティブなプロセスをリジュ
ームする第２のプロセス・リジューム手段を有する第２
の信号値更新部分による組み合わせ論理プロセス起動部
分とを備えることにより達成される。

【００２８】また、前記目的は、前記第２の信号値更新
部分が、第１の信号値更新部分が有するプロセス・リジ
ューム手段を共用するようにすることにより達成され
る。

【００２９】さらに、前記目的は、前記アナライズ部が
出力するアナライズ結果を読み込み、記憶を有さないと
判定されたプロセスの評価順を信号の流れる順序に決定
するレベル付け手段を有するエラボレート部をさらに備
え、前記組み合わせ論理プロセス起動部分は、記憶を有
さないと判定したプロセスについて、前記レベル付け手
段によって指示されたレベル毎にプロセスの起動を行う
ことにより達成される。

【００３０】本発明は、前述の手段を備えることによ
り、組み合わせ論理部分の出力値を計算するためのシミ
ュレーション・サイクル数を少なくすることができ、論
理シミュレーションを高速に行うことが可能となる。

【００３１】このことを、図１０に示す回路例により説
明する。図示回路例において、信号Ａ０、Ｂ０につい
て、デルタ遅延のトランザクションのスケジュールを行
わない場合のシミュレーションは次のように行われる。

【００３２】各信号の初期値は、Ｉ０、Ｉ１、Ａ０、Ｂ
０の順に“１”、“０”、“１”、“１”である。い
ま、ある時刻で、信号Ｉ０の値が“０”に変化すると、
そのシミュレーション・サイクルで、プロセスＡ、Ｂが
共にリジュームされて起動される。その結果、信号Ａ
０、Ｂ０に対して、値が“０”のトランザクションが出
力される。信号Ａ０、Ｂ０のデルタ遅延のトランザクシ
ョンのスケジュールを行わず、即座に信号値を更新する
と両者ともその値が“０”に確定する。ここで、信号Ａ
０が“１”から“０”に変化したため、再びプロセスＢ
がリジュームされて起動され、やはり値が“０”のトラ
ンザクションが信号Ｂ０に対して出力される。再び即座
に信号値を更新すると、信号Ｂ０の値が“０”に確定す
る。

【００３３】前述したような本発明によると、デルタ遅
延のトランザクションをスケジュールする場合に比べ、
信号Ｂ０の値を得るシミュレーション・サイクルが２回
減っている。さらに、プロセスの前後関係をエラボレー
ト部で解析しておき、Ｂの起動をＡの実行の後に遅らせ
ると、次のようになる。

【００３４】信号Ｉ０の値が“０”に変化したとき、そ
のシミュレーション・サイクルで、プロセスＡ、Ｂ共に
リジュームするが、プロセスＢはプロセスＡの後段であ
るため起動はＡのみとする。その結果、信号Ａ０に対し
て値が“０”のトランザクションが出力され、信号Ａ０
の信号値を更新すると、信号Ａ０の信号値が即座に
“０”に確定する。信号Ａ０の値が変化したため、次
に、プロセスＢをリジュームしようとするが、プロセス
Ｂは、既にリジュームされているので、改めてリジュー
ムする必要はない。次に、プロセスＢを起動すると、値
が“０”のトランザクションが信号Ｂ０に対して出力さ
れ、信号値を更新すると、信号Ｂ０の値が“０”に確定
する。

【００３５】本発明によると、以上により、プロセスＢ
の起動の回数も１回に削減され、最終的に得られる信号
Ｂ０の値“０”とその時刻は、デルタ遅延のトランザク
ションのスケジュールを行った場合と同一となる。

【００３６】

【発明の実施の形態】以下、本発明による論理シミュレ
ーション装置の一実施形態を図面により詳細に説明す
る。

【００３７】図１は本発明の一実施形態による論理シミ
ュレーション装置の構成を説明する図、図２は論理回路
のＶＨＤＬによるの記述例を示す図、図３は図２に示す
ＶＨＤＬによる記述例による変数val1、val2の値の変化
を説明する図、図４は本発明の一実施形態によるシミュ
レーション装置の動作を説明するフローチャート、図５
は組み合わせ論理プロセスの起動処理を説明するフロー
チャート、図６は本発明の一実施形態によるシミュレー
ションによる変数val1、val2の値の変化を説明する図で
ある。図１において、１０５は論理回路データ保持手
段、１１０はアナライズ部、１１５は記憶判定手段、１
２０はアナライズ結果保持手段、１３０はエラボレート
部、１３５はレベル付け手段、１４０はシミュレーショ
ン・モデル保持手段、１５０はカーネル部、１５５は第
１の信号値更新部分、１６０、１８０はプロセス・リジ
ューム手段、１７０は組み合わせ論理プロセス起動部
分、１７５は第２の信号値更新部分、１９０は順序論理
プロセス起動部分、１９５はトランザクション・スケジ
ュール手段である。

【００３８】本発明の一実施形態による論理シミュレー
ション装置は、論理回路データ保持手段１０５と、アナ
ライズ部１１０と、アナライズ結果保持手段１２０と、
エラボレート部１３０と、シミュレーション・モデル保
持手段１４０と、カーネル部１５０とを備えて構成され
ている。

【００３９】論理回路データ保持手段１０５は、ハード
ウェア記述言語ＶＨＤＬで記述された論理回路データを
保持する。ＶＨＤＬで記述された論理回路データの記述
例を図２に示すが、論理回路のこのような記述は、周知
であり、ここでの説明は省略するが、図示例では、信号
sig1、sig2を受けるプロセスと、これらの信号による変
数val1、val2を受けるプロセスとの３つのプロセスを含
み、１つのプロセスが、信号sig1の否定信号を１０ｎｓ
後に出力するものであることを記述している。この図２
に示すＶＨＤＬによる記述例では、言語仕様に従うと、
変数val1、val2の値は、それぞれ図３に示すように変化
する。

【００４０】アナライズ部１１０は、まず、論理回路デ
ータ保持手段１０５内のハードウェア記述言語ＶＨＤＬ
で記述された論理回路データの同時実行文を等価なプロ
セスに変換する。次に、アナライズ部１１０は、各プロ
セスの記憶の有無を、記憶判定手段１１５により判定さ
せる。記憶判定手段１１５は、次のいずれかの条件が成
り立つとき、そのプロセスに記憶を持つと判定する。

【００４１】（１）０時間以外の遅延時間を有する信号
代入文を１つ以上含む。（２）２つ以上のｗａｉｔ文を含む。（３）ｆｏｒ節またはｕｎｔｉｌ節を持つｗａｉｔ文を
１つ以上含む。（４）ａｓｓｅｒｔｉｏｎ文を含む。（５）センシティビティ信号に含まれない信号の値を読
んでいる。（６）読み込んでいる変数を書き込む前に読んでいる。（７）条件により動作を変化させる文（ＩＦ文、ｃａｓ
ｅ文等）で、全ての条件が網羅されていない。

【００４２】記憶判定手段１１５は、前述の（１）〜
（７）の条件が１つも成り立たないプロセスを、記憶を
持たないプロセスであると判定する。アナライズ部１１
０は、各プロセスが記憶を持つか否かの判定結果を、プ
ロセスの計算内容と共にアナライズ結果保持手段１２０
に出力する。

【００４３】エラボレート部１３０は、アナライズ結果
保持手段１２０からアナライズ結果を読み込み、言語仕
様に従ってシミュレーション・モデルを構築し、これを
シミュレーション・モデル保持手段１４０に格納する。
このとき、レベル付け手段１３５は、信号の流れに沿っ
て、記憶を持たないと判定されたプロセス、すなわち、
組み合わせ論理部分のプロセスに対してレベル付けを行
う。レベル付けとは、プロセスに、組み合わせ論理部分
の出力から何個の記憶を持たないプロセスを通過して当
該プロセスに行き着くかを表す個数に１を加えた数をレ
ベルとして付与することである。また、複数の経路が存
在する場合、最大の個数を用いる。例えば、図１０に示
す回路例では、プロセスＢはレベル１、プロセスＡはレ
ベル２が付与される。

【００４４】カーネル部１５０内のプロセス・リジュー
ム手段１６０を含む第１の信号値更新部１５５、及び、
トランザクション・スケジュール手段１９５を含む順序
論理プロセス起動部分１９０は、言語仕様で定義される
シミュレーションの遂行のために、従来技術によるシミ
ュレーション装置中に存在するプロセス起動部分と同等
のものである。

【００４５】すなわち、本発明の一実施形態による論理
シミュレーション装置は、アナライズ部１１０の記憶判
定手段１１５において、前記の記憶の有無の判定基準に
よらず、全てのプロセスが記憶を有すると判定すること
により、言語仕様に定められた通りのシミュレーション
を遂行することができる。また、本発明の一実施形態に
よる論理シミュレーション装置は、組み合わせ論理プロ
セス起動部分１７０を有する点で従来技術と相違する。
この組み合わせ論理プロセス起動部分１７０は、記憶を
持たないと判定されたプロセスからのトランザクション
を処理する専用の第２の信号値更新部分１７５を有し、
さらに、プロセス・リジューム手段１８０を有する。プ
ロセス・リジューム手段１８０は、専用のものでもよ
く、また、第１の信号値更新部分１５５に含まれるプロ
セス・リジューム手段１６０を共用することもできる。

【００４６】本発明の一実施形態によるシミュレーショ
ンの動作は、図４に示すフローに従って行われるが、こ
の処理動作は、基本的に図９により説明した従来技術の
場合と同一である。

【００４７】言語仕様で定められたシミュレーションの
処理を示す図９との相違は、図９におけるステップ４４
５の「リジュームしたプロセスを起動する」の処理が、
「組み合わせ論理プロセスを起動する」ステップ４４６
と「順序論理プロセスを起動する」ステップ４４７に分
かれている点である。そして、ステップ４４７の「順序
論理プロセスを起動する」の部分は、従来技術のプロセ
スの起動部分と同等のものである。但し、本発明の一実
施形態の場合に、ここで起動されるプロセスは記憶を持
つプロセスに限られる。

【００４８】次に、図５に示すフローを参照して、組み
合わせ論理プロセスを起動する処理動作を説明する。

【００４９】（１）すでにエラボレート部のレベル付け
手段１３５により、全ての記憶を有さないプロセスは、
いずれかのレベルに分類されている。記憶を有さないプ
ロセスの内、もっとも大きいレベルを持つプロセスか
ら、そのレベルごとに、レベルの降順に同一レベル内の
プロセスを順次起動を開始する（ステップ５１）。

【００５０】（２）該当レベルに属する全ての記憶を遊
佐内リジュームされたプロセスについて、そのプロセス
を起動する（ステップ５２、５３）。

【００５１】（３）ステップ５３によりプロセスを起動
すると、トランザクションを発生することがあるが、記
憶を有さないプロセスからのトランザクションは、記憶
の有無の判定条件から遅延時間が０のトランザクション
に限定される。このトランザクションは、即座に対象の
信号の値に反映する。従って、プロセスからトランザク
ションが発行された場合、そのトランザクションにより
信号にイベントが発生する否かを判定する。そして、リ
ゾリューション関数の計算が必要な場合、リゾリューシ
ョン関数を計算して信号の値を決定する。また、リゾリ
ューション関数が不要なとき、トランザクションの値に
信号の値を決定する。信号の値が変化し、イベントが生
じた場合、その信号にセンシティブなプロセスをリジュ
ームする（ステップ５４、５５）。

【００５２】前述した本発明の実施形態によると、従来
技術による言語仕様に従ったシミュレーションとは、シ
ミュレーション結果が異なることがある。例えば、図２
により説明したように、ＶＨＤＬの記述例では、言語仕
様に従うと、変数val1、val2の値はそれぞれ図３に示す
ように変化するが、本発明の実施形態によると、図６に
示すように変化し、val2の値はval1の値と同じ波形とな
る。但し、クロック同期式の回路の場合、クロックに駆
動される記憶素子の出力信号は、クロック時刻におい
て、言語仕様に従うシミュレーション結果と同じ結果と
なる。

【００５３】

【発明の効果】以上説明したように本発明によれば、組
み合わせ論理部分の論理シミュレーションを高速に実施
することができるため、組み合わせ論理だけからなる論
理回路、組み合わせ論理と記憶素子との組み合わせから
なる論理回路、特に、クロック同期式回路の論理シミュ
レーションを高速に行うことが可能となり、これによ
り、論理回路の設計検証期間の短縮を図ることができ
る。

【図面の簡単な説明】

【図１】本発明の一実施形態による論理シミュレーショ
ン装置の構成を説明する図である。

【図２】論理回路のＶＨＤＬによるの記述例を示す図で
ある。

【図３】図２に示すＶＨＤＬによる記述例による変数va
l1、val2の値の変化を説明する図である。

【図４】本発明の一実施形態によるシミュレーション装
置の動作を説明するフローチャートである。

【図５】組み合わせ論理プロセスの起動処理を説明する
フローチャートである。

【図６】本発明の一実施形態によるシミュレーションに
よる変数val1、val2の値の変化を説明する図である。

【図７】ＶＨＤＬのシミュレーション・モデルを説明す
る図である。

【図８】プロセスが出力するトランザクションについて
説明する図である。

【図９】ＶＨＤＬのシミュレーションの動作を説明する
フローチャートである。

【図１０】デルタ遅延のトランザクションのスケジュー
ルを行っている回路例を示す図である。

【符号の説明】

１０５論理回路データ保持手段１１０アナライズ部１１５記憶判定手段１２０アナライズ結果保持手段１３０エラボレート部１３５レベル付け手段１４０シミュレーション・モデル保持手段１５０カーネル部１５５第１の信号値更新部分１６０、１８０プロセス・リジューム手段１７０組み合わせ論理プロセス起動部分１７５第２の信号値更新部分１９０順序論理プロセス起動部分１９５トランザクション・スケジュール手段

Claims

【特許請求の範囲】

【請求項１】ハードウェア記述言語ＶＨＤＬで記述さ
れた論理回路データのシミュレーションを行う論理シミ
ュレーション装置において、前記ハードウェア記述言語
ＶＨＤＬで記述された論理回路データの保持手段と、前
記論理回路データを読み込み、該論理回路中のプロセス
が記憶を有するか否かを判定する記憶判定手段を有する
アナライズ部と、カーネル部とを備えて構成され、前記
カーネル部が、記憶を有すると判定されたプロセスから
の出力信号へのトランザクションについて、トランザク
ションに指定された遅延時間を経過した後にスケジュー
ルするトランザクション・スケジュール手段を有する順
序論理プロセス起動部分と、スケジュールされたトラン
ザクションの対象信号の信号値を更新し、信号値の変化
があったとき、その信号にセンシティブなプロセスをリ
ジュームする第１のプロセス・リジューム手段を有する
第１の信号値更新部分と、記憶を有さないと判定したプ
ロセスからの出力信号へのトランザクションについて、
即座にそのトランザクションの対象信号の信号値を更新
し、信号値の変化があったとき、その信号にセンシティ
ブなプロセスをリジュームする第２のプロセス・リジュ
ーム手段を有する第２の信号値更新部分による組み合わ
せ論理プロセス起動部分とを備えることを特徴とする論
理シミュレーション装置。
【請求項２】ハードウェア記述言語ＶＨＤＬで記述さ
れた論理回路データのシミュレーションを行う論理シミ
ュレーション装置において、前記ハードウェア記述言語
ＶＨＤＬで記述された論理回路データの保持手段と、前
記論理回路データを読み込み、該論理回路中のプロセス
が記憶を有するか否かを判定する記憶判定手段を有する
アナライズ部と、カーネル部とを備えて構成され、前記
カーネル部が、記憶を有すると判定されたプロセスから
の出力信号へのトランザクションについて、トランザク
ションに指定された遅延時間を経過した後にスケジュー
ルするトランザクション・スケジュール手段を有する順
序論理プロセス起動部分と、スケジュールされたトラン
ザクションの対象信号の信号値を更新し、信号値の変化
があったとき、その信号にセンシティブなプロセスをリ
ジュームするプロセス・リジューム手段を有する第１の
信号値更新部分と、記憶を有さないと判定したプロセス
からの出力信号へのトランザクションについて、即座に
そのトランザクションの対象信号の信号値を更新する、
前記プロセス・リジューム手段を共有する第２の信号値
更新部分を有する組み合わせ論理プロセス起動部分とを
備えることを特徴とする論理シミュレーション装置。
【請求項３】前記アナライズ部が出力するアナライズ
結果を読み込み、記憶を有さないと判定されたプロセス
の評価順を信号の流れる順序に決定するレベル付け手段
を有するエラボレート部をさらに備え、前記組み合わせ
論理プロセス起動部分は、記憶を有さないと判定したプ
ロセスについて、前記レベル付け手段によって指示され
たレベル毎にプロセスの起動を行うことを特徴とする請
求項１または２記載の論理シミュレーション装置。