JPH0934918A - デジタル回路をシミュレートする方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】 ２つの別個のシミュレータの動作をコーディ
ネートすること 【解決手段】 第１シミュレータおよび第２シミュレー
タはアクティブになったとき、それらのシミュレート時
間を別々にインクリメントし、第２回路モデルのうちの
１つが応答する信号が第１シミュレータによって変更さ
れると、第２シミュレータが使用される。第２回路モデ
ルにより、更なる信号変化が行われなくなるまで第２シ
ミュレータから出ることができない。この段階で第２回
路モデルによって変更された信号の最終アサート値は第
１モデルで戻され、第１シミュレータからの信号に応答
して第２シミュレータに入る際に、第２シミュレータ内
にペンディング中の信号変化があれば、そのペンディン
グ中の信号変化が生じるまで第１シミュレータ信号はバ
ッファに入れられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル回路シミ
ュレーションの技術分野に関する。

【０００２】

【従来技術】シミュレートすべきデジタル回路を定義す
るモデルと共に、ソフトウェア制御により作動する汎用
コンピュータによりデジタル回路の機能をシミュレート
するデジタル回路シミュレーションシステムを提供する
ことは公知である。かかるデジタル回路シミュレーショ
ンは多くの利点を有している。例えばデザインを実際の
製造に使用する前にデザインをシミュレートし、デザイ
ン内の欠陥を除くようにテストできる。デジタル回路を
他の回路と共に使用するようになっている場合、回路の
シミュレーションを利用して、まだ製造段階となってい
ないシミュレートされたデジタル回路と並行して、かか
る他の回路の開発を進めることができる。

【０００３】デジタル回路シミュレーションコンピュー
タプログラムは数種が市販されている。例えば、「バン
テージスプレッドシート」、「サイノプシスＶｓｓ」、
「キャデンスベリローグ」および「モデルテックＶシス
テム」の４つの例がある。

【０００４】かかるシミュレーションソフトウェアを使
用する際の共通のアプローチ方法は、デジタル回路、例
えば新しいマイクロプロセッサのメーカーが、かかるシ
ミュレーションソフトウェアと共に使用できるマイクロ
プロセッサのモデルを供給し、第三者がこの新しいマイ
クロプロセッサと共に作動できる回路を開発できるよう
にする方法である。このようなアプローチ方法は、新し
いプロセッサの内部設計に関して、必要な程度に詳細な
情報が提供されないという大きな欠点がある。新しいマ
イクロプロセッサの内部動作を決定するために新しいマ
イクロプロセッサのモデルは比較的容易に解析できる
が、実際には、第三者が求めていることは解析対象であ
るモデルがマイクロプロセッサの外部入力信号および出
力信号をシミュレートすることである。

【０００５】この問題を解決するため本願出願人の継続
中の英国特許出願第9,511,617.4 号に新しいマイクロプ
ロセッサを専用の別個のシミュレーションソフトウェア
でシミュレートし、マイクロプロセッサモデルを汎用シ
ミュレーションソフトウェア（第三者はこのソフトウェ
アに対し、そのモデルを書き込むことができる）とイン
ターフェースする別個のシミュレーションソフトウェア
でシミュレートする技術が提案されている。このよう
に、新しいマイクロプロセッサのシミュレーションシス
テムがマイクロプロセッサの物理的バージョンによって
発生される外部入力信号および出力信号だけを示す状態
で新しいマイクロプロセッサ専用のシミュレーションシ
ステム内に、新しいマイクロプロセッサの内部動作およ
び詳細な構造が隠されている。

【０００６】

【発明が解決しようとする課題】公知のアプローチ方法
では、単一のシミュレーションシステムでは所有者のマ
イクロプロセッサモデルおよびこのマイクロプロセッサ
モデルとインターフェースする第三者の回路の双方を制
御するようになっている。従って、単一のシミュレーシ
ョンシステムは事象のシーケンスおよびモデル全体を通
過する信号の伝搬を制御できる。別個のシミュレーショ
ンシステムおよび第三者がデバイスモデルを取り付ける
上位のシミュレーションシステム内で、全体として１部
品として作動するモデルにより、回路、例えばマイクロ
プロセッサの外部入力信号および出力信号をシミュレー
トするシステム内で、信号の制御、シーケンスおよび伝
搬をコーディネートする上で問題が生じる。本発明の目
的は、これら問題を解決することにある。

【０００７】

【課題を解決するための手段】本発明の１つの様相によ
れば、１つの第１回路モデルと複数の第２回路モデルを
使用して、複数の第２回路に結合された第１回路を含む
デジタル回路をシミュレートする方法であって、（ｉ）
前記第１回路内で交換される前記第１回路モデル（該
第１回路モデルは第１時間インクリメントだけ分離され
た第１シミュレート時間のシーケンスを通して作動す
る）の信号によりシミュレートする工程と、（ｉｉ）
前記第１モデルが前記第２回路モデルのうちの少なくと
も１つが応答する信号の値を変える第１シミュレート時
間において、前記第１回路モデルが進む際に、前記第１
回路内で交換される信号のシミュレートを停止し、前記
第１シミュレート時間のインクリメントを停止し、前記
信号を前記第２回路モデルのうちの前記少なくとも１つ
に送る工程と、（ｉｉｉ） 前記複数の第２回路の間で
交換される前記複数の第２回路モデル（該複数の第２回
路モデルは第２時間インクリメントだけ分離された第２
シミュレート時間のシーケンスを通して作動する）の信
号を用いてシミュレートする工程と、（ｉｖ） 前記複
数の第２回路モデルにより信号の交換が促進されなくな
ると、前記第２シミュレート時間のインクリメントを停
止し、前記第２シミュレート時間のインクリメント中に
前記複数の第２回路モデルによって変更された、前記第
１回路モデルが応答する信号の最後にアサートされた値
を前記第１回路モデルへ送る工程と（ｖ） 前記第１回
路内で交換される信号の前記第１回路モデルによるシミ
ュレーションを再スタートし、前記第１シミュレート時
間をインクリメントする工程とを備えた、デジタル回路
をシミュレートする方法が提供される。

【０００８】本発明は事象のシーケンスおよび信号の伝
搬に対する制御装置を各々が有している、異なるシミュ
レータにより作動させると問題が生じることを認識して
おり、この問題を解決するものである。このように発生
する問題とは、第１回路モデルが第２回路モデルに対し
信号を発生すると、第１回路モデルは第２回路モデルに
制御権を渡し、第２回路モデルはこれら第２回路モデル
に送られた信号に対してどのような応答が生じるかを別
々にシミュレートすることにある。第２回路モデルのこ
の応答がどのようになるかを判断するには、一般に信号
が第２回路モデルを通って伝搬するので、多くの第２シ
ミュレート時間のインクリメントを必要とすることとな
る。この期間中、第１回路モデルが応答できる信号の多
くの信号値は、最終的な出力信号値に落ち着くまで数回
変わり得る。最終値に落ち着く前のかかる変化は、物理
的回路内では一定の状態に達する前の短期間の中間値を
とる信号に対応し得る。すなわち回路は各々出力値とな
る潜在的な結果を有する数種の入力信号が多かれ少なか
れ、同じ時間に変化する組み合わせ論理を含む。

【０００９】本発明が認識するこの問題を処理するた
め、第２回路のシミュレーションは第２回路モデルが信
号の交換を終了し（すなわちモデルが供給された入力信
号に対する応答を示す状態に落ち着き）、次に第１回路
モデルが応答できる信号の最終アサート値を第１回路モ
デルへ戻すまでシステムが待機するようになっている。
このように第２回路モデルが作動する結果として生じ得
るスプリアス（ｓｐｕｒｉｏｕｓ）信号値は、不正確な
動作をする可能性がある第１回路モデルへは送られな
い。

【００１０】２つのシミュレーションシステムが共に働
く態様を改善するための上記技術は、多くの異なる状況
に適用できる。しかしながら先に述べたように、前記複
数の第２回路モデルが外部信号のみを前記第１回路モデ
ルと交換するような状況で２つのシミュレーションシス
テムを共に作動させたいという特殊な動機がある。

【００１１】複数の第２回路モデルの内部信号を第１回
路モデルへ送らないかかる状況では、第１のかかるモデ
ルを制御するシミュレーションソフトウェアを使って複
数の第２回路モデルを制御することはできないので、２
つの別個のシミュレーションシステムの動作をコーディ
ネートする問題が生じる。

【００１２】第２回路モデルのうちの１つが第１回路モ
デルに即座に送らなければならない遅延ゼロの信号（優
先信号）を発生する際に、２つのシミュレータをコーデ
ィネートする別の問題が生じ得る。この応答信号に対す
る第１回路モデルの応答によって複数の第２回路モデル
が応答自在な信号値が変わり、第２回路シミュレーショ
ンへの再入が生じる可能性が生じる。複数の第２回路モ
デルは先に信号が印加された第１回路モデルからの信号
の完全な結果によって処理されていないので、かかる再
入は制御しなければならない。

【００１３】従って、前記複数の第２回路モデルによっ
て信号の交換が促進される間、前記複数の第２回路モデ
ルのいずれかが、前記第１回路モデルに対し優先信号を
発生し、これを該第１回路モデルに送ることができる本
発明の実施例では、前記優先信号により前記第１回路モ
デルから前記複数の第２回路モデルへの１つ以上の別の
信号の送りがトリガーされる場合、前記１つ以上の別の
信号は前記優先信号の発生前の、前記複数の第２回路モ
デルの状態の結果生じる前記複数の第２回路モデルによ
り更なる信号の交換が促進されなくなるまでバッファ化
され、前記複数の第２回路モデルへは印加されない。

【００１４】このように、第１回路モデルへ即座に送ら
れる優先信号は許可されるが、第２シミュレーションへ
の制御されない再入の問題はいまだ解消されていない。

【００１５】第１シミュレート時間インクリメントおよ
び第２シミュレート時間インクリメントはなんらかの時
間を有し得ると理解できよう。より詳細には、一定の順
序で、かつ両者の間に時間的な差異がほとんど実質的に
ない信号転送が生じる状況がある。これをモデル化する
ため、前記第１シミュレート時間インクリメントおよび
前記第２シミュレート時間インクリメントは、長さが実
質的にゼロのデルタ時間のインクリメントとすることが
できる。かかるデルタ時間インクリメントは一定の積分
面積を有し、無限小の幅の数学的なデルタ関数に類似す
るものと見なすことができる。このような意味におい
て、デルタ時間インクリメントの順は制御できるが、経
過したシミュレート時間は有効にゼロとなる。

【００１６】第２シミュレーションシステムは、このシ
ステムが多数の第２回路モデルを有効に発生することを
条件に、多数の形態をとり得る。しかしながら、好まし
い実現例は第１回路モデルがインターフェースコントロ
ーラへ信号を送り、このインターフェースコントローラ
がこの信号をバッファ化し、更にこの信号に応答自在な
前記複数の第２回路モデルへ前記信号を再び向けるよう
な例である。

【００１７】第２回路モデルによって発生される最終ア
サート信号値が決定できるようにするには、前記インタ
ーフェースコントローラが前記複数の第２回路モデルに
よって変更された信号のアサート値およびこれらの変更
が生じた第２シミュレート時間を表示するデータを記憶
することが好ましい。

【００１８】第１回路モデルおよび第２回路モデルを特
殊目的のモデル化ハードウェア、例えばＰＬＡのような
ある形態で提供することは理論的に可能であると理解さ
れよう。しかしながらこれら回路モデルはプログラム命
令の制御により作動する汎用データ処理装置によって提
供されることが好ましい。

【００１９】複数の第２回路モデルは任意の形態のデジ
タル回路、および特に秘密に維持したかった回路を提供
できると理解できる。しかしながら本発明は特に前記複
数の第２回路モデルがマイクロプロセッサ回路を示し、
前記第１回路モデルが前記マイクロプロセッサ回路に接
続すべき１つ以上のデバイスを示す実施例で特に有効で
ある。

【００２０】本発明の別の様相によれば、複数の第２回
路に結合される第１回路を含むデジタル回路をシミュレ
ートするための装置であって、（ｉ） 第１時間インク
リメントだけ分離された第１シミュレート時間のシーケ
ンスを通して作動する、前記第１回路内で交換される信
号をシミュレートするための第１回路モデルと、（ｉ
ｉ） 第２時間インクリメントだけ分離された第２シミ
ュレート時間のシーケンスを通して作動する、前記複数
の第２回路間で交換される信号をシミュレートするため
の複数の第２回路モデルと、（ｉｉｉ） 前記第１回路
モデルと前記複数の第２回路モデルとの間の信号の送り
を制御するためのインターフェースコントローラとを備
え、（ｉｖ） 前記第２回路モデルのうちの少なくとも
１つが応答する信号値を前記第１回路モデルが変更する
第１シミュレート時間に前記第１回路モデルが進むと、
前記第１回路モデルは前記第１回路内で交換される信号
のシミュレートを停止し、前記第１シミュレート時間の
インクリメントを停止し、前記インターフェースコント
ローラを介して前記信号を前記第２回路モデルのうちの
前記少なくとも１つに送り、（ｖ） 前記複数の第２回
路モデルにより更なる信号交換が促進されなくなると、
前記インターフェースコントローラは前記第２シミュレ
ート時間のインクリメントを停止し、前記第２シミュレ
ート時間のインクリメント中に前記複数の第２回路モデ
ルによって変更された、前記第１回路モデルが応答自在
な信号の最後にアサートされた値を前記第１回路モデル
へ送り、そして前記第１回路モデルは前記第１回路内で
交換された信号のシミュレーションおよび前記第１シミ
ュレート時間のインクリメントを再スタートする、デジ
タル回路をシミュレートするための装置が提供される。

【００２１】添付図面を参照して実施例の次の詳細な説
明を読めば、本発明の上記およびそれ以外の目的、特徴
および利点が明らかとなろう。

【００２２】本明細書の導入部に記載した市販の各シミ
ュレーションパッケージを用いれば、マイクロプロセッ
サの比較的小さいブロック、例えばパイプラインユニッ
ト、プログラムカウンタ、または演算論理ユニットをシ
ミュレートするため、Ｃコードのブロックを書き込むこ
とができる。次に各ブロックをシミュレーションパッケ
ージに対して直接インターフェース化し、マイクロプロ
セッサ全体をシミュレートする。

【００２３】添付図面のうちの図１に、この構造の一例
が示されている。図１は、先に提案されたデジタル回路
シミュレータ内の第１シミュレートと、かかるシミュレ
ーションブロック１０、２０、３０のうちの２ブロック
との相互作用を示す略図である。第１シミュレータ４０
は、例えば上記４つの市販シミュレータのうちの１つで
よい。

【００２４】シミュレーションブロック（第２回路モデ
ル）１０、２０、３０の各々は、Ｃプログラム言語で書
かれており、マイクロプロセッサのそれぞれの部分の動
作をシミュレートする。例えばシミュレーションブロッ
クはマルチプライヤユニット、ステータスレジスタ、イ
ンストラクションパイプライン等をシミュレートでき
る。

【００２５】一般に、各シミュレーションブロックは２
種類の入出力データを必要とし、これらデータを発生す
る。内部データと称すこれら種類のデータの一方は、デ
ジタル回路の異なる部品間で送られる内部信号を示すデ
ータである。マイクロプロセッサをシミュレートする場
合、かかる信号の例としては内部レジスタの値またはゼ
ロフラグがある。この場合、集積回路を半導体製品とし
て製造する場合、このような内部信号は集積回路の入出
力ピン、すなわち接続部にはルート化されず、単に内部
部品の間で送られるだけである。

【００２６】他の種類のデータは外部データと称され、
このデータは回路が半導体製品として製造される際、通
常外部世界の間で送られる電気信号を示す。このような
外部信号の例としてはクロック信号および外部アドレス
バス信号がある。

【００２７】しかしながら図１ではシミュレーションブ
ロックは第１シミュレータ４０を介してのみ相互に接続
されるので、内部信号および外部信号のいずれも第１シ
ミュレータ４０との間でやりとりする必要がある。上記
のように、このことは秘密にされる集積回路の内部動
作、特に内部信号トラフィックの詳細およびシミュレー
ションブロックのアイデンティティおよび機能をシミュ
レータのユーザーに開示しなければならないことを意味
している。

【００２８】

【発明の実施の形態】図１は、先に提案されたシミュレ
ータの別の特徴を示している。この特徴とは、シミュレ
ーションブロック１０、２０、３０と、使用される特定
の第１シミュレータ４０との間のインターフェースを適
合するために「ベニア」を使用することである。これら
ベニア５０、６０、７０はシミュレーションブロック１
０、２０、３０等を上位概念で製造可能にするものであ
るので、特定の第１シミュレータ４０と通信するための
ベニアを加えるのに比較的少量の作業しか必要とならな
い。

【００２９】添付図面のうちの図２は、図１の構造に対
応する回路略図である。図２は多数のシミュレーション
ブロック（例えば条件ユニット、マルチプライヤ、演算
論理ユニット（ＡＬＵ）、パイプライン）の例を示す。
従ってこれらブロックは製造された集積回路内で直接通
信するが、シミュレータ構造ではブロックは第１シミュ
レータ４０を通して通信しなければならない。

【００３０】図３は、本発明の一実施例にかかわる集積
回路シミュレータにおけるシミュレーションブロックの
相互作用を示す略図である。

【００３１】シミュレーションブロック１０、２０、３
０は上記ブロックに類似するが、これらブロックは第１
シミュレータ（本例では４０’）と通信するように、む
しろデータインターフェースブロック１００と通信す
る。

【００３２】データインターフェースブロック１００は
シミュレーションブロックおよび第１シミュレータとの
間でやりとりするデータ信号のリスト（図示せず）を記
憶する。このリストは、受信した信号の必要な宛て先を
表示し、更にこの信号が内部データ信号であるのか外部
データ信号であるのかを表示する（この情報は実際には
宛て先情報内に暗示させることができる）。

【００３３】このブロックがシミュレーションブロック
または第１シミュレータ４０’からデータ信号を受ける
と、このブロックは記憶されているリスト内のルート決
定情報に従ってそのデータ信号のルートを決定するとい
う点で、データインターフェースブロック１００の作動
はストレートフォワードである（第２実施例ではこのル
ート決定ではタイミング情報を使用することがあるが、
説明を容易とするため、かかるタイミング情報の使用に
ついては下記に別に説明する）。

【００３４】より詳細には、次の表は、各ブロックによ
って使用されるデータ入力およびデータ出力を示すシミ
ュレーションブロックの例のリストである。この表では
外部データ信号に対してはアンダーラインが付けてあ
り、アンダーラインのない信号は内部信号である。

【００３５】

【表１】

【００３６】例えば第１シミュレータ４０’から外部入
力信号として受信されるクロック信号は、上記表に従っ
てシミュレーションブロックのいずれへも送られる。こ
れと対照的に、プログラムカウンタの値はプログラムカ
ウンタシミュレーションブロックによって内部出力信号
として発生され、データインターフェースブロック１０
０を介して直接アドレスレジスタインターフェースブロ
ックへ送られる。すなわち第１シミュレータ４０’へは
送られない。

【００３７】この結果、通常製造される半導体集積回路
の入力信号または出力信号として供給される外部信号だ
けが第１シミュレータ４０’と置換される。

【００３８】別の特徴は、データインターフェースブロ
ック１００と第１シミュレータ４０’との間のインター
フェースを制御するのに、１つのベニア５０’だけでよ
いということである。シミュレータブロック１０、２
０、３０の各々にベニアを提供することはもはや不要で
ある。

【００３９】この構造は、図４に略図で示されており、
ここでは図２と対照的に、第１シミュレータ４０’はベ
ニア５０’を介して、全体としてシミュレートされたマ
イクロプロセッサ１１０と通信するようになっている。
マイクロプロセッサ１１０の内部動作に関連する内部信
号は第１シミュレータ４０’との間でやりとりする必要
はない。

【００４０】第２実施例では、完了するのに一定の時間
を必要とする事象をシミュレートするシミュレーション
にはタイミング情報が含まれる。例えばレジスタブロッ
クをシミュレートするためのシミュレーションブロック
はシミュレーション時間に関して瞬間的に出力の値を発
生できるが、他方、この値は実際の製造された回路で計
算するのに一定の（リアル）時間を必要とする。従っ
て、かかるブロックの作動をシミュレートするため、所
定の時間にレジスタのうちの１つの内容に対するリクエ
ストを受信し、ブロックが出力データを発生するように
命令することができるが、リクエスト後、（シミュレー
ション時間に対して）適当な遅延時間までに出力データ
を読み出すことはできない。

【００４１】これまでは第１シミュレータの一部を形成
するスケジューラに対し詳細を送ることにより、将来の
実行を行うため、かかる事象スケジュールを決めてい
た。しかしながらこれを行うには動作の詳細を第１シミ
ュレータのユーザーに提供しなければならない。

【００４２】このような問題を解消するため、本システ
ムの第２実施例では将来実行するようにスケジュールが
決められる事象（例えば上記レジスタアクセス）のリス
ト、すなわちヒープ（これは必ずしも順序を定めなくて
もよい）を維持するデータインターフェース１００によ
って実行している。これら事象の詳細はシミュレーショ
ンブロックからデータインターフェースへ送られる。

【００４３】データインターフェースがシミュレーショ
ンブロックからかかる各事象の詳細を受けると、データ
インターフェースは動作を実行すべき時間と共に、実行
すべき特定の動作の詳細を記憶する。しかしながら、デ
ータインターフェースは第１シミュレータ内のスケジュ
ーラに対し実行時間の詳細を送るだけである。

【００４４】第１シミュレータはデータインターフェー
スからの時間情報を受け、この時間に開始すべき特殊で
ない事象のスケジュールを決める。各時間に達すると第
１シミュレータは特殊でないスケジュール信号をデータ
インターフェースへ送る。これにより、データインター
フェースが待ち行列状態の事象のヒープにコンサルト
し、その時間に発生するようになっているレジスタシミ
ュレーションブロックからの出力値の読み出しのような
事象を開始させる。

【００４５】このように、第１シミュレータに供給しな
ければならない待ち行列事象の詳細は実行時間にすぎ
ず、その他の詳細はデータインターフェースによって処
理される。

【００４６】図５に図３のシステムをより詳細に示す。
ライン１０２の下のブロックはマイクロプロセッサのコ
ア、例えばアドバンストＲＩＳＣマシンリミテッド社に
よって製造されているＡＲＭ６コアをモデル化するもの
である。ライン１０２の上のブロックは１つ以上の取り
付けデバイスをモデル化するものであり、第３社が第１
回路モデルを取り付ける市販の第１シミュレータ４０’
を利用している。第１シミュレータ４０’は第１シミュ
レータ内の第１シミュレータ時間を時間インクリメント
△Ｐだけ進める。第１シミュレータが第２回路モデル１
０、２０、３０のうちの少なくとも１つが応答自在であ
る信号を変えるとプログラム制御は第２シミュレータ１
００に進む。第２シミュレータは感度マップ１０４を含
み、このマップはどの第２回路モデル１０、２０、３０
がどの信号に応答するかを表示するデータを記憶してい
る。信号配分および第２シミュレーション時間管理ブロ
ックは第２シミュレーション時間を第２シミュレーショ
ン時間インクリメント△ｓ（このインクリメントはゼロ
期間のデルタ時間インクリメントでよい）だけ進めるの
で、種々の第２回路モデル１０、２０、３０の間でやり
とりされる信号は、これら信号に応答するモデルへ送ら
れ、プログラム制御は次に各第２回路モデルへ移るの
で、第２回路モデルは応答時間を決定し、他の信号を戻
すことができる。これら他の信号は据え置き事象記憶装
置１０６内に保持され、この記憶装置１０６は発生すべ
き変更された信号の値およびこれらを他のモデルに送る
時間を表示する。第２シミュレーション時間が進むと、
すべての信号変化が複数の第２回路モデル１０、２０、
３０内の適当なモデルへ送られ、第２回路モデル１０、
２０、３０によって別の信号変化が送られなくなるま
で、据え置き事象記憶装置１０６がスイープされる。

【００４７】第１回路待ち行列１０８内には複数の第２
回路モデル１０、２０、３０の外部信号に対する変化が
待ち行列状態となっている。これら信号変化は第２回路
モデル１０、２０、３０の間ですべての信号の交換が行
われるまで、第１シミュレーション４０’へは送られる
ことはない。この時間に達すると第１回路待ち行列１０
８がサーチされ、変化した各外部信号の最後にアサート
された値が第１シミュレータ４０’へ戻される。

【００４８】図６は図５のシステムの動作を略図で示す
ものである。ステップ２００では、第１シミュレータ４
０’は第１モデルの状態を計算する。ステップ２０２で
は第２回路シミュレータ１００が応答する出力（例えば
外部信号）が変化したかどうかを判断する。かかる信号
が変化していなければステップ２０４で第１シミュレー
タの時間をインクリメントし、ステップ２００を繰り返
す。外部信号が変化していればステップ２０６を通って
第２シミュレータ１００へ進み、ステップ２０８で第２
回路モデル１０、２０、３０の状態を計算する。ステッ
プ２１０で第２シミュレータ１００の信号配分および第
２シミュレーション時間管理ブロックが第２回路モデル
によって変更されようとしている信号があるかどうかを
判断する。かかる変更がまだ生じていれば、ステップ２
１２にて第２シミュレート時間をインクリメントする。
かかる変更が生じていなければ既に変更し、第１シミュ
レータ４０’が応答自在である信号の値の最後のアサー
トされた信号の値をステップ２１４にて第１シミュレー
タへ戻す。

【００４９】図７は図６の制御フローの変形例を示す。
まずステップ２０６にて第２シミュレーションに入り、
ステップ２１６にて据え置き事象記憶装置１０６内にペ
ンディング中の信号変化があるかどうかを判断する。か
かるペンディング中の変化があれば、第２回路モデル１
０、２０、３０によって促進されている信号変化が停止
する前に、第１シミュレーションへ戻される優先信号の
結果としてステージ２０８から第２シミュレーションが
出たことを表示する。この場合、ステップ２１８にて第
１信号から第２シミュレータ１００へ送られている新し
い信号の変化はバッファ化される。

【００５０】第２シミュレータ１００は第２回路モデル
を計算するように作動し、（図６と同じように）第２回
路モデル１０、２０、３０によってそれ以上信号変化が
行われなくなるまで、第２シミュレート時間をインクリ
メントする。ステップ２０８には第２シミュレーション
から出て、すぐに第１シミュレーションへ戻す優先信号
を発生できる別のオプションが存在できる。

【００５１】第２回路モデル１０、２０、３０によって
促進される信号変化が停止した後、ステップ２２０にお
いてステップ２１８で記憶されたバッファ化された信号
があるかどうかを判断する。かかるバッファ化された信
号が存在していれば、ステップ２２２にて第２モデルへ
バッファ化した信号を送り、更に変化が促進されなくな
るまで第２シミュレーションを続ける。

【００５２】最後にステップ２１２にてプログラム制御
を第２シミュレータへ戻す。

【００５３】以上で添付図面を参照して本発明の図示し
た実施例を詳細に説明したが、本発明はこれら実施例の
みに限定されるものでなく、当業者であれば添付した特
許請求の範囲に記載の発明の範囲および精神から逸脱す
ることなく、種々の変形および変更を行うことができる
と理解すべきである。

【図面の簡単な説明】

【図１】これまで提案されたデジタル回路シミュレータ
内のシミュレーションブロックの相互作用を示す略図で
ある。

【図２】図１の構造に対応する回路の略図である。

【図３】本発明の一実施例による集積回路シミュレータ
内のシミュレーションブロックの相互作用を示す略図で
ある。

【図４】図３の構造に対応する回路略図である。

【図５】図３のシステムのより詳細な図である。

【図６】第１シミュレーションと第２シミュレーション
との間の制御プログラムの移動を示すフローチャートで
ある。

【図７】優先信号を直接第２回路モデルから第１回路モ
デルへ送ることができる、図６のシステムの変形例にお
ける制御プログラムのフローチャートである。

【符号の説明】

１０、２０、３０ 第２回路モデル ４０’ 第１回路モデル ５０’ 第１シミュレータから第２シミュレータへのイ
ンターフェース １０４ 感度マップ １０６ 据え置き事象記憶装置 １０８ 第１回路待ち行列

Claims (13)

【特許請求の範囲】
1. 【請求項１】 １つの第１回路モデルと複数の第２回路
   モデルを使用して、複数の第２回路に結合された第１回
   路を含むデジタル回路をシミュレートする方法であっ
   て、 （ｉ） 前記第１回路内で交換される前記第１回路モデ
   ル（該第１回路モデルは第１時間インクリメントだけ分
   離された第１シミュレート時間のシーケンスを通して作
   動する）の信号によりシミュレートする工程と、 （ｉｉ） 前記第１モデルが前記第２回路モデルのうち
   の少なくとも１つが応答する信号の値を変える第１シミ
   ュレート時間において、前記第１回路モデルが進む際
   に、前記第１回路内で交換される信号のシミュレートを
   停止し、前記第１シミュレート時間のインクリメントを
   停止し、前記信号を前記第２回路モデルのうちの前記少
   なくとも１つに送る工程と、 （ｉｉｉ） 前記複数の第２回路の間で交換される前記
   複数の第２回路モデル（該複数の第２回路モデルは第２
   時間インクリメントだけ分離された第２シミュレート時
   間のシーケンスを通して作動する）の信号を用いてシミ
   ュレートする工程と、 （ｉｖ） 前記複数の第２回路モデルにより信号の交換
   が促進されなくなると、前記第２シミュレート時間のイ
   ンクリメントを停止し、前記第２シミュレート時間のイ
   ンクリメント中に前記複数の第２回路モデルによって変
   更された、前記第１回路モデルが応答する信号の最後に
   アサートされた値を前記第１回路モデルへ送る工程と （ｖ） 前記第１回路内で交換される信号の前記第１回
   路モデルによるシミュレーションを再スタートし、前記
   第１シミュレート時間をインクリメントする工程とを備
   えた、デジタル回路をシミュレートする方法。
2. 【請求項２】 前記複数の第２回路モデルは、該複数の
   第２回路の外部の信号のみを前記第１回路モデルと交換
   する、請求項１記載の方法。
3. 【請求項３】 前記複数の第２回路モデルは、該複数の
   第２回路モデルの内外の信号を互いに交換する、請求項
   １記載の方法。
4. 【請求項４】 前記複数の第２回路モデルによって信号
   の交換が促進される間、前記複数の第２回路モデルのい
   ずれかが、前記第１回路モデルに対し優先信号を発生
   し、これを該第１回路モデルに送ることができる、請求
   項１記載の方法。
5. 【請求項５】 前記優先信号により前記第１回路モデル
   から前記複数の第２回路モデルへの１つ以上の別の信号
   の送りがトリガーされる場合、前記１つ以上の別の信号
   は前記優先信号の発生前に、前記複数の第２回路モデル
   の状態の結果生じる前記複数の第２回路モデルにより更
   なる信号の交換が促進されなくなるまでバッファ化さ
   れ、前記複数の第２回路モデルへは印加されない、請求
   項４記載の方法。
6. 【請求項６】 前記第１のシミュレートされた時間イン
   クリメントの少なくともいくつかは実質的に長さがゼロ
   のデルタ時間インクリメントである、請求項１記載の方
   法。
7. 【請求項７】 前記第２のシミュレートされた時間イン
   クリメントの少なくともいくつかは実質的に長さがゼロ
   のデルタ時間インクリメントである、請求項１記載の方
   法。
8. 【請求項８】 前記第１回路モデルはインターフェース
   コントローラへ信号を送り、このインターフェースコン
   トローラはこの信号をバッファ化し、この信号に応答自
   在な前記複数の第２回路モデルに前記信号を再び向け
   る、請求項１記載の方法。
9. 【請求項９】 前記インターフェースコントローラは前
   記複数の第２回路モデルによって変更された信号のアサ
   ートされた値およびこの変更が生じた第２シミュレート
   時間を表示するデータを記憶する、請求項８記載の方
   法。
10. 【請求項１０】 前記第１回路モデルは、前記第１回路
    をモデル化する第１プログラム命令の制御により作動す
    る汎用データ処理装置を含む、請求項１記載の方法。
11. 【請求項１１】 前記複数の第２回路モデルは、前記複
    数の第２回路をモデル化する第２プログラム命令の制御
    により作動する前記汎用データ処理装置を含む、請求項
    １０記載の方法。
12. 【請求項１２】 前記複数の第２回路モデルはマイクロ
    プロセッサ回路を示し、前記第１回路モデルは前記マイ
    クロプロセッサ回路に接続すべき１つ以上のデバイスを
    示す、請求項１１記載の方法。
13. 【請求項１３】 複数の第２回路に結合される第１回路
    を含むデジタル回路をシミュレートするための装置であ
    って、 （ｉ） 第１時間インクリメントだけ分離された第１シ
    ミュレート時間のシーケンスを通して作動する、前記第
    １回路内で交換される信号をシミュレートするための第
    １回路モデルと、 （ｉｉ） 第２時間インクリメントだけ分離された第２
    シミュレート時間のシーケンスを通して作動する、前記
    複数の第２回路間で交換される信号をシミュレートする
    ための複数の第２回路モデルと、 （ｉｉｉ） 前記第１回路モデルと前記複数の第２回路
    モデルとの間の信号の送りを制御するためのインターフ
    ェースコントローラとを備え、 （ｉｖ） 前記第２回路モデルのうちの少なくとも１つ
    が応答する信号値を前記第１回路モデルが変更する第１
    シミュレート時間に前記第１回路モデルが進むと、前記
    第１回路モデルは前記第１回路内で交換される信号のシ
    ミュレートを停止し、前記第１シミュレート時間のイン
    クリメントを停止し、前記インターフェースコントロー
    ラを介して前記信号を前記第２回路モデルのうちの前記
    少なくとも１つに送り、 （ｖ） 前記複数の第２回路モデルにより更なる信号交
    換が促進されなくなると、前記インターフェースコント
    ローラは前記第２シミュレート時間のインクリメントを
    停止し、前記第２シミュレート時間のインクリメント中
    に前記複数の第２回路モデルによって変更された、前記
    第１回路モデルが応答自在な信号の最後にアサートされ
    た値を前記第１回路モデルへ送り、そして前記第１回路
    モデルは前記第１回路内で交換された信号のシミュレー
    ションおよび前記第１シミュレート時間のインクリメン
    トを再スタートする、デジタル回路をシミュレートする
    ための装置。