JP2833787B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、読み出し書きこみ可能なメモリ（Read/W
rite Memory、以下RWMと略す）を内蔵した論理集積回路
に関するものである。
rite Memory、以下RWMと略す）を内蔵した論理集積回路
に関するものである。
近年の集積回路製造技術の向上に伴い、読み出し書き
こみ可能なメモリ（RWM）を内蔵する論理集積回路が多
くなってきている。
こみ可能なメモリ（RWM）を内蔵する論理集積回路が多
くなってきている。
第６図は従来のRWM内蔵半導体集積回路のブロック図
である。図において、（1a），（1b）……（1m）は入力
端子、（２）は入力回路、（３）は論理回路制御信号、
（４）は論理回路、（５）はRWM制御出力、（６）はRWM
書きこみデータ信号、（７）はRWM読み出しデータ入
力、（８）はRWM、（９）は論理回路出力、（10）は出
力回路、（11a），（11b）……（11m）は出力端子を示
す。
である。図において、（1a），（1b）……（1m）は入力
端子、（２）は入力回路、（３）は論理回路制御信号、
（４）は論理回路、（５）はRWM制御出力、（６）はRWM
書きこみデータ信号、（７）はRWM読み出しデータ入
力、（８）はRWM、（９）は論理回路出力、（10）は出
力回路、（11a），（11b）……（11m）は出力端子を示
す。
次に動作について説明する。集積回路外より与えられ
た信号は入力端子（1a），（1b）……（1m）より入力さ
れ、入力回路（２）を介して論理回路制御信号（３）と
なって論理回路（４）を駆動する。
た信号は入力端子（1a），（1b）……（1m）より入力さ
れ、入力回路（２）を介して論理回路制御信号（３）と
なって論理回路（４）を駆動する。
論理回路（４）はその動作中に中間生成データを保存
するためRWM制御出力（５）を生成し、RWM書きこみデー
タ信号（６）をRWM（８）に書きこむ。後刻RWM（８）に
書きこんだ中間生成データをとりこむため論理回路
（４）はRWM制御出力（５）を生成し、RWM読み出しデー
タ入力（７）を取りこみ、これを加工して論理回路出力
（９）を出力回路（10）を介して出力端子（11a），（1
1b）……（11m）より出力する。上記のような集積回路
の良／不良を試験するにあたっては、内部のRWM（８）
のすべてにデータが書きこみ／読み出しされてその結果
が期待通りの出力が、出力端子（11a）（11b）……（11
m）より出力されるかどうかを検査する必要があるが、
論理回路（４）がRWM（11）の全領域にデータを書きこ
み、読み出すまでには長大な時間を必要とするため、テ
ストコストが莫大となり実用的ではない。
するためRWM制御出力（５）を生成し、RWM書きこみデー
タ信号（６）をRWM（８）に書きこむ。後刻RWM（８）に
書きこんだ中間生成データをとりこむため論理回路
（４）はRWM制御出力（５）を生成し、RWM読み出しデー
タ入力（７）を取りこみ、これを加工して論理回路出力
（９）を出力回路（10）を介して出力端子（11a），（1
1b）……（11m）より出力する。上記のような集積回路
の良／不良を試験するにあたっては、内部のRWM（８）
のすべてにデータが書きこみ／読み出しされてその結果
が期待通りの出力が、出力端子（11a）（11b）……（11
m）より出力されるかどうかを検査する必要があるが、
論理回路（４）がRWM（11）の全領域にデータを書きこ
み、読み出すまでには長大な時間を必要とするため、テ
ストコストが莫大となり実用的ではない。
このため第７図のブロック図に示すような集積回路内
の論理回路（４）とRWM（８）とを別々に試験可能な構
成とした半導体集積回路がある。
の論理回路（４）とRWM（８）とを別々に試験可能な構
成とした半導体集積回路がある。
第７図において、（1a）〜（1m）、（２）〜（10）、
（11a）〜（11m）は第６図に示したものと同等である。
（12）はRWM制御入力、（13）はRWMデータ入力、（14）
はRWMデータ出力、（15）はテスト入力、（16）はテス
ト制御回路、（17）はテスト用RWM制御出力、（18）は
テスト用データ信号、（19）はテスト用スイッチ制御信
号、（20）は出力回路入力、（21）はRWM制御入力切り
かえスイッチ、（22）はRWMデータ入力切りかえスイッ
チ、（23）はRWM読み出しデータ信号切りかえスイッ
チ、（24）は出力回路入力切りかえスイッチを示す。
（11a）〜（11m）は第６図に示したものと同等である。
（12）はRWM制御入力、（13）はRWMデータ入力、（14）
はRWMデータ出力、（15）はテスト入力、（16）はテス
ト制御回路、（17）はテスト用RWM制御出力、（18）は
テスト用データ信号、（19）はテスト用スイッチ制御信
号、（20）は出力回路入力、（21）はRWM制御入力切り
かえスイッチ、（22）はRWMデータ入力切りかえスイッ
チ、（23）はRWM読み出しデータ信号切りかえスイッ
チ、（24）は出力回路入力切りかえスイッチを示す。
次に第７図によって動作を説明する。
この集積回路が、実際に動作を行う場合はRWM制御入
力切りかえスイッチ（21）は論理回路（４）のRWM制御
出力（５）RWM（８）のRWM制御入力（12）と接続し、RW
M読み出しデータ入力切りかえスイッチ（22）は、論理
回路（４）のRWM書きこみデータ信号（６）とRWM（８）
のRWMデータ入力（13）と接続し、RWM読み出しデータ信
号切りかえスイッチ（23）はRWMデータ出力（14）と論
理回路読み出しデータ入力（７）と接続し、出力回路入
力切りかえスイッチ（24）は論理回路出力（９）と出力
回路入力（20）とを接続する。これらのスイッチは入力
回路（２）よりのテスト入力（15）によりテスト制御回
路（16）のテスト用スイッチ制御信号（19）により制御
される。この場合、集積回路内の信号の流れは第６図と
同様となる。
力切りかえスイッチ（21）は論理回路（４）のRWM制御
出力（５）RWM（８）のRWM制御入力（12）と接続し、RW
M読み出しデータ入力切りかえスイッチ（22）は、論理
回路（４）のRWM書きこみデータ信号（６）とRWM（８）
のRWMデータ入力（13）と接続し、RWM読み出しデータ信
号切りかえスイッチ（23）はRWMデータ出力（14）と論
理回路読み出しデータ入力（７）と接続し、出力回路入
力切りかえスイッチ（24）は論理回路出力（９）と出力
回路入力（20）とを接続する。これらのスイッチは入力
回路（２）よりのテスト入力（15）によりテスト制御回
路（16）のテスト用スイッチ制御信号（19）により制御
される。この場合、集積回路内の信号の流れは第６図と
同様となる。
第７図の集積回路において、テストを行う際の各スイ
ッチの切りかえ状態を第８図ないし第11図の各ブロック
図に示し、第８図はRWM（８）をテストする場合、第９
図は論理回路（４）をテストする場合、第10図はRWM制
御出力（５）をテストする場合、第11図はRWM書きこみ
データ信号（６）をテストする場合をそれぞれ示す。図
において（1a）〜（1m）、（２）〜（10）、（11a）〜
（11m）、（12）〜（24）は第７図に示したものと同等
であるので説明を省略する。
ッチの切りかえ状態を第８図ないし第11図の各ブロック
図に示し、第８図はRWM（８）をテストする場合、第９
図は論理回路（４）をテストする場合、第10図はRWM制
御出力（５）をテストする場合、第11図はRWM書きこみ
データ信号（６）をテストする場合をそれぞれ示す。図
において（1a）〜（1m）、（２）〜（10）、（11a）〜
（11m）、（12）〜（24）は第７図に示したものと同等
であるので説明を省略する。
RWM（８）をテストする場合には第８図の如くRWM制御
入力切りかえスイッチ（21）はテスト制御回路（16）の
テスト用RWM制御出力（17）とRWM（８）のRWM制御入力
（12）を接続し、RWMデータ入力切りかえスイッチ（2
2）はテスト制御回路（16）のテスト用データ信号（1
8）とRWM（８）のRWMデータ入力（13）と接続し、出力
回路入力切りかえスイッチ（24）はRWM（８）のRWMデー
タ出力（14）と出力回路（10）の出力回路入力（20）と
を接続する。
入力切りかえスイッチ（21）はテスト制御回路（16）の
テスト用RWM制御出力（17）とRWM（８）のRWM制御入力
（12）を接続し、RWMデータ入力切りかえスイッチ（2
2）はテスト制御回路（16）のテスト用データ信号（1
8）とRWM（８）のRWMデータ入力（13）と接続し、出力
回路入力切りかえスイッチ（24）はRWM（８）のRWMデー
タ出力（14）と出力回路（10）の出力回路入力（20）と
を接続する。
この接続状態で入力端子（1a）（1b）……（1m）より
適切な信号を入れテスト用RWM制御出力（17）を制御し
テストデータをテスト用データ信号（18）を通じてRWM
（８）に書きこみ、そのデータを出力回路入力切りかえ
スイッチ（24）を介して出力回路（10）に導き出力端子
（11a）（11b）……（11m）より取り出すことにより、
第６図の集積回路に比してはるかに高速にテストが実行
できる。
適切な信号を入れテスト用RWM制御出力（17）を制御し
テストデータをテスト用データ信号（18）を通じてRWM
（８）に書きこみ、そのデータを出力回路入力切りかえ
スイッチ（24）を介して出力回路（10）に導き出力端子
（11a）（11b）……（11m）より取り出すことにより、
第６図の集積回路に比してはるかに高速にテストが実行
できる。
論理回路（４）をテストする場合には第９図の如くRW
M読み出しデータ信号切りかえスイッチ（23）はテスト
制御回路（16）のテスト用データ信号（18）と論理回路
（４）のRWMの読み出しデータ入力（７）と接続し、出
力回路入力切りかえスイッチ（24）は、論理回路（４）
の論理回路出力（９）と出力回路（10）の出力回路入力
（20）とを接続する。
M読み出しデータ信号切りかえスイッチ（23）はテスト
制御回路（16）のテスト用データ信号（18）と論理回路
（４）のRWMの読み出しデータ入力（７）と接続し、出
力回路入力切りかえスイッチ（24）は、論理回路（４）
の論理回路出力（９）と出力回路（10）の出力回路入力
（20）とを接続する。
この接続状態で入力端子（1a）（1b）……（1m）より
適切な信号を入力し論理回路（４）に通常動作と同一動
作を行わせ、本来の通常動作ではRWM（８）よりのRWMデ
ータ出力（14）が与えられるところのRWM読み出しデー
タ入力（７）にテスト制御回路（16）よりのテスト用デ
ータ信号（18）を与えることにより、RWM（８）と完全
に分離して論理回路（４）の試験が行われる。
適切な信号を入力し論理回路（４）に通常動作と同一動
作を行わせ、本来の通常動作ではRWM（８）よりのRWMデ
ータ出力（14）が与えられるところのRWM読み出しデー
タ入力（７）にテスト制御回路（16）よりのテスト用デ
ータ信号（18）を与えることにより、RWM（８）と完全
に分離して論理回路（４）の試験が行われる。
この場合、論理回路（４）のRWM制御出力（５）また
はRWM書きこみデータ信号（６）の不良が検出できない
危険があるが、これらについては第10図の如く出力回路
入力きりかえスイッチ（24）により論理回路（４）のRW
M制御出力（５）と出力回路（10）の出力回路入力（2
0）とを接続する状態でのテスト、および第11図の如く
出力回路入力きりかえスイッチ（24）により論理回路
（４）のRWM書きこみデータ信号（６）と出力回路（1
0）の出力回路入力（20）とを接続する状態でのテスト
を行うことにより回避できる。
はRWM書きこみデータ信号（６）の不良が検出できない
危険があるが、これらについては第10図の如く出力回路
入力きりかえスイッチ（24）により論理回路（４）のRW
M制御出力（５）と出力回路（10）の出力回路入力（2
0）とを接続する状態でのテスト、および第11図の如く
出力回路入力きりかえスイッチ（24）により論理回路
（４）のRWM書きこみデータ信号（６）と出力回路（1
0）の出力回路入力（20）とを接続する状態でのテスト
を行うことにより回避できる。
従来の半導体集積回路は以上のように構成されている
ので、論理回路のRWM制御出力、RWM書きこみデータ信号
の変化速度は論理回路出力に比して高速に変化する信号
である場合が多く、安定に試験をすることが難しいとい
う問題点があった。
ので、論理回路のRWM制御出力、RWM書きこみデータ信号
の変化速度は論理回路出力に比して高速に変化する信号
である場合が多く、安定に試験をすることが難しいとい
う問題点があった。
この発明は上記のような問題点を解決するためになさ
れたものであり、RWMを内蔵する集積回路において、テ
ストを容易化することを目的としている。
れたものであり、RWMを内蔵する集積回路において、テ
ストを容易化することを目的としている。
第１の発明に係る半導体集積回路は、入力データを論
理処理してその論理処理結果を出力回路に出力する論理
回路およびこの論理回路の論理処理における中間生成デ
ータを一時記憶するための読みだし書きこみ可能なメモ
リを内蔵したものおいて、テスト用データ出力端からテ
スト用データを出力するとともに、通常モードおよび論
理回路出力テストモードを示すテスト用スイッチ制御信
号を出力するテスト制御回路と、テスト制御回路から通
常モードを示すテスト用スイッチ制御信号を受けると、
論理回路の書きこみデータ出力端と読みだし書きこみ可
能なメモリのデータ入力端との間、読みだし書きこみ可
能なメモリのデータ出力端と論理回路の読み出しデータ
入力端との間、および論理回路の論理回路出力端と出力
回路の入力端との間をそれぞれ電気的に接続し、テスト
制御回路から論理回路出力テストモードを示すテスト用
スイッチ制御信号を受けると、論理回路の論理回路出力
端と読みだし書きこみ可能なメモリのデータ入力端との
間、テスト制御回路のテスト用データ出力端と論理回路
の読み出しデータ入力端との間、および読みだし書きこ
み可能なメモリのデータ出力端と出力回路の入力端との
間をそれぞれ電気的に接続する切りかえ手段とを設けた
ものである。
理処理してその論理処理結果を出力回路に出力する論理
回路およびこの論理回路の論理処理における中間生成デ
ータを一時記憶するための読みだし書きこみ可能なメモ
リを内蔵したものおいて、テスト用データ出力端からテ
スト用データを出力するとともに、通常モードおよび論
理回路出力テストモードを示すテスト用スイッチ制御信
号を出力するテスト制御回路と、テスト制御回路から通
常モードを示すテスト用スイッチ制御信号を受けると、
論理回路の書きこみデータ出力端と読みだし書きこみ可
能なメモリのデータ入力端との間、読みだし書きこみ可
能なメモリのデータ出力端と論理回路の読み出しデータ
入力端との間、および論理回路の論理回路出力端と出力
回路の入力端との間をそれぞれ電気的に接続し、テスト
制御回路から論理回路出力テストモードを示すテスト用
スイッチ制御信号を受けると、論理回路の論理回路出力
端と読みだし書きこみ可能なメモリのデータ入力端との
間、テスト制御回路のテスト用データ出力端と論理回路
の読み出しデータ入力端との間、および読みだし書きこ
み可能なメモリのデータ出力端と出力回路の入力端との
間をそれぞれ電気的に接続する切りかえ手段とを設けた
ものである。
第２の発明に係る半導体集積回路は、入力データを論
理処理してその論理処理結果を出力回路に出力する論理
回路およびこの論理回路の論理処理における中間生成デ
ータを一時記憶するための読みだし書きこみ可能なメモ
リを内蔵したものおいて、テスト用メモリ制御信号出力
端からテスト用メモリ制御信号を出力し、通常モードお
よびメモリ制御信号テストモードを示すテスト用スイッ
チ制御信号を出力するテスト制御回路と、テスト制御回
路から通常モードを示すテスト用スイッチ制御信号を受
けると、論理回路のメモリ制御信号入力端と読みだし書
きこみ可能なメモリのメモリ制御信号入力端との間、論
理回路の書きこみデータ出力端と読みだし書きこみ可能
なメモリのデータ入力端との間、読みだし書きこみ可能
なメモリのデータ出力端と論理回路の読み出しデータ入
力端との間、および論理回路の論理回路出力端と出力回
路の入力端との間をそれぞれ電気的に接続し、テスト制
御回路からメモリ制御信号テストモードを示すテスト用
スイッチ制御信号を受けると、テスト制御回路のテスト
用メモリ制御信号出力端と読みだし書きこみ可能なメモ
リのメモリ制御信号入力端との間、論理回路のメモリ制
御信号入力端と読みだし書きこみ可能なメモリのデータ
入力端との間、および読みだし書きこみ可能なメモリの
データ出力端と出力回路の入力端との間をそれぞれ電気
的に接続する切りかえ手段とを設けたものである。
理処理してその論理処理結果を出力回路に出力する論理
回路およびこの論理回路の論理処理における中間生成デ
ータを一時記憶するための読みだし書きこみ可能なメモ
リを内蔵したものおいて、テスト用メモリ制御信号出力
端からテスト用メモリ制御信号を出力し、通常モードお
よびメモリ制御信号テストモードを示すテスト用スイッ
チ制御信号を出力するテスト制御回路と、テスト制御回
路から通常モードを示すテスト用スイッチ制御信号を受
けると、論理回路のメモリ制御信号入力端と読みだし書
きこみ可能なメモリのメモリ制御信号入力端との間、論
理回路の書きこみデータ出力端と読みだし書きこみ可能
なメモリのデータ入力端との間、読みだし書きこみ可能
なメモリのデータ出力端と論理回路の読み出しデータ入
力端との間、および論理回路の論理回路出力端と出力回
路の入力端との間をそれぞれ電気的に接続し、テスト制
御回路からメモリ制御信号テストモードを示すテスト用
スイッチ制御信号を受けると、テスト制御回路のテスト
用メモリ制御信号出力端と読みだし書きこみ可能なメモ
リのメモリ制御信号入力端との間、論理回路のメモリ制
御信号入力端と読みだし書きこみ可能なメモリのデータ
入力端との間、および読みだし書きこみ可能なメモリの
データ出力端と出力回路の入力端との間をそれぞれ電気
的に接続する切りかえ手段とを設けたものである。
第３の発明に係る半導体集積回路は、入力データを論
理処理してその論理処理結果を出力回路に出力する論理
回路およびこの論理回路の論理処理における中間生成デ
ータを一時記憶するための読みだし書きこみ可能なメモ
リを内蔵したものおいて、通常モードおよび中間生成デ
ータテストモードを示すテスト用スイッチ制御信号を出
力するテスト制御回路と、テスト制御回路から通常モー
ドを示すテスト用スイッチ制御信号を受けると、論理回
路の書きこみデータ出力端と読みだし書きこみ可能なメ
モリのデータ入力端との間、読みだし書きこみ可能なメ
モリのデータ出力端と論理回路の読み出しデータ入力端
との間、および論理回路の論理回路出力端と上記出力回
路の入力端との間をそれぞれ電気的に接続し、テスト制
御回路から中間生成データテストモードを示すテスト用
スイッチ制御信号を受けると、論理回路の書きこみデー
タ出力端と読みだし書きこみ可能なメモリのデータ入力
端との間、および読みだし書きこみ可能なメモリのデー
タ出力端と出力回路の入力端との間をそれぞれ電気的に
接続する切りかえ手段とを設けたものである。
理処理してその論理処理結果を出力回路に出力する論理
回路およびこの論理回路の論理処理における中間生成デ
ータを一時記憶するための読みだし書きこみ可能なメモ
リを内蔵したものおいて、通常モードおよび中間生成デ
ータテストモードを示すテスト用スイッチ制御信号を出
力するテスト制御回路と、テスト制御回路から通常モー
ドを示すテスト用スイッチ制御信号を受けると、論理回
路の書きこみデータ出力端と読みだし書きこみ可能なメ
モリのデータ入力端との間、読みだし書きこみ可能なメ
モリのデータ出力端と論理回路の読み出しデータ入力端
との間、および論理回路の論理回路出力端と上記出力回
路の入力端との間をそれぞれ電気的に接続し、テスト制
御回路から中間生成データテストモードを示すテスト用
スイッチ制御信号を受けると、論理回路の書きこみデー
タ出力端と読みだし書きこみ可能なメモリのデータ入力
端との間、および読みだし書きこみ可能なメモリのデー
タ出力端と出力回路の入力端との間をそれぞれ電気的に
接続する切りかえ手段とを設けたものである。
［作用］ 第１の発明においては、論理回路出力テストモードを
示すテスト用スイッチ制御信号を受けた切りかえ手段
が、論理回路の論理回路出力端と読みだし書きこみ可能
なメモリのデータ入力端との間、テスト制御回路のテス
ト用データ出力端と論理回路の読み出しデータ入力端と
の間、および読みだし書きこみ可能なメモリのデータ出
力端と出力回路の入力端との間をそれぞれ電気的に接続
せしめ、テスト制御回路からのテストデータに基づいて
論理処理した論理回路からの論理回路出力を読みだし書
きこみ可能なメモリに一時書きこみ、その後一時書き込
まれた論理回路出力を出力回路から出力させ、高速に処
理される論理回路出力を低速に読み出して安定にテスト
可能ならしめる。
示すテスト用スイッチ制御信号を受けた切りかえ手段
が、論理回路の論理回路出力端と読みだし書きこみ可能
なメモリのデータ入力端との間、テスト制御回路のテス
ト用データ出力端と論理回路の読み出しデータ入力端と
の間、および読みだし書きこみ可能なメモリのデータ出
力端と出力回路の入力端との間をそれぞれ電気的に接続
せしめ、テスト制御回路からのテストデータに基づいて
論理処理した論理回路からの論理回路出力を読みだし書
きこみ可能なメモリに一時書きこみ、その後一時書き込
まれた論理回路出力を出力回路から出力させ、高速に処
理される論理回路出力を低速に読み出して安定にテスト
可能ならしめる。
第２の発明においては、メモリ制御信号テストモード
を示すテスト用スイッチ制御信号を受けた切りかえ手段
が、テスト制御回路のテスト用メモリ制御信号出力端と
読みだし書きこみ可能なメモリのメモリ制御信号入力端
との間、論理回路のメモリ制御信号入力端と読みだし書
きこみ可能なメモリのデータ入力端との間、および読み
だし書きこみ可能なメモリのデータ出力端と出力回路の
入力端との間をそれぞれ電気的に接続せしめ、論理回路
からのメモリ制御信号を読みだし書きこみ可能なメモリ
に一時書きこみ、その後一時書き込まれたメモリ制御信
号を出力回路から出力させ、高速に処理されるメモリ制
御信号を低速に読み出して安定にテスト可能ならしめ
る。
を示すテスト用スイッチ制御信号を受けた切りかえ手段
が、テスト制御回路のテスト用メモリ制御信号出力端と
読みだし書きこみ可能なメモリのメモリ制御信号入力端
との間、論理回路のメモリ制御信号入力端と読みだし書
きこみ可能なメモリのデータ入力端との間、および読み
だし書きこみ可能なメモリのデータ出力端と出力回路の
入力端との間をそれぞれ電気的に接続せしめ、論理回路
からのメモリ制御信号を読みだし書きこみ可能なメモリ
に一時書きこみ、その後一時書き込まれたメモリ制御信
号を出力回路から出力させ、高速に処理されるメモリ制
御信号を低速に読み出して安定にテスト可能ならしめ
る。
第３の発明においては、中間生成データテストモード
を示すテスト用スイッチ制御信号を受けた切りかえ手段
が、論理回路の書きこみデータ出力端と読みだし書きこ
み可能なメモリのデータ入力端との間、および読みだし
書きこみ可能なメモリのデータ出力端と出力回路の入力
端との間をそれぞれ電気的に接続せしめ、論理回路から
の中間生成データを読みだし書きこみ可能なメモリに一
時書きこみ、その後一時書き込まれた中間生成データを
出力回路から出力させ、高速に処理される中間生成デー
タを低速に読み出して安定にテスト可能ならしめる。
を示すテスト用スイッチ制御信号を受けた切りかえ手段
が、論理回路の書きこみデータ出力端と読みだし書きこ
み可能なメモリのデータ入力端との間、および読みだし
書きこみ可能なメモリのデータ出力端と出力回路の入力
端との間をそれぞれ電気的に接続せしめ、論理回路から
の中間生成データを読みだし書きこみ可能なメモリに一
時書きこみ、その後一時書き込まれた中間生成データを
出力回路から出力させ、高速に処理される中間生成デー
タを低速に読み出して安定にテスト可能ならしめる。
以下、この発明の一実施例を図について説明する。
第１図は半導体集積回路のブロック図である。第２図
ないし第５図は第１図の集積回路においてテストを行う
際の各スイッチの切りかえ状態を示すブロック図で、第
２図は論理回路出力をテストする場合、第３図はRWM制
御出力をテストする場合、第４図はRWM書きこみデータ
信号をテストする場合、第５図はRWMをテストする場合
をそれぞれ示す。
ないし第５図は第１図の集積回路においてテストを行う
際の各スイッチの切りかえ状態を示すブロック図で、第
２図は論理回路出力をテストする場合、第３図はRWM制
御出力をテストする場合、第４図はRWM書きこみデータ
信号をテストする場合、第５図はRWMをテストする場合
をそれぞれ示す。
図において（1a）〜（1m）、（２）〜（10）、（11
a）〜（11m）、（12）〜（24）は第６図及び第７図の従
来例に示したのと同等であるので説明を省略する。
a）〜（11m）、（12）〜（24）は第６図及び第７図の従
来例に示したのと同等であるので説明を省略する。
第１図において、RWM制御入力切りかえスイッチ（2
1）はRWM制御入力（12）を論理回路（４）のRWM制御出
力（５）とテスト用RWM制御出力（17）とを切りかえる
働き、RWMデータ入力切りかえスイッチ（22）はRWMデー
タ入力（13）を論理回路（４）のRWM書き込みデータ信
号（６）とRWM制御出力（５）と論理回路出力（９）と
テスト用データ信号（18）とを切りかえる働き、RWM読
み出しデータ信号切りかえスイッチ（23）は論理回路
（４）のRWM読み出しデータ入力（７）をRWMデータ出力
（14）とテスト用データ信号（18）とを切りかえる働
き、出力回路入力切りかえスイッチ（24）は出力回路入
力（20）を論理回路出力（９）とRWMデータ出力（14）
とで切りかえる働きをそれぞれ行う。
1）はRWM制御入力（12）を論理回路（４）のRWM制御出
力（５）とテスト用RWM制御出力（17）とを切りかえる
働き、RWMデータ入力切りかえスイッチ（22）はRWMデー
タ入力（13）を論理回路（４）のRWM書き込みデータ信
号（６）とRWM制御出力（５）と論理回路出力（９）と
テスト用データ信号（18）とを切りかえる働き、RWM読
み出しデータ信号切りかえスイッチ（23）は論理回路
（４）のRWM読み出しデータ入力（７）をRWMデータ出力
（14）とテスト用データ信号（18）とを切りかえる働
き、出力回路入力切りかえスイッチ（24）は出力回路入
力（20）を論理回路出力（９）とRWMデータ出力（14）
とで切りかえる働きをそれぞれ行う。
これらのスイッチはテスト制御回路（16）より発生す
るテスト用スイッチ制御信号（19）で切りかえを制御す
るる 次に動作について説明する。
るテスト用スイッチ制御信号（19）で切りかえを制御す
るる 次に動作について説明する。
通常の動作においては第１図の如く、RWM制御入力切
りかえスイッチ（21）は論理回路（４）のRWM制御出力
（５）とRWM制御入力（12）とを接続し、RWMデータ入力
切りかえスイッチ（22）は論理回路（４）のRWM書きこ
みデータ信号（６）とRWMデータ入力（13）とを接続
し、RWM読みだしデータ信号切りかえスイッチ（23）はR
WMデータ出力（14）と論理回路（４）のRWM読み出しデ
ータ入力（７）とを接続し、出力回路入力切りかえスイ
ッチ（24）は論理回路出力（９）と出力回路入力（20）
とを接続する。この場合、論理回路（４）は入力回路
（２）より論理回路制御信号（３）を受けとり、RWM
（８）に対して、RWM制御出力（５）を与えて、RWM書き
こみデータ信号（６）のデータ書きこみおよびRWM読み
出しデータ入力（７）の読み出しを行い、その結果を基
に、論理回路出力（９）を出力回路（10）を経て出力端
子（11a）（11b）……（11m）より出力する。
りかえスイッチ（21）は論理回路（４）のRWM制御出力
（５）とRWM制御入力（12）とを接続し、RWMデータ入力
切りかえスイッチ（22）は論理回路（４）のRWM書きこ
みデータ信号（６）とRWMデータ入力（13）とを接続
し、RWM読みだしデータ信号切りかえスイッチ（23）はR
WMデータ出力（14）と論理回路（４）のRWM読み出しデ
ータ入力（７）とを接続し、出力回路入力切りかえスイ
ッチ（24）は論理回路出力（９）と出力回路入力（20）
とを接続する。この場合、論理回路（４）は入力回路
（２）より論理回路制御信号（３）を受けとり、RWM
（８）に対して、RWM制御出力（５）を与えて、RWM書き
こみデータ信号（６）のデータ書きこみおよびRWM読み
出しデータ入力（７）の読み出しを行い、その結果を基
に、論理回路出力（９）を出力回路（10）を経て出力端
子（11a）（11b）……（11m）より出力する。
論理回路（４）の論理回路出力（９）のテストを行う
場合は、第２図の如く、RWM制御入力切りかえスイッチ
（21）はテスト用RWM制御出力（17）とRWM制御入力（1
2）とを接続し、RWMデータ入力切りかえスイッチ（22）
は論理回路出力（９）とRWMデータ入力（13）とを接続
し、RWM読みだしデータ信号切りかえスイッチ（23）は
テスト用データ信号（18）と論理回路（４）のRWM読み
出しデータ入力（７）とを接続し、出力回路切りかえス
イッチ（24）はRWMデータ出力（14）と出力回路入力（2
0）とを接続する。この時、論理回路（４）は入力回路
（２）より論理回路制御信号（３）を受けとり、RWM制
御出力（５）、RWM書きこみデータ信号（６）を発生す
るが、これらは切り捨てられテスト制御回路（16）より
のテスト用データ信号（18）をRWM読み出しデータ入力
（７）として受けとり論理回路出力（９）を発生する。
この論理回路出力（９）はRWMデータ入力切りかえスイ
ッチ（22）を介してRWM（８）にテスト用RWM制御出力
（17）の制御のもとに書きこみが行われる。論理回路出
力（９）の検証は論理回路出力（９）の状態変化を逐次
書きこんだRWM（８）を後刻に低速に読み出しを行いRWM
データ出力（14）を出力回路入力切りかえスイッチ（2
4）を介して出力することによって安定に正常／異常の
判定を行うことが出来る。
場合は、第２図の如く、RWM制御入力切りかえスイッチ
（21）はテスト用RWM制御出力（17）とRWM制御入力（1
2）とを接続し、RWMデータ入力切りかえスイッチ（22）
は論理回路出力（９）とRWMデータ入力（13）とを接続
し、RWM読みだしデータ信号切りかえスイッチ（23）は
テスト用データ信号（18）と論理回路（４）のRWM読み
出しデータ入力（７）とを接続し、出力回路切りかえス
イッチ（24）はRWMデータ出力（14）と出力回路入力（2
0）とを接続する。この時、論理回路（４）は入力回路
（２）より論理回路制御信号（３）を受けとり、RWM制
御出力（５）、RWM書きこみデータ信号（６）を発生す
るが、これらは切り捨てられテスト制御回路（16）より
のテスト用データ信号（18）をRWM読み出しデータ入力
（７）として受けとり論理回路出力（９）を発生する。
この論理回路出力（９）はRWMデータ入力切りかえスイ
ッチ（22）を介してRWM（８）にテスト用RWM制御出力
（17）の制御のもとに書きこみが行われる。論理回路出
力（９）の検証は論理回路出力（９）の状態変化を逐次
書きこんだRWM（８）を後刻に低速に読み出しを行いRWM
データ出力（14）を出力回路入力切りかえスイッチ（2
4）を介して出力することによって安定に正常／異常の
判定を行うことが出来る。
論理回路（４）のRWM制御出力（５）については第３
図の如くRWMデータ入力切りかえスイッチ（22）によっ
てRWM制御出力（５）とRWMデータ入力（13）とを接続す
ることにより、上記と同じ手法でテストが実施例でき
る。
図の如くRWMデータ入力切りかえスイッチ（22）によっ
てRWM制御出力（５）とRWMデータ入力（13）とを接続す
ることにより、上記と同じ手法でテストが実施例でき
る。
同様に論理回路（４）のRWM書きこみデータ信号
（６）については第４図の如く、RWMデータ入力切りか
えスイッチ（22）によってRWM書きこみデータ信号
（６）とRWMデータ入力（13）とを接続することにより
やはり同じ手法でテストが実施できる。
（６）については第４図の如く、RWMデータ入力切りか
えスイッチ（22）によってRWM書きこみデータ信号
（６）とRWMデータ入力（13）とを接続することにより
やはり同じ手法でテストが実施できる。
集積回路中のRWM（８）単体のテストについては第５
図の如くRWM制御入力切りかえスイッチ（21）はテスト
用RWM制御出力（17）とRWM制御入力（12）とを接続し、
RWMデータ入力切りかえスイッチ（22）はテスト用デー
タ信号（18）とRWMデータ入力（13）とを接続し、出力
回路入力切りかえスイッチ（24）はRWMデータ出力（1
4）と出力回路入力（20）とを接続する。この状態で入
力回路（２）よりテスト制御回路（16）をテスト入力
（15）によって制御することによりRWM（８）単体のテ
ストが出来る。
図の如くRWM制御入力切りかえスイッチ（21）はテスト
用RWM制御出力（17）とRWM制御入力（12）とを接続し、
RWMデータ入力切りかえスイッチ（22）はテスト用デー
タ信号（18）とRWMデータ入力（13）とを接続し、出力
回路入力切りかえスイッチ（24）はRWMデータ出力（1
4）と出力回路入力（20）とを接続する。この状態で入
力回路（２）よりテスト制御回路（16）をテスト入力
（15）によって制御することによりRWM（８）単体のテ
ストが出来る。
第１の発明は、論理回路および読みだし書きこみ可能
なメモリを内蔵したものおいて、テスト制御回路から通
常モードを示すテスト用スイッチ制御信号を受けると、
論理回路の書きこみデータ出力端と読みだし書きこみ可
能なメモリのデータ入力端との間、読みだし書きこみ可
能なメモリのデータ出力端と論理回路の読み出しデータ
入力端との間、および論理回路の論理回路出力端と出力
回路の入力端との間をそれぞれ電気的に接続し、テスト
制御回路から論理回路出力テストモードを示すテスト用
スイッチ制御信号を受けると、論理回路の論理回路出力
端と読みだし書きこみ可能なメモリのデータ入力端との
間、テスト制御回路のテスト用データ出力端と論理回路
の読み出しデータ入力端との間、および読みだし書きこ
み可能なメモリのデータ出力端と出力回路の入力端との
間をそれぞれ電気的に接続する切りかえ手段を設けたの
で、切りかえ手段が論理回路出力テストモードを示すテ
スト用スイッチ制御信号を受けると、テスト制御回路か
らのテストデータに基づいて論理処理した論理回路から
の論理回路出力を読みだし書きこみ可能なメモリに一時
書きこみ、その後一時書き込まれた論理回路出力を出力
回路から出力できるため、高速に処理される論理回路出
力を低速に読み出してテストでき、安定なテストが行え
るという効果を有する。
なメモリを内蔵したものおいて、テスト制御回路から通
常モードを示すテスト用スイッチ制御信号を受けると、
論理回路の書きこみデータ出力端と読みだし書きこみ可
能なメモリのデータ入力端との間、読みだし書きこみ可
能なメモリのデータ出力端と論理回路の読み出しデータ
入力端との間、および論理回路の論理回路出力端と出力
回路の入力端との間をそれぞれ電気的に接続し、テスト
制御回路から論理回路出力テストモードを示すテスト用
スイッチ制御信号を受けると、論理回路の論理回路出力
端と読みだし書きこみ可能なメモリのデータ入力端との
間、テスト制御回路のテスト用データ出力端と論理回路
の読み出しデータ入力端との間、および読みだし書きこ
み可能なメモリのデータ出力端と出力回路の入力端との
間をそれぞれ電気的に接続する切りかえ手段を設けたの
で、切りかえ手段が論理回路出力テストモードを示すテ
スト用スイッチ制御信号を受けると、テスト制御回路か
らのテストデータに基づいて論理処理した論理回路から
の論理回路出力を読みだし書きこみ可能なメモリに一時
書きこみ、その後一時書き込まれた論理回路出力を出力
回路から出力できるため、高速に処理される論理回路出
力を低速に読み出してテストでき、安定なテストが行え
るという効果を有する。
第２の発明は論理回路および読みだし書きこみ可能な
メモリを内蔵したものおいて、テスト制御回路から通常
モードを示すテスト用スイッチ制御信号を受けると、論
理回路のメモリ制御信号入力端と読みだし書きこみ可能
なメモリのメモリ制御信号入力端との間、論理回路の書
きこみデータ出力端と読みだし書きこみ可能なメモリの
データ入力端との間、読みだし書きこみ可能なメモリの
データ出力端と論理回路の読み出しデータ入力端との
間、および論理回路の論理回路出力端と出力回路の入力
端との間をそれぞれ電気的に接続し、テスト制御回路か
らメモリ制御信号テストモードを示すテスト用スイッチ
制御信号を受けると、テスト制御回路のテスト用メモリ
制御信号出力端と読みだし書きこみ可能なメモリのメモ
リ制御信号入力端との間、論理回路のメモリ制御信号入
力端と読みだし書きこみ可能なメモリのデータ入力端と
の間、および読みだし書きこみ可能なメモリのデータ出
力端と出力回路の入力端との間をそれぞれ電気的に接続
する切りかえ手段を設けたので、切りかえ手段が論理回
路出力テストモードを示すテスト用スイッチ制御信号を
受けると、論理回路からのメモリ制御信号を読みだし書
きこみ可能なメモリに一時書きこみ、その後一時書き込
まれたメモリ制御信号を出力回路から出力できるため、
高速に処理されるメモリ制御信号を低速に読み出してテ
ストでき、安定なテストが行えるという効果を有する。
メモリを内蔵したものおいて、テスト制御回路から通常
モードを示すテスト用スイッチ制御信号を受けると、論
理回路のメモリ制御信号入力端と読みだし書きこみ可能
なメモリのメモリ制御信号入力端との間、論理回路の書
きこみデータ出力端と読みだし書きこみ可能なメモリの
データ入力端との間、読みだし書きこみ可能なメモリの
データ出力端と論理回路の読み出しデータ入力端との
間、および論理回路の論理回路出力端と出力回路の入力
端との間をそれぞれ電気的に接続し、テスト制御回路か
らメモリ制御信号テストモードを示すテスト用スイッチ
制御信号を受けると、テスト制御回路のテスト用メモリ
制御信号出力端と読みだし書きこみ可能なメモリのメモ
リ制御信号入力端との間、論理回路のメモリ制御信号入
力端と読みだし書きこみ可能なメモリのデータ入力端と
の間、および読みだし書きこみ可能なメモリのデータ出
力端と出力回路の入力端との間をそれぞれ電気的に接続
する切りかえ手段を設けたので、切りかえ手段が論理回
路出力テストモードを示すテスト用スイッチ制御信号を
受けると、論理回路からのメモリ制御信号を読みだし書
きこみ可能なメモリに一時書きこみ、その後一時書き込
まれたメモリ制御信号を出力回路から出力できるため、
高速に処理されるメモリ制御信号を低速に読み出してテ
ストでき、安定なテストが行えるという効果を有する。
第３の発明は論理回路および読みだし書きこみ可能な
メモリを内蔵したものおいて、テスト制御回路から通常
モードを示すテスト用スイッチ制御信号を受けると、論
理回路の書きこみデータ出力端と読みだし書きこみ可能
なメモリのデータ入力端との間、読みだし書きこみ可能
なメモリのデータ出力端と論理回路の読み出しデータ入
力端との間、および論理回路の論理回路出力端と上記出
力回路の入力端との間をそれぞれ電気的に接続し、テス
ト制御回路から中間生成データテストモードを示すテス
ト用スイッチ制御信号を受けると、論理回路の書きこみ
データ出力端と読みだし書きこみ可能なメモリのデータ
入力端との間、および読みだし書きこみ可能なメモリの
データ出力端と出力回路の入力端との間をそれぞれ電気
的に接続する切りかえ手段とを設けたので、切りかえ手
段が論理回路出力テストモードを示すテスト用スイッチ
制御信号を受けると、論理回路からの中間生成データを
読みだし書きこみ可能なメモリに一時書きこみ、その後
一時書き込まれた中間生成データを出力回路から出力で
きるため、高速に処理される中間生成データを低速に読
み出してテストでき、安定なテストが行えるという効果
を有する。
メモリを内蔵したものおいて、テスト制御回路から通常
モードを示すテスト用スイッチ制御信号を受けると、論
理回路の書きこみデータ出力端と読みだし書きこみ可能
なメモリのデータ入力端との間、読みだし書きこみ可能
なメモリのデータ出力端と論理回路の読み出しデータ入
力端との間、および論理回路の論理回路出力端と上記出
力回路の入力端との間をそれぞれ電気的に接続し、テス
ト制御回路から中間生成データテストモードを示すテス
ト用スイッチ制御信号を受けると、論理回路の書きこみ
データ出力端と読みだし書きこみ可能なメモリのデータ
入力端との間、および読みだし書きこみ可能なメモリの
データ出力端と出力回路の入力端との間をそれぞれ電気
的に接続する切りかえ手段とを設けたので、切りかえ手
段が論理回路出力テストモードを示すテスト用スイッチ
制御信号を受けると、論理回路からの中間生成データを
読みだし書きこみ可能なメモリに一時書きこみ、その後
一時書き込まれた中間生成データを出力回路から出力で
きるため、高速に処理される中間生成データを低速に読
み出してテストでき、安定なテストが行えるという効果
を有する。
第１図は、この発明の一実施例である半導体集積回路の
ブロック図、第２図ないし第５図は第１図の半導体集積
回路においてテストを行う際の各スイッチの切りかえ状
態を示すブロック図で、第２図は論理回路出力をテスト
する場合、第３図はRWM制御出力をテストする場合、第
４図はRWM書きこみデータ信号をテストする場合、第５
図はRWMをテストする場合をそれぞれ示す。 第６図は従来のRWM内蔵半導体集積回路のブロック図、
第７図は従来のテスト回路を持つRWM内蔵半導体集積回
路のブロック図、第８図ないし第11図は第７図の半導体
集積回路においてテストを行う際の各スイッチの切りか
え状態を示すブロック図で、第８図はRWMをテストする
場合、第９図は論理回路出力をテストする場合、第10図
はRWM制御出力をテストする場合、第11図はRWM書きこみ
データ信号をテストする場合をそれぞれ示す。 図中において、（1a）（1b）……（1m）は入力端子、
（２）は入力回路、（３）は論理回路制御信号、（４）
は論理回路、（５）はRWM制御出力、（６）はRWM書きこ
みデータ信号、（７）はRWM読み出しデータ入力、
（８）はRWM、（９）は論理回路出力、（10）は出力回
路、（11a）（11b）……（11m）は出力端子、（12）はR
WM制御入力、（13）はRWMデータ入力、（14）はRWMデー
タ出力、（15）はテスト入力、（16）はテスト制御回
路、（17）はテスト用RWM制御出力、（18）はテスト用
データ信号、（19）はテスト用スイッチ制御信号、（2
0）は出力回路入力、（21）はRWM制御入力切りかえスイ
ッチ、（22）はRWMデータ入力切りかえスイッチ、（2
3）はRWM読み出しデータ信号切りかえスイッチ、（24）
は出力回路入力切りかえスイッチを示す。 なお、図中同一符号は同一、又は相当部分を示す。
ブロック図、第２図ないし第５図は第１図の半導体集積
回路においてテストを行う際の各スイッチの切りかえ状
態を示すブロック図で、第２図は論理回路出力をテスト
する場合、第３図はRWM制御出力をテストする場合、第
４図はRWM書きこみデータ信号をテストする場合、第５
図はRWMをテストする場合をそれぞれ示す。 第６図は従来のRWM内蔵半導体集積回路のブロック図、
第７図は従来のテスト回路を持つRWM内蔵半導体集積回
路のブロック図、第８図ないし第11図は第７図の半導体
集積回路においてテストを行う際の各スイッチの切りか
え状態を示すブロック図で、第８図はRWMをテストする
場合、第９図は論理回路出力をテストする場合、第10図
はRWM制御出力をテストする場合、第11図はRWM書きこみ
データ信号をテストする場合をそれぞれ示す。 図中において、（1a）（1b）……（1m）は入力端子、
（２）は入力回路、（３）は論理回路制御信号、（４）
は論理回路、（５）はRWM制御出力、（６）はRWM書きこ
みデータ信号、（７）はRWM読み出しデータ入力、
（８）はRWM、（９）は論理回路出力、（10）は出力回
路、（11a）（11b）……（11m）は出力端子、（12）はR
WM制御入力、（13）はRWMデータ入力、（14）はRWMデー
タ出力、（15）はテスト入力、（16）はテスト制御回
路、（17）はテスト用RWM制御出力、（18）はテスト用
データ信号、（19）はテスト用スイッチ制御信号、（2
0）は出力回路入力、（21）はRWM制御入力切りかえスイ
ッチ、（22）はRWMデータ入力切りかえスイッチ、（2
3）はRWM読み出しデータ信号切りかえスイッチ、（24）
は出力回路入力切りかえスイッチを示す。 なお、図中同一符号は同一、又は相当部分を示す。
Claims (7)
- 【請求項１】論理回路制御信号入力端と、書きこみデー
タ出力端と、読み出しデータ入力端と、論理回路出力端
とを有し、通常モード時に、上記論理回路制御信号入力
端から入力される論理回路制御信号にて駆動され、上記
書きこみデータ出力端から中間生成データを出力し、上
記読み出しデータ入力端から中間生成データを取り込
み、論理処理結果を上記論理回路出力端から出力する論
理回路、 データ入力端およびデータ出力端を有し、上記データ入
力端に入力されるデータを記憶するとともに、記憶した
データを上記データ出力端から出力する読みだし書きこ
み可能なメモリ、 入力端から入力されるデータを出力端子に出力するため
の出力回路、 テスト用データ出力端からテスト用データを出力すると
ともに、通常モードおよび論理回路出力テストモードを
示すテスト用スイッチ制御信号を出力するテスト制御回
路、 上記テスト制御回路から通常モードを示すテスト用スイ
ッチ制御信号を受けると、上記論理回路の書きこみデー
タ出力端と上記読みだし書きこみ可能なメモリのデータ
入力端との間、上記読みだし書きこみ可能なメモリのデ
ータ出力端と上記論理回路の読み出しデータ入力端との
間、および上記論理回路の論理回路出力端と上記出力回
路の入力端との間をそれぞれ電気的に接続し、上記テス
ト制御回路から論理回路出力テストモードを示すテスト
用スイッチ制御信号を受けると、上記論理回路の論理回
路出力端と上記読みだし書きこみ可能なメモリのデータ
入力端との間、上記テスト制御回路のテスト用データ出
力端と上記論理回路の読み出しデータ入力端との間、お
よび上記読みだし書きこみ可能なメモリのデータ出力端
と上記出力回路の入力端との間をそれぞれ電気的に接続
する切りかえ手段を備えた半導体集積回路。 - 【請求項２】上記切りかえ手段は、 上記論理回路の書きこみデータ出力端および論理回路出
力端と上記読みだし書きこみ可能なメモリのデータ入力
端との間に設けられ、上記テスト制御回路からのテスト
用スイッチ制御信号を受け、受けるテスト用スイッチ制
御信号が通常モードを示すと上記論理回路の書きこみデ
ータ出力端と上記読みだし書きこみ可能なメモリのデー
タ入力端との間を電気的に接続し、受けるテスト用スイ
ッチ制御信号が論理回路出力テストモードを示すと上記
論理回路の論理回路出力端と上記読みだし書きこみ可能
なメモリのデータ入力端との間を電気的に接続する第１
の切りかえ回路と、 上記読みだし書きこみ可能なメモリのデータ出力端およ
び上記テスト制御回路のテスト用データ出力端と上記論
理回路の読み出しデータ入力端との間に設けられ、上記
テスト制御回路からのテスト用スイッチ制御信号を受
け、受けるテスト用スイッチ制御信号が通常モードを示
すと上記読みだし書きこみ可能なメモリのデータ出力端
と上記論理回路の読み出しデータ入力端との間を電気的
に接続し、受けるテスト用スイッチ制御信号が論理回路
出力テストモードを示すと上記テスト制御回路のテスト
用データ出力端と上記論理回路の読み出しデータ入力端
との間を電気的に接続する第２の切りかえ回路と、 上記論理回路の論理回路出力端および上記読みだし書き
こみ可能なメモリのデータ出力端と上記出力回路の入力
端との間に設けられ、上記テスト制御回路からのテスト
用スイッチ制御信号を受け、受けるテスト用スイッチ制
御信号が通常モードを示すと上記論理回路の論理回路出
力端と上記出力回路の入力端との間を電気的に接続し、
受けるテスト用スイッチ制御信号が論理回路出力テスト
モードを示すと上記読みだし書きこみ可能なメモリのデ
ータ出力端と上記出力回路の入力端との間を電気的に接
続する第３の切りかえ回路とを備えたことを特徴とする
特許請求の範囲第１項記載の半導体集積回路。 - 【請求項３】上記論理回路は上記読みだし書きこみ可能
なメモリに対するメモリ制御信号を出力するためのメモ
リ制御信号出力端を有し、 上記読みだし書きこみ可能なメモリは、通常モード時に
上記論理回路のメモリ制御信号出力端からのメモリ制御
信号を受けるメモリ制御信号入力端を有し、 上記テスト制御回路は、テスト用メモリ制御信号を出力
するためのテスト用メモリ制御信号出力端を有し、上記
テスト制御回路から出力されるテスト用スイッチ制御信
号は、通常モードおよび論理回路出力テストモードの他
にメモリ制御信号テストモードを示し、 上記切りかえ手段は、上記テスト制御回路からメモリ制
御信号テストモードを示すテスト用スイッチ制御信号を
受けると、上記テスト制御回路のテスト用メモリ制御信
号出力端と上記読みだし書きこみ可能なメモリのメモリ
制御信号入力端との間、上記論理回路のメモリ制御信号
出力端と上記読みだし書きこみ可能なメモリのデータ入
力端との間、および上記読みだし書きこみ可能なメモリ
のデータ出力端と上記出力回路の入力端との間をそれぞ
れ電気的に接続することを特徴とする特許請求の範囲第
１項記載の半導体集積回路。 - 【請求項４】上記テスト制御回路から出力されるテスト
用スイッチ制御信号は、通常モードおよび論理回路出力
テストモードの他に中間生成データテストモードを示
し、 上記切りかえ手段は、上記テスト制御回路から中間生成
データテストモードを示すテスト用スイッチ制御信号を
受けると、上記論理回路の書きこみデータ出力端と上記
読みだし書きこみ可能なメモリのデータ入力端との間、
および上記読みだし書きこみ可能なメモリのデータ出力
端と上記出力回路の入力端との間をそれぞれ電気的に接
続することを特徴とする特許請求の範囲第１項または第
３項記載の半導体集積回路。 - 【請求項５】上記テスト制御回路から出力されるテスト
用スイッチ制御信号は、通常モードおよび論理回路出力
テストモードの他にメモリテストモードを示し、 上記切りかえ手段は、上記テスト制御回路からメモリテ
ストモードを示すテスト用スイッチ制御信号を受ける
と、上記テスト制御回路のテスト用データ出力端と上記
読みだし書きこみ可能なメモリのデータ入力端との間、
および上記読みだし書きこみ可能なメモリのデータ出力
端と上記出力回路の入力端との間をそれぞれ電気的に接
続することを特徴とする特許請求の範囲第１項、第３項
または第４項のいずれかに記載の半導体集積回路。 - 【請求項６】論理回路制御信号入力端と、メモリ制御信
号出力端と、書きこみデータ出力端と、読み出しデータ
入力端と、論理回路出力端とを有し、通常モード時に、
上記論理回路制御信号入力端から入力される論理回路制
御信号にて駆動され、上記メモリ制御信号出力端からメ
モリ制御信号を出力するとともに上記書きこみデータ出
力端から中間生成データを出力し、上記読み出しデータ
入力端から中間生成データを取り込み、論理処理結果を
上記論理回路出力端から出力する論理回路、 データ入力端、データ出力端およびメモリ制御信号入力
端を有し、このメモリ制御信号入力端に入力されるメモ
リ制御信号に基づいて、上記データ入力端に入力される
データを記憶するとともに、記憶したデータを上記デー
タ出力端から出力する読みだし書きこみ可能なメモリ、 入力端から入力されるデータを出力端子に出力するため
の出力回路、 テスト用メモリ制御信号出力端からテスト用メモリ制御
信号を出力し、通常モードおよびメモリ制御信号テスト
モードを示すテスト用スイッチ制御信号を出力するテス
ト制御回路、 上記テスト制御回路から通常モードを示すテスト用スイ
ッチ制御信号を受けると、上記論理回路のメモリ制御信
号出力端と上記読みだし書きこみ可能なメモリのメモリ
制御信号入力端との間、上記論理回路の書きこみデータ
出力端と上記読みだし書きこみ可能なメモリのデータ入
力端との間、上記読みだし書きこみ可能なメモリのデー
タ出力端と上記論理回路の読み出しデータ入力端との
間、および上記論理回路の論理回路出力端と上記出力回
路の入力端との間をそれぞれ電気的に接続し、上記テス
ト制御回路からメモリ制御信号テストモードを示すテス
ト用スイッチ制御信号を受けると、上記テスト制御回路
のテスト用メモリ制御信号出力端と上記読みだし書きこ
み可能なメモリのメモリ制御信号入力端との間、上記論
理回路のメモリ制御信号出力端と上記読みだし書きこみ
可能なメモリのデータ入力端との間、および上記読みだ
し書きこみ可能なメモリのデータ出力端と上記出力回路
の入力端との間をそれぞれ電気的に接続する切りかえ手
段を備えた半導体集積回路。 - 【請求項７】論理回路制御信号入力端と、書きこみデー
タ出力端と、読み出しデータ入力端と、論理回路出力端
とを有し、通常モード時に、上記論理回路制御信号入力
端から入力される論理回路制御信号にて駆動され、上記
書きこみデータ出力端から中間生成データを出力し、上
記読み出しデータ入力端から中間生成データを取り込
み、論理処理結果を上記論理回路出力端から出力する論
理回路、 データ入力端およびデータ出力端を有し、上記データ入
力端に入力されるデータを記憶するとともに、記憶した
データを上記データ出力端から出力する読みだし書きこ
み可能なメモリ、 入力端から入力されるデータを出力端子に出力するため
の出力回路、 通常モードおよび中間生成データテストモードを示すテ
スト用スイッチ制御信号を出力するテスト制御回路、 上記テスト制御回路から通常モードを示すテスト用スイ
ッチ制御信号を受けると、上記論理回路の書きこみデー
タ出力端と上記読みだし書きこみ可能なメモリのデータ
入力端との間、上記読みだし書きこみ可能なメモリのデ
ータ出力端と上記論理回路の読み出しデータ入力端との
間、および上記論理回路の論理回路出力端と上記出力回
路の入力端との間をそれぞれ電気的に接続し、上記テス
ト制御回路から中間生成データテストモードを示すテス
ト用スイッチ制御信号を受けると、上記論理回路の書き
こみデータ出力端と上記読みだし書きこみ可能なメモリ
のデータ入力端との間、および上記読みだし書きこみ可
能なメモリのデータ出力端と上記出力回路の入力端との
間をそれぞれ電気的に接続する切りかえ手段を備えた半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1198495A JP2833787B2 (ja) | 1989-07-31 | 1989-07-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1198495A JP2833787B2 (ja) | 1989-07-31 | 1989-07-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0361874A JPH0361874A (ja) | 1991-03-18 |
| JP2833787B2 true JP2833787B2 (ja) | 1998-12-09 |
Family
ID=16392075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1198495A Expired - Fee Related JP2833787B2 (ja) | 1989-07-31 | 1989-07-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833787B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IE960908A1 (en) * | 1996-04-18 | 1997-10-22 | Motorola Inc | Method for high-speed testing a semiconductor device |
-
1989
- 1989-07-31 JP JP1198495A patent/JP2833787B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0361874A (ja) | 1991-03-18 |
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