JPH04241635A - 多重スキャンパス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は多重スキャンパス制御方
式に関し、特にマルチプロセッサ構成システムにおいて
使用されているマルチプロセッサの動作が正常であるか
否かを診断するときに使用する多重スキャンパス制御方
式に関する。

【０００２】

【従来の技術】近年、各種のコンピュータのハードウェ
アの試験の容易性およびアベイラビリティを向上させる
ため、ハードウェアの数をあまり増加させることなく、
数値の内容の記憶、あるいは、記憶された数値の取出し
を容易に行うことができるスキャンパスがプロセッサに
組み込まれプロセッサ内の状態の解析に使用される場合
が増加している。

【０００３】図４はスキャンパスの一例を示すブロック
図である。スキャンパスはｎ個のフリップフロップ（Ｆ
Ｆ）１ａ，１ｂ，…１ｎ−１，１ｎを持っており、これ
らのフリップフロップのそれぞれはプロセッサ１０に組
み込まれており、通常は、それぞれのフリップフロップ
はプロセッサ１０内の予め決められた部分の動作状態を
それぞれ独立して記憶している。これらのフリップフロ
ップ１ａ，１ｂ，…１ｎ−１，１ｎには制御信号として
のシフトモード信号ＳＦ１を加える線路があり、たとえ
ば、シフトモード信号ＳＦ１が論理″０″であるときに
はこれらそれぞれのフリップフロップは前述した動作を
行なうが、シフトモード信号ＳＦ１として″１″がこれ
らのフリップフロップに加えられたときには、これらフ
リップフロップ相互間をシリアルに結線してある線路を
介してシリアル接続のシフトレジスタとして動作するよ
うになる。

【０００４】すなわち、これらのフリップフロップはプ
ロセッサ１０の状態を入力する動作を中止し、外部から
の図示されていないクロック信号がこれらフリップフロ
ップのそれぞれに加えられる毎にそれぞれのフリップフ
ロップに記憶されていた状態（″０″または″１″）を
右隣りのフリップフロップにシフトする。従って、シフ
トモード信号ＳＦ１が″１″である状態が続いていると
き、クロック信号がｎ個加えられると、それまでに各フ
リップフロップ１ｎ，１ｎ−１，…１ｂ，１ａに記憶さ
れていた内容がこの時刻順に出力信号ＳＯ１として出力
される。すなわち、ＳＦ１が″１″となる直前の″０″
であったときのプロセッサ１０の状態を外部へ読み出す
ことができる。

【０００５】また、このようにＳＦ１が″１″であると
きスキャンパスに入力信号Ｓ１１が加えられるとクロッ
ク信号が加えられる毎にフリップフロップ１ａに入力さ
れてから順次右隣りのフリップフロップへクロック数だ
け進むことになる。

【０００６】従って、シフトモード信号ＳＦ１を″１″
とし、入力信号ＳＦ１としてｎビットの信号を入力して
おき、シフトモード信号ＳＦ１を″０″とすれば各フリ
ップフロップにそれぞれ入力信号に応じた状態が記憶さ
れ、この状態で各フリップフロップ１ａ，１ｂ，…１ｎ
−１，１ｎに記憶されていた状態がプロセッサ１０に読
み込まれる、すなわち外部からプロセッサ１０の状態を
変更することもできる。

【０００７】従来、このようなスキャンパスをそれぞれ
内蔵した複数個のプロセッサで構成されたマルチプロセ
ッサシステムでは、通常、診断プロセッサがこれらスキ
ャンパスを内蔵しているプロセッサの制御を行っている
。

【０００８】図５はこのような従来のマルチプロセッサ
システムの一例を示すブロック図である。

【０００９】プロセッサ（ＭＰＩ）３とプロセッサ（Ｍ
ＰＯ）４とメインメモリ（ＭＭ）５および診断プロセッ
サ（ＤＧＰ）６は互いにバス２を介して接続されている
。プロセッサ３と４はそれぞれシフトパスインタフェー
ス１Ｓと２Ｓとを持っており、これらのシフトパスイン
ターフェース１Ｓと２Ｓの内の何れか一つがスイッチ７
によって診断プロセッサ６の持つシフトパス３Ｓに切替
え接続される。

【００１０】通常、システムが異常状態になったとき、
診断プロセッサ６はシフトパス３Ｓを介してプロセッサ
３または４の内の何れか一方の内容を読み出し、続いて
他方のプロセッサの内容を読み出して順次異常状態の内
容の原因解析を行っている。

【００１１】

【発明が解決しようとする課題】上述した従来の多重ス
キャンパス制御方式では、診断プロセッサ６が各プロセ
ッサの内のたとえばプロセッサ３内の状態をシリアルに
読み出し異状状態の原因を解析し、続いて、プロセッサ
４内の状態についての内容の読み出しを行い、異常状態
の解析を行うというように、時系列的に順次対象とする
プロセッサの内容を一つづつ、診断し異常の原因につい
て解析を行うので診断プロセッサのオーバヘッドが大き
くなり上述した異常状態の原因の解析に長い時間を必要
とする欠点があった。

【００１２】また、シフトパスを用いて複数のプロセッ
サに初期値としての共通データを与える場合にも、対象
とするプロセッサに対して一度に一つづつのプロセッサ
に初期値を与えることをプロセッサの数だけ繰り返し行
っているために対象となるプロセッサの数が多くなれば
その数に比例した初期値記憶のための処理時間が増加す
るという欠点があった。

【００１３】本発明の目的は、スキャンパスを有する複
数のプロセッサの動作状態を従来よりも少ないオーバヘ
ッドで同時に並行して読み出すことができ、また複数の
上述のプロセッサに従来よりも少ないオーバヘッドで並
行して初期値を与えることができる多重スキャンパス制
御方式を提供することにある。

【００１４】

【課題を解決するための手段】同一の記憶容量を持つス
キャンパスを有する複数のプロセッサの動作状態を前記
スキャンパスから検出し、また前記スキャンパスを介し
てこれらプロセッサを修正した状態に設定する多重スキ
ャンパス制御方式において、前記各プロセッサにそれぞ
れ１対１に対応し前記スキャンパスの記憶容量より大で
ない記憶容量を有するスキャンレジスタと、前記スキャ
ンパスの記憶容量と同一の記憶容量を有しかつ前記スキ
ャンレジスタに１対１に対応し前記対応するスキャンレ
ジスタの入力側と外部記憶装置に出力が接続されたスキ
ャンバッファメモリと、前記各スキャンバッファメモリ
に１対１に対応し前記外部の記憶装置からの出力と前記
対応するスキャンバッファメモリに対応する前記スキャ
ンレジスタの出力との内の何れか一方を選択信号により
制御されて前記対応するスキャンバッファメモリの入力
に接続する選択回路と、連結動作制御信号が加えられた
とき前記スキャンレジスタを直列に接続しかつ個別動作
制御信号が加えられたとき前記直列に接続されたときの
入力端となるスキャンレジスタを除く他のスキャンレジ
スタの入力側にそれぞれ対応するプロセッサのスキャン
パスの出力を接続する第１の手段と、前記連結動作制御
信号が加えられたとき前記プロセッサのスキャンパスを
直列に接続しかつ前記個別動作制御信号が加えられたと
き前記スキャンパスが直列に接続されたときに入力端と
なるスキャンパスを除いた前記各スキャンパスの入力側
に前記スキャンパスに対応する前記スキャンレジスタの
出力を接続する第２の手段と、前記連結動作制御信号が
加えられたとき直列に接続される前記スキャンレジスタ
の出力端が前記連結動作制御信号が加えられたとき直列
に接続される前記プロセッサのスキャンパスの入力端と
が常時接続されておりかつ前記直列に接続されたスキャ
ンパスの出力端が前記直列に接続されたスキャンレジス
タの入力端に常時接続されている前記複数のプロセッサ
と、外部からのシフトモードセットソフトウェア命令が
加えられたときその内容に応じて前記選択信号と前記連
結動作制御信号または前記個別動作制御信号の内の何れ
か一方を出力し前記連結動作制御信号を出力しており前
記シフトモードセットソフトウェア命令に続くシフトイ
ン命令が外部から加えられたとき前記シフトイン命令の
内容に応じて外部メモリから前記スキャンレジスタの記
憶容量と等しいビット数単位で記憶内容を読み出し予め
決められた順序で順次前記各スキャンバッファメモリの
記憶容量が一杯になるまで前記スキャンバッファメモリ
に繰り返し書き込むインタリーブ制御信号とそれに続い
て前記スキャンバッファメモリに書き込まれた内容を前
記各スキャンバッファメモリから記憶内容を前記スキャ
ンレジスタの記憶容量単位で同時に読み出し前記各スキ
ャンバッファメモリにそれぞれ対応するスキャンレジス
タに書き込み前記スキャンパスにシフトインし前記スキ
ャンパスのすべてにシフトインされるまで繰り返し出力
する制御信号を生成し前記個別動作制御信号を出力して
いるときには前記シフトモードセットソフトウェア命令
に続くシフトイン命令が外部から加えらると前記シフト
モードソフトウェア命令によって指定された前記スキャ
ンバッファメモリに前記外部メモリから読み出した内容
を書き込む制御信号と前記スキャンバッファメモリに対
応するスキャンレジスタに前記スキャンバッファメモリ
に記憶された内容を読み出して記憶し前記スキャンレジ
スタに対応する前記スキャンパスにシフトインする制御
信号を生成し前記シフトモードセットソフトウェア命令
に対応して前記連結動作制御信号が出力されており続い
てシフトアウト命令が外部から加えられたときには前記
シフトアウト命令に応じて前記スキャンパスに記憶され
た内容を直列に連結されたスキャンレジスタの合計の容
量分づつ前記スキャンレジスタに書き込み続いて前記各
スキャレジスタに書き込まれた内容をそれぞれ前記スキ
ャンレジスタに対応する前記スキャンバッファメモリに
同時に書き込み前記スキャンパスの内容がすべて前記ス
キャンバッファメモリに書き込まれるまで制御する信号
と続いて前記スキャンバッファメモリに書き込まれた内
容を予め決められた順序で前記スキャンレジスタの記憶
容量に等しいビット数づつ順次読み出し前記外部メモリ
に書き込み前記スキャンバッファメモリに書き込まれた
内容をすべて読み出すまで繰り返し出力するインタリー
ブ制御信号を生成し前記シフトモードセットソフトウェ
ア命令に対応して前記個別動作信号が出力されており続
いてシフトアウト命令が外部から加えられたとき前記シ
フトモードセットソフトウェア命令によって指定された
前記各スキャンパスの記憶している内容を前記スキャン
パスに対応する前記各スキャンレジスタに同時に書き込
み続いて前記各スキャンレジスタに対応する前記各スキ
ャンバッファメモリに前記各スキャンレジスタに書き込
まれた内容を書き込み前記スキャンパスに記憶された内
容がすべて前記各スキャンバッファメモリに書き込まれ
るまでを制御する制御信号と続いて前記各スキャンバッ
ファメモリに書き込まれた内容を同時に読み出し前記シ
フトモードセットソフトウェア命令によって指定された
前記外部メモリの記憶場所にそれぞれ同時に書込む制御
信号を生成する第３の手段とを備えている。

【００１５】

【実施例】次に本発明について図面を参照して説明する
。

【００１６】図１は本発明の一実施例のブロック図、図
２（Ａ），（Ｂ）および（Ｃ）は図１のスキャンバッフ
ァメモリと主メモリの内容の関係の一例を示す説明図、
図３は図１の診断プロセッサに対する命令の構成の一例
を示す説明図である。

【００１７】図１の実施例において、スキャンパスを有
するプロセッサ１０と２０の状態を診断するときにはそ
れぞれ対応するスキャンレジスタ１２と２２とに一旦、
プロセッサ１０と２０の動作状態の情報が読み出され、
スキャンバッファメモリ１１と２１にこの情報が一旦書
き込まれてからバス２を介して主メモリ５に書き込まれ
る。また、主メモリ５に予め書き込まれている状態をプ
ロセッサ１０および２０にセットしてプロセッサ１０と
２０の状態を変更したい場合には、診断プロセッサ６か
らの制御命令に応じて、主メモリ５に格納されている情
報を一旦スキャンバッファメモリ１１および２１に記憶
しておき、これらの情報をスキャンレジスタ１２および
２２によって読み出し、プロセッサ１０と２０とにこれ
らのプロセッサ１０と２０が持つスキャンパスを介して
入力する。

【００１８】まず、主メモリ５のエリアＡに記憶されて
いる情報をプロセッサ１０と２０との持つスキャンパス
に転送し、これらのプロセッサ１０と２０の状態をメモ
リ５のエリアＡに記憶されていた情報に対応した状態に
設定する場合についての動作を説明する。まず、主メモ
リ５のエリアＡに所望の情報を記憶しておく。

【００１９】診断プロセッサ６からのシフトモードセッ
トソフトウェア命令がバス２を介して信号線３００を通
りシフト動作制御回路３１に加えられると、シフト動作
制御回路３１がそのソフトウェア命令を解釈し、モード
レジスタ３２を制御してＭＤ（０），ＭＤ（１）および
ＭＤ（２）の４ビット構成のモードレジスタ３２の各ビ
ットの内、ＭＤ（０）を″０″に、ＭＤ（１）を２進数
の１１に、ＭＤ（２）を″０″にセットする。

【００２０】ここで、ＭＤ（０）はスキャンパス切替回
路１４と２４に対する切替制御信号であり、ＭＤ（０）
＝″０″である場合には、スキャンパス切替回路１４は
プロセッサ１０からのスキャンパスのシフトアウト信号
ＳＯ１をスキャンレジスタ１２のシフトイン信号ＳＯ１
１として接続し、スキャンパス切替回路２４はスキャン
レジスタ２２からのシフトアウト信号ＳＩ２をプロセッ
サ２０のスキャンパスのシフトイン信号ＳＩ２２として
接続する。すなわち、ＭＤ（０）は個別動作制御信号と
して動作し、プロセッサ１０と２０とは個別にそれぞれ
スキャンレジスタ１２と２２に個別に接続された個別モ
ードとなる。

【００２１】一方、ＭＤ（０）＝″１″である場合には
、スキャンパス切替回路１４はスキャンレジスタ２２の
シフトアウト信号ＳＩ２をスキャンレジスタ１２のシフ
トイン信号として接続し、スキャンパス切替回路２４は
プロセッサ１０のスキャンパスからのシフトアウト信号
ＳＯ１をプロセッサ２０のスキャンパスのシフトイン信
号ＳＩ２２として接続する。この場合には、ＭＤ（０）
は連結動作制御信号として動作し、プロセッサ１０と２
０のスキャンパスは直列に連結され、また、スキャンレ
ジスタ１２と２２も直列に連結された状態、すなわち連
結モードで動作することになる。

【００２２】ＭＤ（０）が″１″のときにはＭＤ（１）
は無意味であり、任意の値を取ることができる。ＭＤ（
０）が″０″であるとき、ＭＤ（１）はプロセッサ１０
および２０とそれに関連するスキャンレジスタ１２と２
２およびスキャンバッファメモリ１１と２１の動作を指
定する。たとえば、プロセッサ１０の動作を指定する場
合にはＭＤ（１）の値を″０″とし、プロセッサ２０の
みを動作させる場合にはＭＤ（１）の値を″１″としプ
ロセッサ１０と２０との両方を同時に動作させる指定は
ＭＤ（１）の値を２進数で１１とすればよい。

【００２３】また、上述したＭＤ（２）はスキャンバッ
ファメモリ１１と２１への書き込みおよび読み出しのタ
イミングを規定するレジスタであって、ＭＤ（２）が″
０″であれば、主メモリ５に書き込まれた情報をスキャ
ンバッフアメモリ１１と２１とに書き込むときにスキャ
ンバッファメモリ１１と２１は、それぞれ選択回路１３
と２３から出力される値を同時に書き込む動作を行う。 また、上述したようにスキャンバッファメモリ１１と２
１にそれぞれ線路１３０と２３０を介して外部からの信
号を書き込む場合で、ＭＤ（２）＝″１″のときはスキ
ャンバッファメモリ１１と２１の内の一方が書き込み動
作を行っているときには、他方は書き込みを中止し、他
方が書き込みを行っているときには一方は書き込みを中
止するいわゆるインタリーブ動作を行うようにスキャン
バッファメモリ制御回路３０からの書き込み許可の制御
信号ＷＥ１とＷＥ２の出力のタイミングを指定する。な
お、スキャンレジスタ１２と２２の記憶容量は互いに等
しいとし、また、１回に書込む情報のビット数はスキャ
ンレジスタ１２と２２の記憶可能なビット数と等しくし
ておく。

【００２４】さらにスキャンバッフアメモリ１１と２１
の記憶容量は互いに等しく、かつ、プロセッサ１０と２
０のスキャンパスの持つフリップフロップの数以上のビ
ット数の記憶容量を持つものとする。また、プロセッサ
１０と２０のスキャンパスの持つフリップフロップの数
は互いに等しいとする。

【００２５】なお、上述したモードレジスタ３２の出力
ＭＤ（０），ＭＤ（１）およびＭＤ（２）は何れもスキ
ャンバッフアメモリ制御回路３０に加えられ、さらにＭ
Ｄ（０）はスキャンパス切替回路１４と２４に制御信号
として加えられる。

【００２６】ここで診断プロセッサ６からの前述したシ
フトモードセットソフトウェア命令に続いて、シフトイ
ン命令が線路３００を介してスキャンバッファメモリ制
御回路３０に入力されると、スキャンバッファメモリ制
御回路３０からは選択回路１３と２３への制御信号ＳＬ
１とＳＬ２として、たとえば、″０″が出力され、同時
に上述したスキャンバッファメモリ制御回路３０からは
スキャンバッファメモリ１１と２１内に書き込みを許可
する書込み制御信号ＷＥ１とＷＥ２（たとえば、″１″
）とを出力する。これら制御信号ＳＬ１とＳＬ２によっ
て主メモリ５のエリアＡから読み出された信号が線路１
００と２００を介してそれぞれ選択回路１３と２３を通
りスキャンバッファメモリ１１と２１とにそれぞれ入力
され記憶される。このとき、スキャンバッファメモリ制
御回路３０からスキャンバッファメモリ１１と２１の内
部の記憶開始アドレスをそれぞれ指定する信号ＡＤ１と
ＡＤ２も出力されており、各スキャンバッファメモリ１
１と２１は指定されたアドレスから記憶を開始する。上
記の記憶を許可する信号ＷＥ１およびＷＥ２はそれぞれ
、たとえば″１″であるとき、スキャンバッファメモリ
１１と２１とは書き込み可能な状態となるように制御さ
れる。図２（Ａ）はこのように主メモリ５に記憶されて
いたエリアＡの内容が読み出され、スキャンバッファメ
モリ１１と２１に記憶された状態を示している。

【００２７】次に、診断プロセッサ６から出力されるシ
フトモードセットソフトウェア命令が線路３００を介し
てシフト動作制御回路３１とスキャンバッファメモリ制
御回路３０に加えられることにより、シフト動作制御回
路３１がモードレジスタ３２のＭＤ（０）を″０″にま
たＭＤ（１）を２進数で１１にセットし、続いてプロセ
ッサ１０と２０のそれぞれのスキャンパスを構成するフ
リップフロップの数と等しい数をシフト動作制御回路３
１のカウンタの値としてセットする。続いて、診断プロ
セッサ６からのシフトイン信号がシフト動作制御回路３
１に加えられると、スキャンバッファメモリ制御回路３
０とシフト動作制御回路３１の制御信号によりスキャン
バッファメモリ１１と２１の内容を信号線１１０と２１
０を介してそれぞれスキャンレジスタ１２と２２にこれ
らスキャンレジスタの記憶容量分だけ同時に読み出し、
シフト動作制御回路３１からのシフトモード信号ＳＦ１
とＳＦ２を″１″にし、スキャンレジスタ１２と２２の
有するビット数と等しい数のクロック信号をスキャンレ
ジスタ１２と２２およびプロセッサ１０と２０とのスキ
ャンパスに加えてスキャンレジスタ１２に読み出された
情報をプロセッサ１０のスキャンパスに読み込ませ、ま
た、スキャンレジスタ２２に読み出された情報をプロセ
ッサ２０のスキャンパスに読み込ませる。以下、同様の
動作をシフト動作制御回路３１にセットされたカウンタ
が０となるまで繰り返す。このようにして、主メモリ５
のエリアＡに記憶されていた情報を同時にプロセッサ１
０と２０のスキャンパスへ入力することによりプロセッ
サ１０と２０を同一の状態に設定することができる。

【００２８】次に、プロセッサ１０と２０にこれらのプ
ロセッサの持つスキャンパスを介して同時に異った値を
入力する場合の動作について説明する。

【００２９】主メモリ５のエリアＡにはプロセッサ２０
に、またエリアＢにはプロセッサ１０に与えるべき情報
をそれぞれ予め書き込んでおく、次に、診断プロセッサ
６のシフトモードセットソフトウェア命令をシフト動作
制御回路３１に入力し、モードレジスタ３２のＭＤ（０
）とＭＤ（２）の値を何れも″１″にセットする。 ついで、スキャンバッファメモリ制御回路３０からは線
路１００を介して主メモリ５のエリアＡおよびＢに記憶
されている情報を選択回路１３が取り込みスキャンバッ
ファメモリ１１に出力するための制御信号ＳＬ１（″０
″）を出力し、同様に上記主メモリ５のエリアＡとＢに
書き込まれている情報を線路２００を介して選択回路２
３が受取りスキャンバッファメモリ２１に出力するため
の制御信号ＳＬ２（″０″）を出力する。続いて、診断
プロセッサ６からのシフトイン命令を受けると、スキャ
ンバッファメモリ制御回路３０はスキャンバッファメモ
リ１１と２１にそれぞれ線路１３０と２３０を介して入
力された情報を記憶すべきこれらスキャンバッファのア
ドレスを指定する信号ＡＤ１とＡＤ２とを出力し、スキ
ャンバッファ１１に書き込みを許可する制御信号ＷＥ１
とスキャンバッファメモリ２１に書き込みを許可する制
御信号ＷＥ２とを交互に出力する。すなわち、まずＷＥ
１が図２（Ｂ）に示されている主メモリ５のエリアＡの
内の記憶領域１Ａに記憶されている情報がスキャンバッ
ファメモリ１１に書き込まれるまで出力される、続いて
、エリアＡの記憶領域２Ａに記憶されていた情報がスキ
ャンバッファメモリ２１に書き込まれるまでの間、制御
信号ＷＥ２が出力される。これら記憶領域１Ａおよび２
Ａに書き込まれている情報のビット数はスキャンレジス
タ１２と２２の記憶容量に等しい値である。以後、同様
にして、主メモリ５のエリアＡに記憶されていた内容の
内で、奇数番の記憶領域にあった内容がスキャンバッフ
ァメモリ１１に書き込まれ、偶数番の記憶領域に記憶さ
れている内容がスキャンバッファメモリ２１に順次書き
込まれ、エリアＡの内容がすべてスキャンバッファメモ
リ１１と２１に書き込まれると、続いて主メモリ５のエ
リアＢ内の内容が上述したと同様にしてスキャンバッフ
ァメモリ１１と２１とにすべて書き込まれる。

【００３０】また、前述したシフトモードセットソフト
ウェア命令によってシフト動作制御回路３１はプロセッ
サ１０と２０とのもつスキャンパスのフリップフロップ
の数を合計した値に等しい数を内部のカウンタにセット
しておく。以上の動作が終了すると、次に、診断プロセ
ッサ６からのシフトイン信号によって、シフト動作制御
回路３１とスキャンバッファメモリ制御回路３０とはス
キャンバッファメモリ１１からスキャンレジスタ１２へ
、同時にスキャンバッファメモリ２１からスキャンレジ
スタ２２へそれぞれ線路１１０と２１０を介して、これ
らスキャンバッファメモリが書き込みを行った順に記憶
した内容を出力する。スキャンレジスタ１２と２２にこ
れらのスキャンレジスタの記憶容量分だけの内容が読み
出されると、これらのスキャンレジスタの記憶容量に対
応するクロック信号がスキャンレジスタ１２と２２およ
びプロセッサ１０と２０の持つスキャンパスに加えられ
る、このような動作が、シフト動作制御回路３１にセッ
トされたカウンタの値が０になるまで繰返し行われる。

【００３１】なお、この間、シフト動作制御回路３１か
らはシフト制御信号ＳＦ１とＳＦ２（何れも″１″）と
がそれぞれプロセッサ１０と２０とのスキャンパスに加
えられる。

【００３２】以上の動作によって主メモリ５のエリアＡ
にあった値はプロセッサ１０の持つスキャンパスを介し
てプロセッサ２０の持つスキャンパスに伝送されてプロ
セッサ２０の状態が主メモリ５のエリアＡに記憶された
情報に対応した値にセットされると共に、主メモリ５の
エリアＢに記憶されていた値がプロセッサ１０の持つス
キャンパスに伝送されてプロセッサ１０の状態がこの伝
送された情報に対応する値にセットされることになる。

【００３３】次に、プロセッサ１０および２０のスキャ
ンパス内に記憶されているこれらプロセッサの状態を主
メモリ５に読み出す動作について説明する。

【００３４】まず、診断プロセッサ６が送出するシフト
モードセットソフトウェア命令を受けたシフト動作制御
回路３１を介てモードレジスタ３２のＭＤ（０）が論理
″１″に、また、ＭＤ（２）が″０″に設定される。 続いて、診断プロセッサ６からのシフトアウト命令によ
りシフト動作制御回路３１とスキャンバッファメモリ制
御回路３０とはシフトモード信号ＳＦ１とＳＦ２を″１
″とし、スキャンレジスタ１２と２２の持つビット数の
合計に等しい数のクロック信号をシフト動作制御回路３
１から図示されていない結線によって、プロセッサ１０
と２０およびスキャンレジスタ１２と２２とに制御信号
を加えてプロセッサ２０のスキャンパスの出力ＳＯ２か
らスキャンレジスタ１２と２２にプロセッサ２０のスキ
ャンパスおよびこのスキャンパスに直列に接続されてい
るプロセッサ１０のスキャンパスのそれぞれのフリップ
フロップに記憶されている上述したプロセッサ１０と２
０の状態の情報の内の一部をシフトアウトさせてスキャ
ンレジスタ１２と２２に転送する。この場合まづプロセ
ッサ２０のスキャンパスに記憶されていた状態の情報が
スキャンレジスタ１２と２２に何回かに分割されて転送
される。続いて、スキャンバッファメモリ制御回路３０
から出力される選択回路１３と２３への制御ＳＬ１およ
びＳＬ２を″１″とすることによってスキャンレジスタ
１２からの出力を線路１２０と選択回路１３を介してス
キャンバッファメモリ１１へ書き込むと共に、スキャン
レジスタ２２からの出力を線路２２０を介しさらに選択
回路２３を通してスキャンバッファメモリ２１に書き込
む。これらの書き込まれる情報のアドレスはスキャンバ
ッファメモリ制御回路３０より出力されるアドレス指定
信号ＡＤ１とＡＤ２により制御される。また、書き込み
を許可する制御信号ＷＥ１とＷＥ２とがスキャンバッフ
ァメモリ制御回路３０より送出され、上記の信号をスキ
ャンバッファメモリ１１と２１とを書き込み可能な状態
にする。

【００３５】第１回目の一連のクロック信号によってス
キャンレジスタ１２からスキャンバッファメモリ１１に
書き込まれる情報は図２（Ｃ）に示したようにプロセッ
サ２０内に記憶されていた情報の内のスキャンパスの領
域１Ｄに記憶されていた情報であり同様にスキャンレジ
スタ２２からスキャンバッファメモリ２１に書き込まれ
る情報はプロセッサ２０のスキャンパスの領域１Ｄに隣
接する２Ｄに記憶されていた情報である。これらの情報
はスキャンレジスタ１２または２２の記憶容量と同じビ
ット数を持つている。以後同様にしてスキャンバッファ
メモリ１１にはプロセッサ２０のスキャンパスに記憶さ
れていた情報の内で奇数領域すなわち１Ｄ，３Ｄ等に記
憶されていた情報が書き込まれ、またスキャンバッファ
メモリ２１には偶数番の領域、すなわち、２Ｄ，４Ｄ等
の領域に記憶されていた情報が書き込まれる。このよう
にしてスキャンバッファメモリ１１の中にはプロセッサ
２０のスキャンパス内に記憶されていた情報の内の奇数
番領域に記憶されていた情報が書き込まれてから、さら
に、プロセッサ１０のスキャンパスの奇数番領域に記憶
されていた情報が書き込まれる。一方スキャンバッファ
メモリ２１にはプロセッサ２０のスキャンパスの偶数番
領域に記憶されていた情報が書き込まれてからさらにプ
ロセッサ１０のスキャンパスの偶数番領域に記憶されて
いた情報が書き込まれる。

【００３６】続いて、診断用プロセッサ６はシフトモー
ドセットソフトウェア命令をシフト動作制御回路３１お
よびスキャンバッファメモリ制御回路３０に加えること
により、ＭＤ（２）を″１″とし、続くシフトアウト命
令によりスキャンバッファメモリ１１に書き込まれた情
報を線路１４０によってバス２を介して主メモリ５へ、
またスキャンバッファメモリ２１に書き込まれた情報を
線路２４０によってバス２を介して主メモリ５へ交互に
（インタリーブ方式で）転送して書き込みを行う。従っ
て、主メモリ５のエリアＡの最初のアドレスから上述し
た値の記憶を開始すれば、エリアＡにはプロセッサ２０
のスキャンパス内に記憶されていた情報が書き込まれ、
エリアＢにはプロセッサ１０のスキャンパスに記憶され
ていた情報が図２（Ｃ）に示されているように書き込ま
れることになる。

【００３７】このようにして、プロセッサ１０と２０の
スキャンパスを構成するフリップフロップのそれぞれに
記憶されている情報を高速に主メモリ５に書き込みを行
うことができる。

【００３８】次に、プロセッサ１０または２０の内の何
れか一方のスキャンパスが記憶していた情報を主メモリ
５に書き込む場合について説明する、以下の説明におい
ては、プロセッサ１０のスキャンパスに記憶されている
情報を主メモリ５のエリアＡに書き込む場合について説
明する。

【００３９】診断プロセッサ６からのシフトモードセッ
トソフトウェア命令によってモードレジスタ３２の出力
のＭＤ（０）を″０″にまたＭＤ（２）を″０″としＭ
Ｄ（１）を″０″にセットする。

【００４０】なお、ここでＭＤ（１）が″０″の場合は
スキャンレジスタ１２を動作させてプロセッサ１０内の
スキャンパスが記憶している情報をスキャンバッファメ
モリ１１に一旦書き込むか、または、主メモリ５から読
み出した情報を一旦スキャンバッファメモリ１１に書き
込み、この値をスキャンレジスタ１２を介してプロセッ
サ１０のスキャンパスに転送することを指定するものと
し、ＭＤ（１）が″１″の場合にはスキャンレジスタ２
２を動作させてプロセッサ２０のスキャンパスに記憶し
ている情報をスキャンバッファメモリ２１に一旦書き込
み、主メモリ５に転送して書き込むかまたは主メモリ５
に書き込まれている情報をスキャンバッファメモリ２１
が読み込み、この情報をプロセッサ２０のスキャンパス
に転送することを指定するものとする。

【００４１】前述のシフトモードソフトウェア命令に基
ずいてモードレジスタ３２のＭＤ（０），ＭＤ（１）お
よびＭＤ（２）が設定され、また、シフト動作制御回路
３１からのシフトモード信号ＳＦ１が″１″となり、ス
キャンバッファメモリ制御回路３０からの制御信号ＳＬ
１により選択回路１３が制御されてスキャンレジスタ１
２からの出力が線路１２０を介し、選択回路１３を通り
スキャンバッファメモリ１１に接続される。またスキャ
ンバッファメモリ制御回路３０よりの書き込みを許可す
る制御信号ＷＥ１がスキャンバッファメモリ１１に加え
られる。

【００４２】スキャンレジスタ１２の持つビット数と等
しい数のクロックパルスが図示されていない結線によっ
てプロセッサ１０とスキャンレジスタ１２に加えられプ
ロセッサ１０のスキャンパスに記憶されていた値が出力
ＳＯ１としてスキャンパス切替回路１４を介してスキャ
ンレジスタ１２に入力される。つぎに、これらスキャン
レジスタ１２に転送された値は線路１２０を通り、選択
回路１３を介してスキャンバッファメモリ１１に入力さ
れ書き込まれる。続いて、書き込み許可の信号ＷＥ１の
制御信号が消失し（ＷＥ１＝″０″）、スキャンバッフ
アメモリ１１に書き込まれた情報は線路１４０を通りバ
ス２を介して診断プロセッサ６が指定する主メモリ５の
記憶エリアＡに転送され書き込まれる。

【００４３】また、主メモリ５のたとえばエリアＡに予
め書き込まれた情報を、たとえば、プロセッサ２０のス
キャンパスに入力する場合には、診断プロセッサ６から
のシフトモードセットソフトウェア命令によってモード
レジスタ３２のＭＤ（０）を″０″とし、ＭＤ（１）を
″０″とし、ＭＤ（２）を″０″に設定しておき、選択
回路２３を介して主メモリ５の所定のエリアの情報をス
キャンバッファメモリ２１に一旦書き込み、この書き込
んだ情報をスキャンレジスタ２２に読み出してから順次
プロセッサ２０のスキャンパスに転送し入力すればよい
。

【００４４】なお、今までの説明においては、診断プロ
セッサ６から出力されるモードレジスタの出力ＭＤ（０
），ＭＤ（１）およびＭＤ（２）をセットするレジスタ
セット用のソフトウェア命令すなわち、シフトモードセ
ットソフトウェア命令と、主メモリ５に書き込まれた情
報をスキャンバッファ１１と２１を介してプロセッサ１
０および２０のスキャンパスへ入力するためのシフトイ
ン命令か、あるいはこれらプロセッサ１０と２０のスキ
ャンパスに記憶されている情報をスキャンバッファメモ
リ１１，２１に一旦書き込んでから主メモリ５にこれら
の情報を転送して書き込む動作の命令、すなわちシフト
アウト命令の内の一つのフトウェア命令が別個に出力さ
れていたが、このソフトウェア命令を図３の説明図に示
したように同時に一組の命令として指定してもよい。す
なわち、命令コードのフィールドで診断プロセッサ６に
よるプロセッサ１０と２０の双方または一方のスキャン
パスを動作させる命令すなわち、プロセッサ１０と２０
の動作状態の診断を行う命令であるか、あるいは、他の
動作のための命令であるかの区分を行う。ＩＯフィール
ドにより主メモリ５からプロセッサ１０または２０へあ
るいは、プロセッサ１０または２０から主プロセッサへ
の何れかの方向、すなわち、シフトインあるいはシフト
アウトの何れかを指定し、Ｃフィールドによってシフト
パス、すなわち、スキャンレジスタ１２と２２およびプ
ロセッサ１０と２０のスキャンパスがシリアル接続とな
る連結動作（ＭＤ（０）＝″１″）かあるいは、プロセ
ッサ１０の入出力がスキャンレジスタ２２を介さずに１
２だけを介して行われ、またプロセッサ２０の入出力が
スキャンレジスタ１２を介さずに２２だけを介して行わ
れる場合（ＭＤ（０）＝″０″）を指定する、Ｐフィー
ルドはＭＤ（０）が″０″のとき、プロセッサ１０と２
０の内の何れか一方または両方をを動作させるかの指定
を行う、また、メモリアドレスフィールドによってスキ
ャンバッファメモリ１１と２１のアドレスを指定する。 従って、ＭＤ（１）の値はＭＤ（０）が″０″であると
き、上述のＰフィールドの指定により決定されることに
なる。また、ＭＤ（２）の値は上述の各フィールドの条
件によって決定される。

【００４５】図３に示す構成の命令を１回シフト動作制
御回路３１およびスキャンバッファメモリ制御回路３０
に加えることにより今まで説明した動作を行わせること
ができる。

【００４６】なお、図１の実施例においてはスキャンパ
スを持つ２台のプロセッサを用いているが、３台以上の
スキャンパスを持つプロセッサに対してもこれらの各プ
ロセッサに対してそれぞれスキャンレジスタとスキャン
バッファメモリを対応させ、またこれらのプロセッサと
スキャンレジスタおよびスキャンバッファメモリに対応
した動作を行うスキャンバッファメモリ制御回路３０，
シフト動作制御回路３１およびモードレジスタ３２を使
用することにより本発明の方式を実現できることは明ら
かである。

【００４７】

【発明の効果】以上説明したように本発明によれば、ス
キャンパスを持つ複数のプロセッサの異常時の原因の解
析を行うとき、従来のこの種の方式による異常時の原因
の解析時にくらべて少ないオーバヘッドで各プロセッサ
の状態を検出することおよびこれらプロセッサを修正し
た状態にセットすることができるので、上述の解析を短
時間に行うことが可能となる効果がある。

【図面の簡単な説明】

【図１】本発明の多重スキャンパス制御方式の一実施例
を示すブロック図である。

【図２】スキャンバッファメモリと主メモリの内容の関
係の一例を示す説明図である。

【図３】図１の診断プロセッサに対する命令の構成の一
例を示す説明図である。

【図４】本発明に使用するスキャンパスを持つプロセッ
サの一例を示すブロック図である。

【図５】従来のこの種の方式の一例を示すブロック図で
ある。

【符号の説明】

２　　　　バス ３　　　　プロセッサ ４　　　　プロセッサ ５　　　　主メモリ ６　　　　診断プロセッサ １０　　　　プロセッサ １１　　　　スキャンバッファメモリ １２　　　　スキャンレジスタ １３　　　　選択回路 １４　　　　スキャンパス切替回路 ２０　　　　プロセッサ ２１　　　　スキャンバッファメモリ ２２　　　　スキャンレジスタ ２３　　　　選択回路 ２４　　　　スキャンパス切替回路 ３０　　　　スキャンバッファメモリ制御回路３１　　
　　シフト動作制御回路 ３２　　　　モードレジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　同一の記憶容量を持つスキャンパスを
   有する複数のプロセッサの動作状態を前記スキャンパス
   から検出し、また前記スキャンパスを介してこれらプロ
   セッサを修正した状態に設定する多重スキャンパス制御
   方式において、前記各プロセッサにそれぞれ１対１に対
   応し前記スキャンパスの記憶容量より大でない記憶容量
   を有するスキャンレジスタと、前記スキャンパスの記憶
   容量と同一の記憶容量を有しかつ前記スキャンレジスタ
   に１対１に対応し前記対応するスキャンレジスタの入力
   側と外部記憶装置に出力が接続されたスキャンバッファ
   メモリと、前記各スキャンバッファメモリに１対１に対
   応し前記外部の記憶装置からの出力と前記対応するスキ
   ャンバッファメモリに対応する前記スキャンレジスタの
   出力との内の何れか一方を選択信号により制御されて前
   記対応するスキャンバッファメモリの入力に接続する選
   択回路と、連結動作制御信号が加えられたとき前記スキ
   ャンレジスタを直列に接続しかつ個別動作制御信号が加
   えられたとき前記直列に接続されたときの入力端となる
   スキャンレジスタを除く他のスキャンレジスタの入力側
   にそれぞれ対応するプロセッサのスキャンパスの出力を
   接続する第１の手段と、前記連結動作制御信号が加えら
   れたとき前記プロセッサのスキャンパスを直列に接続し
   かつ前記個別動作制御信号が加えられたとき前記スキャ
   ンパスが直列に接続されたときに入力端となるスキャン
   パスを除いた前記各スキャンパスの入力側に前記スキャ
   ンパスに対応する前記スキャンレジスタの出力を接続す
   る第２の手段と、前記連結動作制御信号が加えられたと
   き直列に接続される前記スキャンレジスタの出力端が前
   記連結動作制御信号が加えられたとき直列に接続される
   前記プロセッサのスキャンパスの入力端とが常時接続さ
   れておりかつ前記直列に接続されたスキャンパスの出力
   端が前記直列に接続されたスキャンレジスタの入力端に
   常時接続されている前記複数のプロセッサと、外部から
   のシフトモードセットソフトウェア命令が加えられたと
   きその内容に応じて前記選択信号と前記連結動作制御信
   号または前記個別動作制御信号の内の何れか一方を出力
   し前記連結動作制御信号を出力しており前記シフトモー
   ドセットソフトウェア命令に続くシフトイン命令が外部
   から加えられたとき前記シフトイン命令の内容に応じて
   外部メモリから前記スキャンレジスタの記憶容量と等し
   いビット数単位で記憶内容を読み出し予め決められた順
   序で順次前記各スキャンバッファメモリの記憶容量が一
   杯になるまで前記スキャンバッファメモリに繰り返し書
   き込むインタリーブ制御信号とそれに続いて前記スキャ
   ンバッファメモリに書き込まれた内容を前記各スキャン
   バッファメモリから記憶内容を前記スキャンレジスタの
   記憶容量単位で同時に読み出し前記各スキャンバッファ
   メモリにそれぞれ対応するスキャンレジスタに書き込み
   前記スキャンパスにシフトインし前記スキャンパスのす
   べてにシフトインされるまで繰り返し出力する制御信号
   を生成し前記個別動作制御信号を出力しているときには
   前記シフトモードセットソフトウェア命令に続くシフト
   イン命令が外部から加えらると前記シフトモードソフト
   ウェア命令によって指定された前記スキャンバッファメ
   モリに前記外部メモリから読み出した内容を書き込む制
   御信号と前記スキャンバッファメモリに対応するスキャ
   ンレジスタに前記スキャンバッファメモリに記憶された
   内容を読み出して記憶し前記スキャンレジスタに対応す
   る前記スキャンパスにシフトインする制御信号を生成し
   前記シフトモードセットソフトウェア命令に対応して前
   記連結動作制御信号が出力されており続いてシフトアウ
   ト命令が外部から加えられたときには前記シフトアウト
   命令に応じて前記スキャンパスに記憶された内容を直列
   に連結されたスキャンレジスタの合計の容量分づつ前記
   スキャンレジスタに書き込み続いて前記各スキャレジス
   タに書き込まれた内容をそれぞれ前記スキャンレジスタ
   に対応する前記スキャンバッファメモリに同時に書き込
   み前記スキャンパスの内容がすべて前記スキャンバッフ
   ァメモリに書き込まれるまで制御する信号と続いて前記
   スキャンバッファメモリに書き込まれた内容を予め決め
   られた順序で前記スキャンレジスタの記憶容量に等しい
   ビット数づつ順次読み出し前記外部メモリに書き込み前
   記スキャンバッファメモリに書き込まれた内容をすべて
   読み出すまで繰り返し出力するインタリーブ制御信号を
   生成し前記シフトモードセットソフトウェア命令に対応
   して前記個別動作信号が出力されており続いてシフトア
   ウト命令が外部から加えられたとき前記シフトモードセ
   ットソフトウェア命令によって指定された前記各スキャ
   ンパスの記憶している内容を前記スキャンパスに対応す
   る前記各スキャンレジスタに同時に書き込み続いて前記
   各スキャンレジスタに対応する前記各スキャンバッファ
   メモリに前記各スキャンレジスタに書き込まれた内容を
   書き込み前記スキャンパスに記憶された内容がすべて前
   記各スキャンバッファメモリに書き込まれるまでを制御
   する制御信号と続いて前記各スキャンバッファメモリに
   書き込まれた内容を同時に読み出し前記シフトモードセ
   ットソフトウェア命令によって指定された前記外部メモ
   リの記憶場所にそれぞれ同時に書込む制御信号を生成す
   る第３の手段とを備えたことを特徴とする多重スキャン
   パス制御方式。
2. 【請求項２】　　前記第３の手段の代りに前記シフトモ
   ードセットソフトウェア命令と前記シフトイン命令を組
   合せた命令あるいは前記シフトモードセットソフトウェ
   ア命令と前記シフトアウト命令を組合せた命令が一括し
   て加えられたときこれら加えられた命令に応じて前記選
   択信号と前記個別動作制御信号と前記連結動作制御信号
   の内の適切な信号を生成するとともに前記スキャンバッ
   フアメモリへの書き込みの制御信号あるいは前記スキャ
   ンバッファメモリからの読み出しの制御信号と前記スキ
   ャンレジスタへの入力の制御信号あるいは前記スキャン
   レジスタからの出力の制御信号と前記スキャンパスへの
   入力の制御信号あるいは前記スキャンパスからの出力の
   制御信号の内の適切な制御信号を生成する手段を有する
   ことを特徴とした請求項１記載の多重スキャンパス制御
   方式。