JP3017174B1 - メモリー検査方法およびメモリー検査装置 - Google Patents

Abstract

【要約】 【課題】 メモリへのアクセス回数を少なくし、短い検
査時間でボード上に搭載したメモリ部品のアドレス線と
データ線の導通を確認するメモリー検査方法およびメモ
リー検査装置を提供する点にある。 【解決手段】 図１のブロック図に示すように、本実施
の形態１に係るメモリ検査装置はプログラム制御により
動作するデータ処理装置１３０とキーボード等の入力手
段１００とディスプレイ等の出力手段１１０と情報を記
憶する記憶装置１２０と検査対象であるメモリ等のアド
レス線およびデータ線で接続された検査対象ブロック１
４０とから概略構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、特に基板製造での
メモリ部品の装着及び接続後の検査におけるメモリー検
査方法およびメモリー検査装置に属する。

【０００２】

【従来の技術】従来、基板製造でのメモリ部品の装着及
び接続後の検査は、全アドレス領域に数パターンのデー
タのリード及びライトを行っている。アドレス空間が３
２ｂｉｔ長の場合、（２の３２乗）×データパターン数
×２（リードおよびライトアクセス）回のアクセスをす
る検査を行っている。アドレス線の検査をする一例とし
て、特開昭６３−２３９５４７がある。

【０００３】図１０及び図１１のフローチャートで示す
ように、１アドレス線の検査に対し、被試験アドレス線
へのライトと比較対照である他のアドレス線へのライト
を行うため、アドレス空間長をｎとすると１＋（ｎ−
１）＝ｎ回のライト（ステップ１００１）と、その確認
のためのリードアクセスを（ｎ−１）回行う（ステップ
１００２）。

【０００４】更に、ステップ１００３で試験対象である
アドレス線の位置を変更して試験を行うため、その総ア
クセス回数は、（２ｎ−１）＋（２（ｎ−１）−１）＋
…＋１となるため、１２ｂｉｔ長の空間であれば、１４
４回のアクセスを行うことでアドレス線の異常を検出す
ることが行われている。また、データ線を考慮したとき
は、更にアクセス回数が増大する。

【０００５】

【発明が解決しようとする課題】しかしながら、従来技
術には以下に掲げる問題点があった。全アドレス領域に
アクセスし、２の（アドレス空間長）乗×２回のアクセ
スが必要となり、製造検査時の検査時間が増大する。ま
た、データ線不良を判断するためには、２の（アドレス
空間長）乗×２回×データパターン数のパターンを用い
ることで、製造検査時の検査時間が増大するという問題
点があった。

【０００６】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、メモリへのアクセ
ス回数を少なくし、短い検査時間でボード上に搭載した
メモリ部品のアドレス線とデータ線の導通を確認するメ
モリー検査方法およびメモリー検査装置を提供する点に
ある。

【０００７】

【課題を解決するための手段】請求項１に記載の発明
は、基板製造でのメモリ部品の装着及び接続後のメモリ
ー検査方法であって、データ線の接続検査を行うに際
し、アドレス線の接続検査時のメモリライトアクセスを
２パターンのアドレス値で行うとともに、前記アドレス
線の接続検査時のメモリリードアクセスを、前記２パタ
ーンのアドレス値のうちの１アドレス値に対し、アドレ
ス領域ビット幅＋１回で行うことを特徴とする。請求項
２に記載の発明は、基板製造でのメモリ部品の装着及び
接続後のメモリー検査方法であって、入力手段により検
査実行手段が起動し、検査対象ブロックの全アドレス空
間領域に“０（Ｈ）”をライト実行手段で書き込み、前
記ライト実行手段で、データ設定アドレスとするパター
ンアドレスに、“５（Ｈ）”パターンアドレスに対して
は“Ａ（Ｈ）”パターンデータを書き込み、“Ａ
（Ｈ）”パターンアドレスに対しては“５（Ｈ）”パタ
ーンデータを書き込み、前記設定アドレスの設定された
データとリード実行手段により得たデータとを結果判断
手段により結果判断し、全検査結果良好の場合は、「良
好」を出力手段により出力し、検査結果に異常がある場
合は、「不良」を出力することを特徴とする。また、検
査指定アドレスである“５（Ｈ）”パターンアドレスの
設定データと前記リード実行手段が読み取ったデータと
を前記結果判定手段で比較し、同一であれば「良好」と
し、異なる場合は「不良」とし、検査対象アドレス線ｂ
ｉｔ位置変数ｉに“０（Ｂ）”を代入して初期化し、前
記検査対象アドレス線ｂｉｔ位置変数ｉをアドレス空間
長と比較し、前記検査対象アドレス線ｂｉｔ位置変数ｉ
がアドレス空間長より小さい値の場合、検査対象アドレ
ス線ｂｉｔ位置変数ｊに“１（Ｂ）”を検査対象アドレ
ス線ｂｉｔ位置変数ｉ分だけ左にシフトした値を代入
し、検査対象アドレス線ｂｉｔ位置変数ｊと検査指定ア
ドレスである“５（Ｈ）”パターンアドレスとの排他的
論理和をとり、前記検査指定アドレスのアドレス線検査
アドレスを作成し、アドレス線検査アドレス変数（ａｄ
ｒ）に代入し、アドレス線検査アドレス変数（ａｄｒ）
のアドレスに対して、リード実行手段による読み取りデ
ータと初期化時に設定した“０（Ｂ）”データとを前記
結果判定手段で比較し、同一の場合は良好とし、異なる
場合は不良とし、前記検査対象アドレス線ｂｉｔ位置変
数ｉを１カウントアップし、前記検査対象アドレス線ｂ
ｉｔ位置変数ｉとアドレス空間長との比較を実行しなが
ら、アドレス空間長の検査を検査指定アドレスの各ｂｉ
ｔを反転し順次実行し、前記検査対象アドレス線ｂｉｔ
位置変数ｉがアドレス空間長と比較し、前記検査対象ア
ドレス線ｂｉｔ位置変数ｉがアドレス空間長と比較して
同じまたは大きい場合は全ての処理を終了するようにす
ることができる。請求項４に記載の発明は、基板製造で
のメモリ部品の装着及び接続後のメモリー検査装置であ
って、順次検査の手順を実行する検査実行手段と、検査
対象ブロックの全アドレス空間領域に、検査データとは
異なるデータである“０（Ｂ）”をライト実行手段によ
り書き込むための初期パターン設定手段と、データ設定
アドレスとしてパターンアドレスに対して、“５
（Ｈ）”アドレスに対しては“Ａ（Ｈ）”パターンデー
タ、“Ａ（Ｈ）”アドレスに対しては“５（Ｈ）”パタ
ーンデータを、ライト実行手段により書き込むためのデ
ータ設定手段と、各アドレス毎にリード実行手段により
得たデータと設定されたデータとを結果判定するデータ
確認手段と、メモリへの書き込みを行うライト実行手段
と、メモリの内容を読み取るリード実行手段と、読み取
った値を判定する結果判定手段とを有するデータ処理装
置と、装置外部からデータを入力する入力手段と、装置
外部へデータを出力する出力手段と、前記データ処理装
置で処理されたデータを記憶する記憶装置とを備えたこ
とを特徴とする。

【０００８】なお、本発明において「（Ｈ）」とは、１
６進表記符号を意味し、「（Ｂ）」とは、２進表記符号
を意味する。

【０００９】

【発明の実施の形態】（実施の形態１） 以下、本発明の実施の形態１を図面に基づいて詳細に説
明する。図１のブロック図に示すように、本実施の形態
１に係るメモリ検査装置はプログラム制御により動作す
るデータ処理装置１３０とキーボード等の入力手段１０
０とディスプレイ等の出力手段１１０と情報を記憶する
記憶装置１２０と検査対象であるメモリ等のアドレス線
およびデータ線で接続された検査対象ブロック１４０と
から概略構成される。

【００１０】データ処理装置１３０は、検査実行手段１
３１とライト実行手段１３２とリード実行手段１３３と
結果判定手段１３４とを備える。検査実行手段１３１
は、初期パターン設定手段１３５とデータ設定手段１３
６とデータ確認手段１３７とを備える。

【００１１】検査実行手段１３１は、初期パターン設定
手段１３５とデータ設定手段１３６とを実行し、データ
確認手段１３７を実行することで検査対象ブロック１４
０の検査を行う。データ設定手段１３６は、アドレス及
びデータを指定して、ライト実行手段１３２を順次実行
し、データの書き込みを行う。書き込みデータは隣接す
るデータ線で異なる値である“Ａ（Ｈ）”パターン（１
６進表示）と“５（Ｈ）”パターンを用いる。データ確
認手段１３７は、アドレスを指定してリード実行手段１
３３を実行し、その後に読みとった値と設定データとを
指定して結果判定手段１３４を実行し、正常／異常の判
定を行う。

【００１２】確認するアドレスは、任意の１アドレスの
確認に際し、該当アドレスと各々のアドレス構成要素で
ある各ｂｉｔの値とを反転させたアドレスであり、３２
ｂｉｔアドレス空間であれば、１＋３２アドレスの確認
を行う。以上は、前記データ線の確認機能とアドレス線
の確認機能とを示す。

【００１３】次に、メモリ検査方法の動作について、図
面に基づいて詳細に説明する。図２〜図５は本発明の動
作概要を示すフローチャートであり、検査実行手段の処
理概要を示している。

【００１４】図２のステップ２０１では初期パターン設
定手段１３５の処理を示している。入力手段１００によ
り検査実行手段１３１が起動し、検査対象ブロックの全
アドレス空間領域に、検査データとは異なるデータであ
る”０（Ｈ）”をライト実行手段１３２により書き込
む。リセット線などのメモリを初期化する手段を用いて
実現しても良い。

【００１５】図２のステップ２０２では、データ設定手
段１３６の動作を示している。データ設定アドレスとし
て”５（Ｈ）”と”Ａ（Ｈ）”パターンアドレスに対し
て書き込みを行う。”５（Ｈ）”アドレスに対しては”
Ａ（Ｈ）”パターンデータを、”Ａ（Ｈ）”アドレスに
対しては”５（Ｈ）”パターンデータを、ライト実行手
段１３２により書き込む。 図２のステップ２０３で
は、データ確認手段１３７の動作を示している。データ
確認手段１３７では、前記データ設定を行った２アドレ
スグループのデータ確認を行う。データ確認手段１３７
では、各アドレス毎にリード実行手段１３３により得た
データと設定データとを結果判定手段１３４により結果
判定する。

【００１６】検査実行手段１３１では、全結果良好時は
「良好」を検査結果が異常な際は、「不良」を出力手段
１１０により出力する。

【００１７】図３はデータ設定手段１３６を示してお
り、図２ステップ２０２（３００）の処理を詳細に示し
ている。図３のステップ３０１では”５（Ｈ）”パター
ンアドレスに対して”Ａ（Ｈ）”パターンデータをライ
ト実行手段１３２により書き込みを行う。ステップ３０
２では”Ａ（Ｈ）”パターンアドレスに対して”５
（Ｈ）”パターンデータをライト実行手段１３２により
書き込みを行う。この処理により”５（Ｈ）”アドレス
に対しては”Ａ（Ｈ）”パターンデータを、”Ａ
（Ｈ）”アドレスに対しては”５（Ｈ）”パターンデー
タを書き込み設定する。

【００１８】図４はデータ確認手段１３７であり、図２
のステップ２０３（４００）の処理を詳細に示してい
る。図４のステップ４０１では”５（Ｈ）”パターンア
ドレスに対してリード実行手段１３３により得た読み取
り値と、ステップ３０１で書き込んだ値を結果判定手段
１３４で比較し、同一であれば良好とし、異なる場合は
異常とする。さらに、”５（Ｈ）”パターンアドレスの
各アドレス要素を１アドレス線毎に反転した値であるア
ドレスの内容を順次リード実行手段１３３により読み取
り結果判定手段１３４でステップ２０１にて設定した”
０（Ｈ）”データとを結果判定手段１３４で比較し同一
であれば良好とし、異なる場合は不良とする。ステップ
４０２では”Ａ（Ｈ）”パターンアドレスに対して、ス
テップ３０２で書き込んだ値を用い、ステップ４０１と
同様な処理を行う。書き込み、読み取りデータとして”
５（Ｈ）”と”Ａ（Ｈ）”パターンとを用いることによ
り、データ線の接続不良、および混線の有無を確認する
こととなる。

【００１９】具体的には、データ線００と０１が接触し
た場合、０１０１（Ｂ）のデータ書き込みに対し、０１
１１（Ｂ）のデータが読めるため不良と判断できる。さ
らに００が切断（未接続）時は、０１０１（Ｂ）のデー
タ書き込みに対し、０１００（Ｂ）のデータが読めるた
め不良と判断できる。上記結果が良好な場合は、製造上
でのデータ線に関する不良が無いこととなる。

【００２０】図５は図３のステップ４０１、４０２（５
００）の処理を示している。図５の処理をステップ４０
１を参照して詳細に説明する。ステップ５０１はステッ
プ４０１で指定した検査指定アドレスである”５
（Ｈ）”パターンアドレスの対して、リード実行手段１
３３により、読み取り値とステップ３０１で書き込んだ
値を結果判定手段１３４で比較し、同一であれば良好と
し、異なる場合は異常とする。

【００２１】ステップ５０２では検査対象アドレス線ｂ
ｉｔ位置変数ｉに０を代入し、初期化する。ステップ５
０３では検査対象アドレス線ｂｉｔ位置変数ｉがアドレ
ス空間長と比較し、ｉが小さい値であればステップ５０
４を、同じまたは大きい場合はステップ５００の処理を
終了する。ステップ５０４では、変数ｊに検査対象アド
レス線ｂｉｔを編集する。検査対象アドレス線ｂｉｔで
あるｊに”１（Ｂ）”を検査対象アドレス線ｂｉｔ位置
変数ｉ分左シフトした値を代入する。

【００２２】次に、ステップ５０５で、検査対象アドレ
ス線ｂｉｔ位置変数ｊとステップ４０１で指定した検査
指定アドレスである“５（Ｈ）”パターンアドレスとの
排他的論理和をとり、検査指定アドレスのアドレス線検
査アドレスを作成し、アドレス線検査アドレス変数ａｄ
ｒに代入する。

【００２３】ステップ５０６でアドレス線検査アドレス
変数ａｄｒのアドレスに対してリード実行手段１３３に
よる読み取り値とステップ２０１で設定した“０
（Ｈ）”データとを結果判定手段１３４で比較し同一で
あれば良好・異なる場合は不良とする。

【００２４】ステップ５０７で検査対象アドレス線ｂｉ
ｔ位置変数ｉを１カウントアップし、ステップ５０３を
実行することによりアドレス空間長の検査を検査指定ア
ドレスの各ｂｉｔを反転し、順次実行する。

【００２５】検査指定アドレスと、その各アドレス線ｂ
ｉｔを反転したアドレスの検査を行うことにより、アド
レス線の接続不良、および混線の有無を確認することと
なる。具体的には、アドレス線00と01が接触していた場
合には、“５（Ｈ）”パターンアドレスへ書き込み時、
0101(B)アドレスへの書き込みとなるが、接触している
ため0111(B)への書き込みとなり、その後、0101(B)アド
レスをリードしても、0111(B)のデータをリードするた
め不良と判断できないが、さらに0100,0111,0001,1101
(B)を確認するため、アドレス線00と01が接触していた
場合にはそのどちらかに１が入力すると双方が１とな
り、0100,0111,0011,1111(B)のデータをリードすること
で0111(B)を確認時に不良と判断できる。

【００２６】さらにアドレス線00が切断時には、“５
（Ｈ）”パターンアドレスへ書き込み時、0101(B)アド
レスへの書き込みとなるが、切断しているため0100(B)
への書き込みとなり、その後、0101(B)アドレスをリー
ドしても、0100(B)のデータをリードするため不良と判
断できないが、さらに0100,0111,0001,1101(B)を確認す
るため、0100,0110,0000,1100(B)のデータをリードする
こととなり、0100(B)を確認時に不良と判断できる。上
記結果が良好な場合は製造上でのアドレス線に関する不
良が無いこととなる。

【００２７】次に本実施の形態１の動作を具体的な実施
例を用いて説明する。図６は、交換機の通話路制御メモ
リの正常性を試験する際の構成図である。プログラム制
御により動作するデータ処理装置等を含む制御系６０４
は、通話路制御メモリの検査を行う検査プログラム６０
５を備える。時分割通話路装置６００は、通話路制御メ
モリ６０２と入力される通話路情報を一時蓄積し、順次
前記通話路制御メモリ６０２の内容に従い読み出しを行
う通話路メモリ６０１とプロセッサからのバスを終端
し、内部バスへのインタフェースをとる制御バス終端６
０３とを備える。

【００２８】制御系バス終端６０３は制御系バスの情報
を終端し、通話路制御メモリの制御要素であるアドレス
情報およびデータ情報を解釈し、通話路制御メモリ６０
２へライトおよびリードアクセスを行う。通話路メモリ
６０１は通話路制御メモリ６０２により制御され、通話
路情報のスイッチイングを行う。通話路制御メモリ６０
３は制御系６０４からの命令により各アドレスの内容を
ライトまたはリードされる。

【００２９】次に本発明の実施例の動作について詳細に
説明する。図７は検査プログラムの検査動作を示したフ
ロチャートである。制御系６０４にて通話路制御メモリ
の検査を行う検査プログラムが動作すると、ステップ７
０１は、初期設定オーダーにより通話路制御メモリ６０
２の内容を“０（Ｈ）”クリアを行い、検査の状態とし
て全領域のデータを０とする。

【００３０】ステップ７０２では、５５５５５５５５
（Ｈ）アドレスにＡＡＡＡＡＡＡＡ（Ｈ）データをライ
トする。

【００３１】ステップ７０３では、ＡＡＡＡＡＡＡＡ
（Ｈ）アドレスに５５５５５５５５（Ｈ）データをライ
トする。

【００３２】ステップ７０４では、ステップ７０２でラ
イトしたアドレスに対するデータの確認とその各関連ア
ドレスのデータの確認を行う。

【００３３】ステップ７０４の詳細動作を図５の処理フ
ロチャートを参照して説明する。

【００３４】ステップ５０１で、５５５５５５５５
（Ｈ）アドレスの内容がＡＡＡＡＡＡＡＡ（Ｈ）データ
であることを確認する。

【００３５】ステップ５０２では検査対象アドレス線ｂ
ｉｔ位置変数ｉに０を代入し、初期化する。

【００３６】ステップ５０３では検査対象アドレス線ｂ
ｉｔ位置変数ｉがアドレス空間長である３２と比較し、
ｉが小さい値であればステップ５０４を、同じまたは大
きい場合は、ステップ５００の処理を終了する。

【００３７】始めは“０（Ｈ）”であるため、ステップ
５０４の処理を行う。

【００３８】ステップ５０４では、変数ｊに検査対象ア
ドレス線ｂｉｔを編集する。

【００３９】検査対象アドレス線ｂｉｔであるｊに１を
検査対象アドレス線ｂｉｔ位置変数ｉ分左にシフトした
値を代入する。

【００４０】ｉ＝０の時０ビットの左シフトのためｊ＝
“１（Ｈ）”となる。

【００４１】ステップ５０５で、検査対象アドレス線ｂ
ｉｔ位置変数ｊと５５５５５５５５（Ｈ）アドレスとの
排他的論理和をとり、検査指定アドレスのアドレス線検
査アドレスを作成し、アドレス線検査アドレス変数ａｄ
ｒに代入する。

【００４２】ｉ＝０時、ａｄｒには５５５５５５５４
（Ｈ）が設定されることになる。

【００４３】ステップ５０６でアドレス線検査アドレス
変数ａｄｒのアドレスに対しての読み取り値とステップ
７０１で初期化した“０（Ｈ）”データとを比較し、同
一であれば良好・異なる場合は不良とする。

【００４４】ステップ５０７で検査対象アドレス線ｂｉ
ｔ位置変数ｉを１カウントアップし、ステップ５０３の
処理を実行する。

【００４５】上記により、ステップ５０４からステップ
５０７までの処理をアドレス空間長である３２回実行す
ることになる。

【００４６】この場合のリードアドレスを図８に示す。

【００４７】検査指定アドレスである５５５５５５５５
（Ｈ）８００とＡＡＡＡＡＡＡＡ（Ｈ）８００を、さら
に、その各アドレス線ｂｉｔを反転したアドレスの検査
を行うことにより、アドレス線の接続不良、および混線
の有無を確認することとなる。

【００４８】例えば、アドレス線００と０１が接触して
いた場合には、５５５５５５５５（Ｈ）アドレス８００
へ書き込み時、接触しているため５５５５５５５７
（Ｈ）アドレスへの書き込みとなり、その後、５５５５
５５５５（Ｈ）アドレス８００をリードしても、５５５
５５５５７（Ｈ）アドレスのデータをリードするため不
良と判断できないが、さらに各ｂｉｔを反転し確認する
ため、５５５５５５５７（Ｈ）８０２アドレスを確認
時、ステップ７０１で初期化した“０（Ｈ）”データ
と、上記接触のためＡＡＡＡＡＡＡＡ（Ｈ）データとを
比較し、不一致のため、不良と判断出来る。

【００４９】次にアドレス線００が“０（Ｈ）”固定の
際には、５５５５５５５５（Ｈ）アドレス８００へ書き
込み時５５５５５５５４（Ｈ）アドレスへの書き込みと
なり、その後、５５５５５５５５（Ｈ）アドレス８００
をリードしても、５５５５５５５４（Ｈ）アドレスのデ
ータをリードするため不良と判断できないが、各ｂｉｔ
を反転し確認するため、５５５５５５５４（Ｈ）アドレ
ス８０１のデータをリードすることとなり、ステップ７
０１で初期化した“０（Ｈ）”データと比較し、不一致
のため、不良と判断出来る。

【００５０】さらにアドレス線００が１固定の際には、
５５５５５５５５（Ｈ）アドレス８００へ書き込み時指
定アドレスに書き込まれる正常にリード出来るためこの
段階では検出できないが、もう一つのパターンであるＡ
ＡＡＡＡＡＡＡ（Ｈ）アドレス８００へ書き込み時ＡＡ
ＡＡＡＡＡＢ（Ｈ）アドレスへの書き込みとなり、その
後、ＡＡＡＡＡＡＡＡ（Ｈ）アドレス８００をリードし
ても、ＡＡＡＡＡＡＡＢ（Ｈ）アドレスのデータをリー
ドするため不良と判断できないが、各ｂｉｔを反転し確
認するため、ＡＡＡＡＡＡＡＢ（Ｈ）アドレス８０１の
データをリードすることとなり、ステップ７０１で初期
化した”０（Ｈ）”データと比較し、不一致のため、不
良と判断出来る。

【００５１】また書き込み・読み取りデータとして５５
５５５５５５（Ｈ）とＡＡＡＡＡＡＡＡ（Ｈ）を用いる
ことにより、データ線の接続不良、および混線の有無を
確認することとなる。

【００５２】例えば、データ線００と０１が接触した場
合、５５５５５５５５（Ｈ）データ書き込みに対し、５
５５５５５５７（Ｈ）のデータが読めるため不良と判断
できる。

【００５３】さらに００が０固定の際には、５５５５５
５５５（Ｈ）データ書き込みに対し、５５５５５５５４
（Ｈ）データが読めるため不良と判断できる。

【００５４】また、00が１固定の際には、55555555(H)
データ書き込みでは、正常にリードできるためこの段階
では検出できないが、もう一つのパターンであるAAAAAA
AA(H)データ書き込み時AAAAAAAB(H)のデータが読めるた
め不良と判断できる。

【００５５】上記結果が良好な場合は、製造上でのアド
レス線・データ線に関する不良が無いこととなる。

【００５６】実施の形態１に係るメモリー検査装置は上
記の如く構成されているので、以下に掲げる効果を奏す
る。従来技術において、メモリの全アドレス領域にアク
セスしなければならなかったが、この発明により、検査
時間および工数を短縮することができる。

【００５７】その理由は、アドレス空間長をｎとした場
合、２回のライトアクセスと２×（１＋ｎ）のリードア
クセスで検査を行うからである。

【００５８】（実施の形態２） 図９に示すように本発明の実施の形態２のメモリー検査
装置はデータ処理装置９３０と入力手段９００と出力手
段９１０と検査対象ブロック９４０と記憶媒体９２０と
で概略構成される。

【００５９】データ処理装置９３０は検査実行手段９３
５とライト実行手段９３２と、リード実行手段９３３
と、結果判定手段９３４を記録した記憶媒体９２０とを
備える。各手段は記憶媒体９２０からデータ処理装置９
３０に読み込まれ、データ処理装置９３０の動作を制御
する。データ処理装置９３０は各手段の制御により実施
の形態１と同様の処理を実行する。

【００６０】実施の形態２に係るメモリー検査装置は上
記の如く構成されているので、実施の形態１の奏する効
果の他に以下に掲げる効果を奏する。検査実行手段とラ
イト実行手段とリート実行手段と結果判断手段等をプロ
グラム化し、記憶媒体に記憶し、これを読み込むことに
より、本発明のメモリ検査装置の各処理手段を容易に設
定することができる。

【００６１】なお、本実施の形態においては、本発明は
それに限定されず、本発明を適用する上で好適なメモリ
ー検査装置に適用することができる。

【００６２】

【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。従来技術において、メ
モリの全アドレス領域にアクセスし、使用するデータパ
ターン数をｍ、アドレス空間長を３２ｂｉｔ長とする
と、（２の３２乗）×２×ｍ回のアクセスを行わなけれ
ばならなかったが、この発明により、２＋２×（１＋３
２）＝６８回のアクセスで済み、近似値として、６４／
（２の３２乗）×２×ｍ＝１／（２の２６乗）×２×ｍ
に検査時間および工数を短縮することができる。

【００６３】その理由は、アドレス空間長をｎとした場
合、２回のライトアクセスと２×（１＋ｎ）のリードア
クセスで検査を行うからである。

【００６４】また、記憶媒体に各処理手段をプログラム
化して記憶させておくことにより、処理設定を容易にす
ることができる。

【図面の簡単な説明】

【図１】本実施の形態１に係るメモリー検査装置のブロ
ック図である。

【図２】図１に示すメモリー検査装置の動作を示すフロ
チャートである。

【図３】図１に示すメモリー検査装置の動作を示すフロ
チャートである。

【図４】図１に示すメモリー検査装置の動作を示すフロ
チャートである。

【図５】図１に示すメモリー検査装置の動作を示すフロ
チャートである。

【図６】本実施の形態１に係るメモリー検査装置の一例
を示す交換機通話路制御メモリ試験構成図である。

【図７】図１に示すメモリー検査装置の動作を示す概要
フロチャートである。

【図８】図１に示すメモリー検査装置の検査時のリード
アドレス図である。

【図９】本実施の形態２に係るメモリー検査装置の構成
図である。

【図１０】従来の技術の一例を示すメモリ機器検査のフ
ロチャートである。

【図１１】図１０のフローチャートの続きを示す図であ
る。

【符号の説明】

１００ 入力手段 １１０ 出力手段 １２０ 記憶装置 １３０ データ処理装置 １３１ 検査実行手段 １３２ ライト実行手段 １３３ リード実行手段 １３４ 結果判定手段 １３５ 初期設定パターン設定手段 １３６ データ設定手段 １３７ データ確認手段 １４０ 検査対象ブロック ６００ 時分割通話路装置 ６０１ 通話路メモリ ６０２ 通話路制御メモリ ６０３ 制御系バス終端 ６０４ 制御系 ６０５ 検査プログラム ９００ 入力手段 ９１０ 出力手段 ９２０ 記憶媒体 ９３０ データ処理装置 ９３１ 検査実行手段 ９３２ ライト実行手段 ９３３ リード実行手段 ９３４ 結果判定手段 ９３５ 初期設定パターン設定手段 ９３６ データ設定手段 ９３７ データ確認手段 ９４０ 検査対象ブロック

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G06F 12/16 G06F 11/22 G01R 31/28

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 基板製造でのメモリ部品の装着及び接続
   後のメモリー検査方法であって、 データ線の接続検査を行うに際し、 アドレス線の接続検査時のメモリライトアクセスを２パ
   ターンのアドレス値で行うとともに、 前記アドレス線の接続検査時のメモリリードアクセス
   を、前記２パターンのアドレス値のうちの１アドレス値
   に対し、アドレス領域ビット幅＋１回で行うことを特徴
   とするメモリー検査方法。
2. 【請求項２】 基板製造でのメモリ部品の装着及び接続
   後のメモリー検査方法であって、 入力手段により検査実行手段が起動し、 検査対象ブロックの全アドレス空間領域に“０（Ｈ）”
   をライト実行手段で書き込み、 前記ライト実行手段で、データ設定アドレスとするパタ
   ーンアドレスに、 “５（Ｈ）”パターンアドレスに対しては“Ａ（Ｈ）”
   パターンデータを書き込み、 “Ａ（Ｈ）”パターンアドレスに対しては“５（Ｈ）”
   パターンデータを書き込み、 前記設定アドレスの設定されたデータとリード実行手段
   により得たデータとを結果判断手段により結果判断し、 全検査結果良好の場合は、「良好」を出力手段により出
   力し、 検査結果に異常がある場合は、「不良」を出力すること
   を特徴とする、メモリー検査方法。
3. 【請求項３】 検査指定アドレスである“５（Ｈ）”パ
   ターンアドレスの設定データと前記リード実行手段が読
   み取ったデータとを前記結果判定手段で比較し、 同一であれば「良好」とし、 異なる場合は「不良」とし、 検査対象アドレス線ｂｉｔ位置変数ｉに“０（Ｂ）”を
   代入して初期化し、 前記検査対象アドレス線ｂｉｔ位置変数ｉをアドレス空
   間長と比較し、 前記検査対象アドレス線ｂｉｔ位置変数ｉがアドレス空
   間長より小さい値の場合、検査対象アドレス線ｂｉｔ位
   置変数ｊに“１（Ｂ）”を検査対象アドレス線ｂｉｔ位
   置変数ｉ分だけ左にシフトした値を代入し、 検査対象アドレス線ｂｉｔ位置変数ｊと検査指定アドレ
   スである“５（Ｈ）”パターンアドレスとの排他的論理
   和をとり、 前記検査指定アドレスのアドレス線検査アドレスを作成
   し、 アドレス線検査アドレス変数（ａｄｒ）に代入し、 アドレス線検査アドレス変数（ａｄｒ）のアドレスに対
   して、リード実行手段による読み取りデータと初期化時
   に設定した“０（Ｂ）”データとを前記結果判定手段で
   比較し、 同一の場合は良好とし、異なる場合は不良とし、 前記検査対象アドレス線ｂｉｔ位置変数ｉを１カウント
   アップし、 前記検査対象アドレス線ｂｉｔ位置変数ｉとアドレス空
   間長との比較を実行しながら、アドレス空間長の検査を
   検査指定アドレスの各ｂｉｔを反転し順次実行し、 前記検査対象アドレス線ｂｉｔ位置変数ｉがアドレス空
   間長と比較し、前記検査対象アドレス線ｂｉｔ位置変数
   ｉがアドレス空間長と比較して同じまたは大きい場合は
   全ての処理を終了することを特徴とする請求項２に記載
   のメモリー検査方法。
4. 【請求項４】 基板製造でのメモリ部品の装着及び接続
   後のメモリー検査装置であって、 順次検査の手順を実行する検査実行手段と、検査対象ブロックの全アドレス空間領域に、検査データ
   とは異なるデータである“０（Ｂ）”をライト実行手段
   により書き込むための初期パターン設定手段と、 データ設定アドレスとしてパターンアドレスに対して、
   “５（Ｈ）”アドレスに対しては“Ａ（Ｈ）”パターン
   データ、“Ａ（Ｈ）”アドレスに対しては“５ （Ｈ）”
   パターンデータを、ライト実行手段により書き込むため
   のデータ設定手段と、 各アドレス毎にリード実行手段により得たデータと設定
   されたデータとを結果判定するデータ確認手段と、 メモリへの書き込みを行うライト実行手段と、 メモリの内容を読み取るリード実行手段と、 読み取った値を判定する結果判定手段とを有するデータ
   処理装置と、 装置外部からデータを入力する入力手段と、 装置外部へデータを出力する出力手段と、 前記データ処理装置で処理されたデータを記憶する記憶
   装置とを備えたことを特徴とする、メモリー検査装置。