JPH10207787A - 記憶装置試験システム - Google Patents
記憶装置試験システムInfo
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- JPH10207787A JPH10207787A JP9014221A JP1422197A JPH10207787A JP H10207787 A JPH10207787 A JP H10207787A JP 9014221 A JP9014221 A JP 9014221A JP 1422197 A JP1422197 A JP 1422197A JP H10207787 A JPH10207787 A JP H10207787A
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Abstract
(57)【要約】
【課題】複数の記憶装置を一度の試験で実施することに
より試験時間の大幅な短縮を図るとともに動作不良の記
憶装置を特定する。 【解決手段】記憶装置３，３ａ，３ｎは試験対象であ
る。制御部１は記憶装置３，３ａ，３ｎの試験を実行さ
せる。バス２は制御部１と記憶装置３，３ａ，３ｎとを
接続する。
より試験時間の大幅な短縮を図るとともに動作不良の記
憶装置を特定する。 【解決手段】記憶装置３，３ａ，３ｎは試験対象であ
る。制御部１は記憶装置３，３ａ，３ｎの試験を実行さ
せる。バス２は制御部１と記憶装置３，３ａ，３ｎとを
接続する。
Description
【０００１】
【発明の属する技術分野】本発明は記憶装置試験システ
ムに関し、特に複数の記憶装置を試験する記憶装置試験
システムに関する。
ムに関し、特に複数の記憶装置を試験する記憶装置試験
システムに関する。
【０００２】
【従来の技術】最近のコンピュータシステムでは多数の
記憶装置を使用しているが、システムの運用上各々の記
憶装置が正常に動作することの確認試験を実施すること
が要求される。従来、複数の記憶装置を試験する場合の
一般的な方法は、個々の記憶装置毎に試験用データを書
き込み、その後試験用データを読み出し、読み出した試
験用データが書き込んだ試験用データと一致しているか
どうかの確認を取り、この動作を全数の記憶装置に対し
て行なうことにより、複数の記憶装置の品質保証を行な
っている。これは記憶装置の主要機能がデータの書き込
みと読み出し動作であることによるが、その他必要によ
り記憶装置単体の自己診断プログラムを動作させること
により、基本動作の確認を取る場合もある。
記憶装置を使用しているが、システムの運用上各々の記
憶装置が正常に動作することの確認試験を実施すること
が要求される。従来、複数の記憶装置を試験する場合の
一般的な方法は、個々の記憶装置毎に試験用データを書
き込み、その後試験用データを読み出し、読み出した試
験用データが書き込んだ試験用データと一致しているか
どうかの確認を取り、この動作を全数の記憶装置に対し
て行なうことにより、複数の記憶装置の品質保証を行な
っている。これは記憶装置の主要機能がデータの書き込
みと読み出し動作であることによるが、その他必要によ
り記憶装置単体の自己診断プログラムを動作させること
により、基本動作の確認を取る場合もある。
【０００３】一例として、複数のハードディスクの試験
を行なうときは、ハードディスクに試験データとして
“ヘキサデシマル”（バイナリー）で、オール“５”
（０１０１）、オール“Ａ”（１０１０）”、オール
“Ｆ”（１１１１）、インクリメントパターンデータ、
デクリメントパターンデータを、記憶装置の全記憶エリ
アに書き込んだ後、これら書き込みデータを読み出し、
書き込んだデータの値と同一か否かの判定を全記憶エリ
アに対して実施する。実施後、試験データの値を変更し
て再度、同一の方法で試験を実施する。これら試験を個
々のハードディスクに対して実施し、個々のハードディ
スクの動作確認を全数に対して行なうことにより、全ハ
ードディスクの品質保証を行なっている。
を行なうときは、ハードディスクに試験データとして
“ヘキサデシマル”（バイナリー）で、オール“５”
（０１０１）、オール“Ａ”（１０１０）”、オール
“Ｆ”（１１１１）、インクリメントパターンデータ、
デクリメントパターンデータを、記憶装置の全記憶エリ
アに書き込んだ後、これら書き込みデータを読み出し、
書き込んだデータの値と同一か否かの判定を全記憶エリ
アに対して実施する。実施後、試験データの値を変更し
て再度、同一の方法で試験を実施する。これら試験を個
々のハードディスクに対して実施し、個々のハードディ
スクの動作確認を全数に対して行なうことにより、全ハ
ードディスクの品質保証を行なっている。
【０００４】また、このような試験方法の一例として、
特開昭６１−８８３２６号公報記載の「ディスク制御装
置の検査方法」が知られている。
特開昭６１−８８３２６号公報記載の「ディスク制御装
置の検査方法」が知られている。
【０００５】この公報では、検査対象ディスク装置に対
して動作確認済みのディスク制御装置を読み書き動作判
定の基準として結合し、検査対象ディスク制御装置から
読み出したデータを動作確認済みのディスク制御装置に
書き込み、検査対象ディスク制御装置に入力された書き
込みデータと動作確認済みディスク制御装置から出力さ
れた読み出しデータとを比較することにより、検査対象
ディスク制御装置の書き込み読み出し動作の検査を直接
的に行なうとともに意図的にエラーを発生させる試験を
行ない、これにより検査時間を大幅に短縮させる技術が
記載されている。
して動作確認済みのディスク制御装置を読み書き動作判
定の基準として結合し、検査対象ディスク制御装置から
読み出したデータを動作確認済みのディスク制御装置に
書き込み、検査対象ディスク制御装置に入力された書き
込みデータと動作確認済みディスク制御装置から出力さ
れた読み出しデータとを比較することにより、検査対象
ディスク制御装置の書き込み読み出し動作の検査を直接
的に行なうとともに意図的にエラーを発生させる試験を
行ない、これにより検査時間を大幅に短縮させる技術が
記載されている。
【０００６】
【発明が解決しようとする課題】上述した従来の記憶装
置試験システムは、動作不良の記憶装置を特定し交換す
る必要があるので、個々の記憶装置単体で動作試験を実
施しこれを複数の台数分繰り返すため、記憶装置の試験
時間が増大するという欠点を有している。
置試験システムは、動作不良の記憶装置を特定し交換す
る必要があるので、個々の記憶装置単体で動作試験を実
施しこれを複数の台数分繰り返すため、記憶装置の試験
時間が増大するという欠点を有している。
【０００７】また、動作確認済みの記憶装置が余分に必
要となりシステム構成が複雑化するという欠点を有して
いる。
要となりシステム構成が複雑化するという欠点を有して
いる。
【０００８】本発明の目的は、複数の記憶装置を一度の
試験で実施することにより試験時間の大幅な短縮を図る
とともに動作不良の記憶装置を特定する記憶装置試験シ
ステムを提供することにある。
試験で実施することにより試験時間の大幅な短縮を図る
とともに動作不良の記憶装置を特定する記憶装置試験シ
ステムを提供することにある。
【０００９】
【課題を解決するための手段】本発明の記憶装置試験シ
ステムは、複数の記憶装置と、これら記憶装置にバス接
続され前記記憶装置を試験する制御部とを備えた記憶装
置試験システムにおいて、前記制御部が、一つの記憶装
置に書き込んだデータを読み出し次の記憶装置に書き込
む操作を逐次全記憶装置に対して行ない、最後の記憶装
置から読み出したデータと、最初の記憶装置に書き込ん
だデータとを比較しかつこの動作を逐次、動作不良の記
憶装置が特定できるまで前記最初の記憶装置に至るまで
繰り返すことを特徴としている。
ステムは、複数の記憶装置と、これら記憶装置にバス接
続され前記記憶装置を試験する制御部とを備えた記憶装
置試験システムにおいて、前記制御部が、一つの記憶装
置に書き込んだデータを読み出し次の記憶装置に書き込
む操作を逐次全記憶装置に対して行ない、最後の記憶装
置から読み出したデータと、最初の記憶装置に書き込ん
だデータとを比較しかつこの動作を逐次、動作不良の記
憶装置が特定できるまで前記最初の記憶装置に至るまで
繰り返すことを特徴としている。
【００１０】ｎ（ｎは１以上の整数）個の記憶装置と、
これら記憶装置にバス接続され前記記憶装置を試験する
制御部とを備えた記憶装置試験システムにおいて、前記
制御部が、第１の記憶装置にデータを書き込んだ後、前
記データを読み出し第２の記憶装置に書き込む動作を、
第ｎの記憶装置まで逐次繰り返し； この第ｎの記憶装
置から読み出したデータと前記第１の記憶装置に書き込
んだデータとを比較し、この比較した結果が一致すれば
前記ｎ個の記憶装置がすべて正常であると判定し；一致
しなければ第（ｎ−１）の記憶装置から読み出したデー
タと前記第１の記憶装置に書き込んだデータとを比較
し、この比較した結果が一致すれば前記第ｎの記憶装置
が異常と判定し；一致しなければ第（ｎ−２）の記憶装
置から読み出したデータと前記第１の記憶装置に書き込
んだデータとを比較し、この比較した結果が一致すれば
前記第（ｎ−１）の記憶装置が異常と判定する動作を、
前記第１の記憶装置まで繰り返し、動作不良の記憶装置
を特定することを特徴としている。
これら記憶装置にバス接続され前記記憶装置を試験する
制御部とを備えた記憶装置試験システムにおいて、前記
制御部が、第１の記憶装置にデータを書き込んだ後、前
記データを読み出し第２の記憶装置に書き込む動作を、
第ｎの記憶装置まで逐次繰り返し； この第ｎの記憶装
置から読み出したデータと前記第１の記憶装置に書き込
んだデータとを比較し、この比較した結果が一致すれば
前記ｎ個の記憶装置がすべて正常であると判定し；一致
しなければ第（ｎ−１）の記憶装置から読み出したデー
タと前記第１の記憶装置に書き込んだデータとを比較
し、この比較した結果が一致すれば前記第ｎの記憶装置
が異常と判定し；一致しなければ第（ｎ−２）の記憶装
置から読み出したデータと前記第１の記憶装置に書き込
んだデータとを比較し、この比較した結果が一致すれば
前記第（ｎ−１）の記憶装置が異常と判定する動作を、
前記第１の記憶装置まで繰り返し、動作不良の記憶装置
を特定することを特徴としている。
【００１１】前記制御部が、マイクロプロセッサ、メモ
リ、周辺入出力回路により構成したことを特徴としてい
る。
リ、周辺入出力回路により構成したことを特徴としてい
る。
【００１２】また前記制御部が、制御回路と、バッファ
メモリと、ハードディスクコントローラとにより構成
し、かつ前記記憶装置がハードディスクであることを特
徴としている。
メモリと、ハードディスクコントローラとにより構成
し、かつ前記記憶装置がハードディスクであることを特
徴としている。
【００１３】前記制御回路が、マイクロプロセッサ、メ
モリ、周辺入出力回路により構成したことを特徴として
いる。
モリ、周辺入出力回路により構成したことを特徴として
いる。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１５】図１は本発明の記憶装置試験システムの一
つの実施の形態を示すブロック図である。
つの実施の形態を示すブロック図である。
【００１６】図１に示す本実施の形態は、記憶装置３，
３ａ，３ｎと、記憶装置の試験を実行させる制御部１
と、制御部１と記憶装置３，３ａ，３ｎとのデータ伝送
および制御を行なうバス２とから構成されている。
３ａ，３ｎと、記憶装置の試験を実行させる制御部１
と、制御部１と記憶装置３，３ａ，３ｎとのデータ伝送
および制御を行なうバス２とから構成されている。
【００１７】制御部１はシステム全体を制御するととも
に、記憶装置３，３ａ，３ｎに対して、試験データの書
き込み読み出し制御をバス２経由で行なう。
に、記憶装置３，３ａ，３ｎに対して、試験データの書
き込み読み出し制御をバス２経由で行なう。
【００１８】図２は本実施の形態の動作を説明するフロ
ーチャートである。
ーチャートである。
【００１９】また、図３は図２の動作概要を説明する図
である。
である。
【００２０】次に、図１、図２および図３を参照して本
実施の形態の動作をより詳細に説明する。
実施の形態の動作をより詳細に説明する。
【００２１】制御部１から記憶装置３の全エリアに試験
データの書き込みを行なう（ステップ１：Ｓ１）。次に
記憶装置３に書き込んだ試験データを読み出して記憶装
置３ａに書き込むと云ったコピー動作を行なう（ステッ
プ２：Ｓ２）。ステップ３（Ｓ３）では、図３に示す通
り記憶装置３ａに書き込んだ試験データを読み出して記
憶装置３ｎにコピーする。すなわち記憶装置３から記憶
装置３ｎまで逐次コピー動作を繰り返し行なう。
データの書き込みを行なう（ステップ１：Ｓ１）。次に
記憶装置３に書き込んだ試験データを読み出して記憶装
置３ａに書き込むと云ったコピー動作を行なう（ステッ
プ２：Ｓ２）。ステップ３（Ｓ３）では、図３に示す通
り記憶装置３ａに書き込んだ試験データを読み出して記
憶装置３ｎにコピーする。すなわち記憶装置３から記憶
装置３ｎまで逐次コピー動作を繰り返し行なう。
【００２２】全ての記憶装置に対しコピー動作終了後
に、最後に書き込んだ記憶装置３ｎから試験データを読
み出し（ステップ４：Ｓ４）、最初の記憶装置３に書き
込んだ試験データと比較し、データの一致不一致の判定
を行なう（ステップ５：Ｓ５）。 ステップ５で、試験
データが一致すればステップ６（Ｓ６）に進む。ステッ
プ６では、ステップ５の比較判定動作を記憶装置３ｎの
全記憶エリアに対して行なったかどうかを判定する。全
記憶エリアでの比較判定が終了していない場合はステッ
プ４に戻るが、終了している場合はステップ７（Ｓ７）
に進む。なお、ステップ４に進む途中で必要により記憶
エリアをリセットする場合もあるが、そのまま上書きす
る場合もある。ステップ７では、試験パターン全てにつ
いて終了したかの判定を行なう。全試験パターンが終了
していない場合はステップ１に戻るが、終了している場
合は正常確認の判定を行なう。
に、最後に書き込んだ記憶装置３ｎから試験データを読
み出し（ステップ４：Ｓ４）、最初の記憶装置３に書き
込んだ試験データと比較し、データの一致不一致の判定
を行なう（ステップ５：Ｓ５）。 ステップ５で、試験
データが一致すればステップ６（Ｓ６）に進む。ステッ
プ６では、ステップ５の比較判定動作を記憶装置３ｎの
全記憶エリアに対して行なったかどうかを判定する。全
記憶エリアでの比較判定が終了していない場合はステッ
プ４に戻るが、終了している場合はステップ７（Ｓ７）
に進む。なお、ステップ４に進む途中で必要により記憶
エリアをリセットする場合もあるが、そのまま上書きす
る場合もある。ステップ７では、試験パターン全てにつ
いて終了したかの判定を行なう。全試験パターンが終了
していない場合はステップ１に戻るが、終了している場
合は正常確認の判定を行なう。
【００２３】上述の動作は、制御部１から最初の記憶装
置３に全試験データ全試験パターンのデータを書き込
み、これらのデータを次の記憶装置３ａにコピーし、引
き続き記憶装置３ａにコピーした全試験データ全試験パ
ターンのデータを読み出して次の記憶装置にコピーし、
これらコピーしたデータを最後の記憶装置３ｎにコピー
し、この最後の記憶装置３ｎに書き込んだ全試験データ
全試験パターンを読み出して、最初の記憶装置３書き込
んだ全試験データ全試験パターンのデータと比較し、一
致すればすべての記憶装置３，３ａ，３ｎの動作が正常
であることを一度の試験で短時間で確認できることにな
る。
置３に全試験データ全試験パターンのデータを書き込
み、これらのデータを次の記憶装置３ａにコピーし、引
き続き記憶装置３ａにコピーした全試験データ全試験パ
ターンのデータを読み出して次の記憶装置にコピーし、
これらコピーしたデータを最後の記憶装置３ｎにコピー
し、この最後の記憶装置３ｎに書き込んだ全試験データ
全試験パターンを読み出して、最初の記憶装置３書き込
んだ全試験データ全試験パターンのデータと比較し、一
致すればすべての記憶装置３，３ａ，３ｎの動作が正常
であることを一度の試験で短時間で確認できることにな
る。
【００２４】次にステップ５で試験データが一致しなけ
れば、ステップ８（Ｓ８）に進む。ステップ８では最後
の記憶装置３ｎの一つ前の記憶装置３（ｎ−１）の試験
データを読み出し、ステップ９（Ｓ９）に進む。ステッ
プ９では記憶装置３（ｎ−１）から読み出したデータと
最初の記憶装置３に書き込んだデータと比較判定する。
ここでデータが一致していれば、最後の記憶装置３ｎが
異常であることを判定することができる。
れば、ステップ８（Ｓ８）に進む。ステップ８では最後
の記憶装置３ｎの一つ前の記憶装置３（ｎ−１）の試験
データを読み出し、ステップ９（Ｓ９）に進む。ステッ
プ９では記憶装置３（ｎ−１）から読み出したデータと
最初の記憶装置３に書き込んだデータと比較判定する。
ここでデータが一致していれば、最後の記憶装置３ｎが
異常であることを判定することができる。
【００２５】ステップ９でもデータが一致していなけれ
ば、さらに一つ前の記憶装置３（ｎ−２）に対してステ
ップ８およびステップ９の動作を繰り返し、一致するま
で最初の記憶装置３に至るまで繰り返し実施する（ステ
ップ１０）。例えば、前述の動作を繰り返し記憶装置３
から読み出したデータと比較判定し一致していれば異常
動作は記憶装置３ａであり、一致していなければ最初の
記憶装置３が異常であることが判定される。
ば、さらに一つ前の記憶装置３（ｎ−２）に対してステ
ップ８およびステップ９の動作を繰り返し、一致するま
で最初の記憶装置３に至るまで繰り返し実施する（ステ
ップ１０）。例えば、前述の動作を繰り返し記憶装置３
から読み出したデータと比較判定し一致していれば異常
動作は記憶装置３ａであり、一致していなければ最初の
記憶装置３が異常であることが判定される。
【００２６】ステップ８からステップ１０に至る動作で
は、上述の動作が全数の記憶装置すなわち３，３ａ，・
・・・３（ｎ−２），３（ｎ−１），３ｎに対して終了
するまでステップ８に戻り繰り返される。全数終了した
時点でステップ９でのデータ不一致が残っていれば、異
常動作した記憶装置は最初の記憶装置３であることが判
定される。
は、上述の動作が全数の記憶装置すなわち３，３ａ，・
・・・３（ｎ−２），３（ｎ−１），３ｎに対して終了
するまでステップ８に戻り繰り返される。全数終了した
時点でステップ９でのデータ不一致が残っていれば、異
常動作した記憶装置は最初の記憶装置３であることが判
定される。
【００２７】図４は本発明の第２の実施の形態を説明す
るブロック図である。
るブロック図である。
【００２８】図４を参照すると、試験を制御する制御回
路６と、試験対象である複数のハードディスク５，５ａ
と、書き込み試験データと読み出し試験データとを比較
するためのバッファメモリ７と、ハードディスク５，５
ａを制御するハードディスクコントローラ９と、データ
転送用のバス８とから構成されている。
路６と、試験対象である複数のハードディスク５，５ａ
と、書き込み試験データと読み出し試験データとを比較
するためのバッファメモリ７と、ハードディスク５，５
ａを制御するハードディスクコントローラ９と、データ
転送用のバス８とから構成されている。
【００２９】次に動作を説明する。
【００３０】制御回路６により、試験データをバッファ
メモリ７の所定の記憶エリアＡ１にバス８経由で書き込
む。バッファメモリ７に一度書き込まれた試験データ
は、制御回路６の制御のもとバス８およびハードディス
クコントローラ９を経由して、ハードディスク５の全記
憶エリアに書き込まれる。書き込み終了後、ハードディ
スクコントローラ９を使用し、ハードディスク５から試
験データを読み出しハードディスク５ａに試験データの
書き込みすなわちコピーを実施する。
メモリ７の所定の記憶エリアＡ１にバス８経由で書き込
む。バッファメモリ７に一度書き込まれた試験データ
は、制御回路６の制御のもとバス８およびハードディス
クコントローラ９を経由して、ハードディスク５の全記
憶エリアに書き込まれる。書き込み終了後、ハードディ
スクコントローラ９を使用し、ハードディスク５から試
験データを読み出しハードディスク５ａに試験データの
書き込みすなわちコピーを実施する。
【００３１】試験データのコピーが終了すると、制御回
路６はハードディスクコントローラ９を使用し、ハード
ディスク５ａの試験データを読み出し、バッファメモリ
７の他の記憶エリアＡ２に書き込む。バッファメモリの
記憶エリアＡ１とＡ２とには同一の試験データが書き込
まれている。制御回路６はバッファメモリ７の記憶エリ
アＡ１，Ａ２のデータを逐次比較照合し、全エリアのデ
ータが一致していれば、ハードディスク５，５ａが共に
正常であることを短時間で確認することができる。ま
た、制御回路６によるバッファメモリ７の記憶エリアＡ
１，Ａ２のデータを逐次比較照合し一部でも不一致のデ
ータが有れば、制御回路６はハードディスクコントロー
ラ９を使用し、次にハードディスク５の試験データを読
み出してバッファメモリ７の他の記憶エリアＡ２に書き
込む。書き込み終了後、制御回路６はバッファメモリ７
の記憶エリアＡ１，Ａ２のデータを逐次比較照合し、一
致しなければハードディスク５が障害を起こしているこ
と、一致すればハードディスク５ａが障害を起こしてい
ることが判定される。
路６はハードディスクコントローラ９を使用し、ハード
ディスク５ａの試験データを読み出し、バッファメモリ
７の他の記憶エリアＡ２に書き込む。バッファメモリの
記憶エリアＡ１とＡ２とには同一の試験データが書き込
まれている。制御回路６はバッファメモリ７の記憶エリ
アＡ１，Ａ２のデータを逐次比較照合し、全エリアのデ
ータが一致していれば、ハードディスク５，５ａが共に
正常であることを短時間で確認することができる。ま
た、制御回路６によるバッファメモリ７の記憶エリアＡ
１，Ａ２のデータを逐次比較照合し一部でも不一致のデ
ータが有れば、制御回路６はハードディスクコントロー
ラ９を使用し、次にハードディスク５の試験データを読
み出してバッファメモリ７の他の記憶エリアＡ２に書き
込む。書き込み終了後、制御回路６はバッファメモリ７
の記憶エリアＡ１，Ａ２のデータを逐次比較照合し、一
致しなければハードディスク５が障害を起こしているこ
と、一致すればハードディスク５ａが障害を起こしてい
ることが判定される。
【００３２】なお、制御部１および制御回路６は、ＣＰ
Ｕ，ＲＡＭ，ＲＯＭ、周辺入出力回路によるマイクロコ
ンピュータによる構成も可能である。
Ｕ，ＲＡＭ，ＲＯＭ、周辺入出力回路によるマイクロコ
ンピュータによる構成も可能である。
【００３３】
【発明の効果】以上説明したように、本発明の記憶装置
試験システムは、複数の記憶装置の正常動作を一度の試
験で確認することができるので、試験時間の大幅な短縮
が図れるという効果を有している。
試験システムは、複数の記憶装置の正常動作を一度の試
験で確認することができるので、試験時間の大幅な短縮
が図れるという効果を有している。
【００３４】また、一度の試験の中で複数の記憶装置の
逐次比較を実行しているため、障害が発生した記憶装置
を特定できるという効果を有している。
逐次比較を実行しているため、障害が発生した記憶装置
を特定できるという効果を有している。
【図１】本発明の記憶装置試験システムの一つの実施の
形態を示すブロック図である。
形態を示すブロック図である。
【図２】本実施の形態の動作を説明するフローチャート
である。
である。
【図３】図２の動作概要を説明する図である。
【図４】本発明の第２の実施の形態を説明するブロック
図である。
図である。
１ 制御部 ２ バス ３，３ａ，３ｎ 記憶装置 ５，５ａ ハードディスク ６ 制御回路 ７ バッファメモリ ８ バス ９ ハードディスクコントローラ
Claims (5)
- 【請求項１】 複数の記憶装置と、これら記憶装置にバ
ス接続され前記記憶装置を試験する制御部とを備えた記
憶装置試験システムにおいて、 前記制御部が、一つの記憶装置に書き込んだデータを読
み出し次の記憶装置に書き込む操作を逐次全記憶装置に
対して行ない、最後の記憶装置から読み出したデータ
と、最初の記憶装置に書き込んだデータとを比較しかつ
この動作を逐次、動作不良の記憶装置が特定できるまで
前記最初の記憶装置に至るまで繰り返すことを特徴とし
た記憶装置試験システム。 - 【請求項２】 ｎ（ｎは１以上の整数）個の記憶装置
と、これら記憶装置にバス接続され前記記憶装置を試験
する制御部とを備えた記憶装置試験システムにおいて、 前記制御部が、 第１の記憶装置にデータを書き込んだ後、前記データを
読み出し第２の記憶装置に書き込む動作を、第ｎの記憶
装置まで逐次繰り返し； この第ｎの記憶装置から読み
出したデータと前記第１の記憶装置に書き込んだデータ
とを比較し、この比較した結果が一致すれば前記ｎ個の
記憶装置がすべて正常であると判定し；一致しなければ
第（ｎ−１）の記憶装置から読み出したデータと前記第
１の記憶装置に書き込んだデータとを比較し、この比較
した結果が一致すれば前記第ｎの記憶装置が異常と判定
し；一致しなければ第（ｎ−２）の記憶装置から読み出
したデータと前記第１の記憶装置に書き込んだデータと
を比較し、この比較した結果が一致すれば前記第（ｎ−
１）の記憶装置が異常と判定する動作を、前記第１の記
憶装置まで繰り返し、動作不良の記憶装置を特定するこ
とを特徴とした記憶装置試験システム。 - 【請求項３】 前記制御部が、マイクロプロセッサ、メ
モリ、周辺入出力回路により構成したことを特徴とする
請求項１又は請求項２記載の記憶装置試験システム。 - 【請求項４】 前記制御部が、制御回路と、バッファメ
モリと、ハードディスクコントローラとにより構成し、
かつ前記記憶装置がハードディスクであることを特徴と
した請求項１又は請求項２記載の記憶装置試験システ
ム。 - 【請求項５】 前記制御回路が、マイクロプロセッサ、
メモリ、周辺入出力回路により構成したことを特徴とす
る請求項４記載の記憶装置試験システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9014221A JPH10207787A (ja) | 1997-01-28 | 1997-01-28 | 記憶装置試験システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9014221A JPH10207787A (ja) | 1997-01-28 | 1997-01-28 | 記憶装置試験システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10207787A true JPH10207787A (ja) | 1998-08-07 |
Family
ID=11855028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9014221A Pending JPH10207787A (ja) | 1997-01-28 | 1997-01-28 | 記憶装置試験システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10207787A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7624301B2 (en) | 2005-03-28 | 2009-11-24 | Fujitsu Limited | Method and apparatus for identifying failure module |
| JP2009289374A (ja) * | 2008-05-30 | 2009-12-10 | Elpida Memory Inc | 半導体記憶装置、及び該半導体記憶装置のテスト方法 |
| JP2012174327A (ja) * | 2011-02-24 | 2012-09-10 | Fujitsu Ltd | 試験方法，試験プログラム，及び試験装置 |
-
1997
- 1997-01-28 JP JP9014221A patent/JPH10207787A/ja active Pending
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