JP3284401B2

JP3284401B2 - メモリの検査方法

Info

Publication number: JP3284401B2
Application number: JP13609897A
Authority: JP
Inventors: 毅彦河内
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1997-05-09
Filing date: 1997-05-09
Publication date: 2002-05-20
Anticipated expiration: 2017-05-09
Also published as: JPH10312336A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基板に実装された
メモリのデータピン、アドレスピンの接続状態を検査す
るための技術に関する。

【０００２】

【従来の技術と発明が解決しようとする課題】チップ製
造技術の向上によって、メモリ、特にＲＡＭ（ランダム
アクセスメモリ）の内部の不良は極めて少なくなり、ま
た、その記憶容量は飛躍的に増加している。

【０００３】しかし、記憶容量の増加にともなってピン
数が増加し、ピン間隔が非常に狭くなって、基板実装時
のブリッジの発生やいわゆるテンプラ等の不完全な接続
による不具合が多発している。

【０００４】このため、メモリの検査が必要になるが、
従来から行われているメモリチェックは、メモリ内部の
検査を目的としたもので、メモリの全アドレスに対し取
りうる全てのデータを個々に読み書きできるか否かを検
査していた。

【０００５】即ち、アドレスがＮビット、データがＭビ
ットのメモリの場合には、（２^N＋１）×（２^M＋１）
回のデータ書き込みとデータ読み出しを行なっているた
め、検査時間が長くかかってしまう。

【０００６】しかも、Ｎ＞Ｍ、即ち全アドレス数に対し
て書き込むデータの種類の方が少ない場合には、同一デ
ータを重複して用いなければならず、異なるアドレスか
ら同一のデータが読み出された場合には、その各アドレ
スに対して異なるデータを書き込んで再度読み出しを行
なわなければ、良否の判定が行なえないという問題もあ
った。

【０００７】本発明は、これらの問題を解決し、基板に
実装されたメモリのデータピンあるいはアドレスピンと
基板との接続状態を効率良く検査できるメモリの検査方
法を提供することを目的としている。

【０００８】

【課題を解決するための手段】前記目的を達成するため
に、本発明の請求項１記載のメモリの検査方法は、Ｍビ
ットのデータピンとＮビットのアドレスピンとを有し基
板に実装されたメモリに対して、０か１のいずれか一方
を所定データとし、１つの特定ビット位置に前記所定デ
ータを有し、前記特定ビット位置以外の全てのビット位
置に前記所定データと異なるデータを有するＮビットデ
ータでアドレスを指定する第１の段階と、互いに異なる
複数のユニークなデータのいずれか１つを、前記Ｎビッ
トデータで指定される前記メモリのアドレスに書き込む
第２の段階と、前記特定ビット位置を変更し、且つ前記
ユニークなデータを重複しないように選択して前記第１
の段階および第２の段階を繰り返す第３の段階と、１つ
の特定ビット位置に前記所定データを有し、前記特定ビ
ット位置以外の全てのビット位置に前記所定データと異
なるデータを有するＮビットデータで前記メモリのアド
レスを指定する第４の段階と、前記第４の段階で指定し
たアドレスのデータを前記メモリから読み出す第５の段
階と、該読み出したデータと前記第４の段階で指定した
アドレスに前記第２の段階で書き込んだデータとを比較
する第６の段階とを備え、前記第４から第６までの段階
を前記特定ビット位置を変更して繰り返すことによっ
て、前記メモリの各アドレスピンと基板との接続状態を
検査するようにしている。

【０００９】また、本発明の請求項２記載のメモリの検
査方法は、請求項１記載のメモリの検査方法において、
前記メモリのアドレスを指定するＮビットデータには、
前記特定ビット位置に所定データを有し、前記特定ビッ
ト位置以外の全てのビット位置に前記所定データと異な
るデータを有するものに加えて、全ビット位置に前記所
定ビットと異なるデータを有するものが含まれているこ
とを特徴としている。

【００１０】また、本発明の請求項３記載のメモリの検
査方法は、請求項１または請求項２のメモリの検査方法
において、前記第１の段階に先立って、前記メモリに対
し、所定のアドレスを指定する段階と、０か１のいずれ
か一方を所定データとし、１つの特定ビット位置に前記
所定のデータを有し、前記特定ビット位置以外の全ての
ビット位置に前記所定データと異なるデータを有するＭ
ビットデータを、前記メモリの所定アドレスに書き込む
段階と、前記所定アドレスのデータを前記メモリから読
み出す段階と、該読み出したデータと前記書き込んだデ
ータとを比較する段階と、前記上記全ての段階を前記特
定ビット位置を変更して繰り返すことによって、前記メ
モリの各データピンと基板との接続状態を検査し、前記
特定ビット位置の全てについてデータの一致が確認され
たメモリに対して、前記第１の段階以降の処理を行なう
ようにしている。

【００１１】

【発明の実施の形態】以下、図面に基づいて本発明の一
実施形態を説明する。図１は、ＭビットのデータピンＰ
ｄ１〜Ｐｄｍ、ＮビットのアドレスピンＰａ１〜Ｐａｎ
および複数のコントロールピンＰｃ１〜Ｐｃｋを有し各
ピンが基板１のパターンに半田付けされたＲＡＭ１０の
検査を行う本発明を適用した検査装置２０の構成を示し
ている。

【００１２】この検査装置２０はマイクロコンピュータ
によって構成されており、ＲＡＭ１０の各ピンに基板１
のパターンを介して接続されている。

【００１３】検査装置２０は、ＲＡＭ１０にアドレスを
指定しその指定したアドレスにデータを書き込むデータ
書込手段２１と、ＲＡＭ１０のアドレスを指定しその指
定したアドレスからデータを読み出すデータ読出手段２
２と、ＲＡＭ１０に書き込むためにデータ書込手段２２
が出力したデータＤｗを記憶する書込データ記憶手段２
３と、データ読出手段２２がＲＡＭ１０から読み出した
データＤｒと書込データ記憶手段２３に記憶されている
データＤｗとを比較してＲＡＭ１０のデータピンおよび
アドレスピンと基板１のパターンとの間の接続状態を判
定する判定手段２４と、判定手段２４の判定結果を表示
器３０に表示する判定結果表示手段２５とを備えてい
る。

【００１４】なお、検査装置２０は、検査対象であるＲ
ＡＭ１０と同一基板上にあってもよく、また、ＲＡＭ１
０が実装されている基板１と独立して形成され基板１と
コネクタを介して接続できるように形成されていてもよ
い。

【００１５】この検査装置２０は、電源が投入時や図示
しない操作部が操作されたときあるいは外部から検査指
令信号を受けたときに、ＲＡＭ１０の検査を決められた
順序で行う。

【００１６】図２および図３は、この検査装置２０の検
査手順を示すフローチャートである。以下、このフロー
チャートに基づいて、検査装置２０の動作を説明する。
先ず、図２にしたがって、ＲＡＭ１０のデータピンの実
装状態の検査について説明する。

【００１７】始めにＮビットのデータＡを任意の値（こ
こでは１０進数で０）に設定し、ＭビットのデータＤｗ
を初期値（１０進数で０）に設定し、変数ｐを０に設定
してから、データＤｗをＲＡＭ１０のアドレスＡに書き
込み、次に、アドレスＡからＲＡＭ１０のデータＤｒを
読み出す（Ｓ１〜Ｓ５）。

【００１８】そして、ＲＡＭ１０に書き込んだデータＤ
ｗと読み出したデータＤｒとを比較し、一致した場合に
は、変数ｐがＭに達したか否かを判定し、達していなけ
ればｐを１だけ増加更新して、ＭビットのデータＤｗを
２^p-1にセットして、処理Ｓ４に戻り、ＲＡＭ１０に対
するデータＤｗの書き込みと読み出しおよび判定を行な
う（Ｓ６〜Ｓ９）。

【００１９】以下、変数ｐがＭに達するまで処理Ｓ４〜
Ｓ９が繰り返される。即ち、Ｍが例えば１６の場合、Ｒ
ＡＭ１０のアドレスＡには、次のように全ビット０のデ
ータに続いて、１つの特定ビット位置（ｐビット目）だ
けが１で他の全てのビットが０のデータＤｗが、その特
定ビット位置を下位から上位に１ビットずつシフトする
順番で同一アドレスに書き込まれて読み出されることに
なる。

【００２０】ｐ＝０、Ｄｗ＝（００００００００００００００００）ｐ＝１、Ｄｗ＝（０００００００００００００００１）ｐ＝２、Ｄｗ＝（００００００００００００００１０）ｐ＝３、Ｄｗ＝（０００００００００００００１００） …… … …… …… …… …… ｐ＝１５、Ｄｗ＝（０１００００００００００００００）ｐ＝１６、Ｄｗ＝（１０００００００００００００００）

【００２１】そして、変数ｐがＭに達する間に、書き込
んだデータＤｗと読み出したデータＤｒとが一致しない
と判定された場合、その時の変数ｐが障害のあるデータ
ピンを示す値として検査装置内部のメモリ（図示せず）
に記憶される（Ｓ１０）。

【００２２】例えば、ＲＡＭ１０のデータピンＰｄ３が
基板１のパターンに完全に接続されていない場合には、
ｐ＝３のときのデータＤｗ（０００００００００００００１００）の第３ビット目の１がＲＡＭ１０に認識されず、ＲＡＭ
１０には、データ（００００００００００００００００）が記憶されて読み出されるため、書き込みデータＤｗと
一致しない。

【００２３】また、ＲＡＭ１０のデータピンＰｄ３、Ｐ
ｄ４の間がブリッジしている場合には、ｐ＝３のときの
データＤｗの第３ビット目の１が、ＲＡＭ１０のデータ
ピンＰｄ３、Ｐｄ４に入力されてしまい、ＲＡＭ１０に
は、（００００００００００００１１００）が記憶されて読み出されるため、書き込みデータと一致
しない。なお、この場合には、ｐ＝４のときにもデータ
の不一致が起こるので、ｐ＝３、４がメモリに記憶され
ることになる。

【００２４】そしてｐ＝Ｍまでの検査が終了した段階
で、データの不一致がなければ、図３のアドレスピンの
検査処理に移行し、データの不一致があった場合には、
内部のメモリに記憶されているｐの値を表示器３０に表
示して、検査を終了する（Ｓ１１）。

【００２５】検査者は、この表示器３０に表示されたｐ
の値に対応したデータピンの半田付け箇所や、基板１の
パターンを調べて修理を行なってから、再度データピン
の検査を行なう。

【００２６】なお、ｐ＝０のときにデータの不一致があ
るのは、データピンがコントロールピンや基板１上のＲ
ＡＭ１０以外の回路のパターン等に接触しているか、あ
るいは、ＲＡＭ内部の不良と判定できる。

【００２７】データピンの検査でデータの不一致がない
場合には、図３に示しているように、始めにデータＡ、
データＤｗおよび変数ｐを０にセットし、ＲＡＭ１０の
アドレスＡにデータＤｗを書き込む。

【００２８】そして、変数ｐを１だけ増加更新し、デー
タＡを２^P-1にセットし、データＤｗをｐにセットし
て、ＲＡＭ１０に書き込むという動作を、変数ｐがＮに
達するまで行なう（Ｓ５〜Ｓ８）。

【００２９】例えば、Ｎが例えば１６の場合、ＲＡＭ１
０には、次のように全ビット０のアドレスに続いて、１
つの特定ビット位置（ｐビット目）だけが１で他の全て
のビットが０のアドレスＡが、その特定ビット位置を下
位から上位に１ビットずつシフトする順番で指定され、
所定されたアドレスにはそれぞれ異なるユニークなデー
タとして、ｐに等しいデータＤｗが書き込まれる。

【００３０】ｐ＝０、Ａ＝（００００００００００００００００）ｐ＝１、Ａ＝（０００００００００００００００１）ｐ＝２、Ａ＝（００００００００００００００１０）ｐ＝３、Ａ＝（０００００００００００００１００） …… … …… …… …… …… ｐ＝１５、Ａ＝（０１００００００００００００００）ｐ＝１６、Ａ＝（１０００００００００００００００）

【００３１】このデータ書き込みが終了すると、再び、
データＡおよびｐが０にセットされ、ＲＡＭ１０のアド
レスＡのデータＤｒが読み出される（Ｓ９〜Ｓ１１）。

【００３２】そして、この読み出されたデータＤｒがｐ
に一致するか否かが判定され、一致する場合には、ｐが
Ｎに達したか否かが判定され、Ｎに達していなければ、
ｐを１だけ増加更新して、データＡを２^p-1にセットし
て、処理Ｓ１１へ戻って、アドレスＡのデータＤｒの読
み出しと判定を繰り返す（Ｓ１２〜Ｓ１５）。

【００３３】また、ＲＡＭ１０から読み出したデータＤ
ｒがｐと一致しない場合には、そのｐの値を障害のある
アドレスピンを示す情報として内部のメモリに記憶する
（Ｓ１６）。

【００３４】例えば、アドレスピンＰａ５と基板１のパ
ターンとの接続が不完全な場合には、Ｓ１〜Ｓ８までの
書き込み処理で、ｐ＝５のときに指定したアドレスＡ＝（０００００００００００１００００）の５ビット目の１はＲＡＭ１０で認識されず、ｐに等し
いデータＤｗは、ｐ＝０の時と同一アドレスＡ＝（００００００００００００００００）に記憶され、ｐ＝０時に記憶されたデータがｐ＝５のデ
ータによって更新されてしまう。したがって、処理Ｓ９
〜Ｓ１５の読み出し処理でｐ＝０のときに読み出された
データＤｒは５になってしまいｐと一致しない。

【００３５】また、アドレスピンＰａ５、Ｐａ６の間が
ブリッジしている場合には、Ｓ１〜Ｓ８までの書き込み
処理で、ｐ＝５およびｐ＝６のときに指定したアドレ
ス、Ａ＝（０００００００００００１００００）Ａ＝（００００００００００１０００００）に対して、実際にＲＡＭ１０がデータを記憶するアドレ
スは、ともにＡ＝（００００００００００１１００００）となり、このアドレスにｐ＝５の時に書き込まれた５の
データＤｗは、ｐ＝６の時に書き込まれた６のデータＤ
ｗで更新されてしまう。したがって、処理Ｓ９〜Ｓ１５
の読み出し処理でｐ＝５のときに読み出されたデータＤ
ｒは６になってしまいｐと一致しない。

【００３６】そしてｐ＝Ｎまでの検査が終了した段階
で、データの不一致が検出されている場合には、内部の
メモリに記憶されているｐの値を表示器３０に表示し
て、このＲＡＭ１０に対する検査を終了する（Ｓ１
７）。

【００３７】検査者は、この表示器３０に表示されたｐ
の値に対応したアドレスピンの半田付け箇所や、パター
ンを調べて修理等を行なう。なお、このアドレスピンの
検査は、データピンの接続状態に異常がないことを前提
にしているので、前記データピンの検査で異常がないと
判定された場合か、あるいは、データピンの異常が確実
に修理されていると認められる場合に限り、正しい検査
が行なえる。

【００３８】以上のように、この実施形態のメモリの検
査方法は、ＭビットのデータピンとＮビットのアドレス
ピンを有するＲＡＭ１０に対して、（Ｍ＋１）＋（Ｎ＋
１）回分のデータの読み書きをするだけでよいので、検
査時間を格段に短くすることができる。

【００３９】また、データの種類数２^MがＮ＋１以上で
あればよいので、Ｎ＞Ｍの場合でも一回の検査で正確な
判定が行なえる。

【００４０】なお、前記実施形態では、アドレスＡまた
はデータＤｒのｐで指定される特定ビット位置のデータ
が１で他のビット位置のデータが０の場合について説明
したが、特定ビット位置のデータを０、他のデータを１
にしてもよい。

【００４１】また、前記実施形態では、ＭおよびＮを１
６ビットの場合について説明したが、前記したように、
２^M≧Ｎ＋１を満たす範囲であれば、ＭおよびＮの値は
任意である。

【００４２】また、前記実施形態では、アドレスピンの
検査において、ＲＡＭ１０に書き込むユニークコードと
して０から１ずつ増加する数（ｐの値）を用いていた
が、これは本発明を限定するものでなく、互いに重複し
ないデータを任意に選択して用いることができる。例え
ば、Ｍ≧Ｎの場合において、アドレスと等しい値をユニ
ークコードとして書き込むようにすれば、検査に使用す
る総データ数が少なくて済み、また、アドレスとデータ
とを比較すればよいので、書き込んだデータを記憶して
おく必要がなくなる。

【００４３】また、前記実施形態では、Ｎビットのアド
レスをＲＡＭ１０に対して一度に与えていたが、ＲＡＭ
には、アドレスピンの数に対して実際のアドレス空間を
広くできるように、上位アドレスと下位アドレスを時分
割に入力する形式のものもある。このようなＲＡＭのデ
ータピンを検査する場合には任意のアドレスを上位アド
レスと下位アドレスに分けて入力すればよく、また、ア
ドレスピンの検査の際には、上位アドレスと下位アドレ
スとを同一にすればよい。例えば、上位アドレスＡ１、
下位アドレスＡ２が１６ビットの場合、各ｐの値に対し
てＡ１、Ａ２を以下のようにすればよい。

【００４４】ｐ＝０、Ａ１＝Ａ２＝（００００００００００００００００）ｐ＝１、Ａ１＝Ａ２＝（０００００００００００００００１）ｐ＝２、Ａ１＝Ａ２＝（００００００００００００００１０）ｐ＝３、Ａ１＝Ａ２＝（０００００００００００００１００） … … …… …… …… …… ｐ＝１５、Ａ１＝Ａ２＝（０１００００００００００００００）ｐ＝１６、Ａ１＝Ａ２＝（１０００００００００００００００）

【００４５】

【発明の効果】以上説明したように、本発明の請求項１
のメモリの検査方法は、Ｎビットのアドレスピンを有し
基板に実装されたメモリに対して、０か１のいずれかを
所定データとし、１つの特定ビット位置に所定データを
有し、それ以外のビット位置に所定データと異なるデー
タを有するＮビットデータで指定したアドレスに、互い
に異なる複数のユニークなデータのいずれか一つを書き
込むという動作を、特定ビット位置を変更し、且つユニ
ークなデータを重複しないように選択して繰り返した
後、データを書き込んだアドレスから読み出したデータ
と書き込んだユニークなデータとを比較するようにして
いる。また、請求項２のメモリの検査方法では、メモリ
のアドレスを指定するＮビットデータに、全ビット位置
に所定データと異なるデータを有するものを加えてい
る。

【００４６】このため、Ｎ回またはＮ＋１回のデータの
書き込みと読み出しだけで、効率的に各アドレスピンと
基板との接続状態を把握することができる。また、Ｎに
対してＭが小さい場合でも、一回の検査で接続の良否を
判定することができる。

【００４７】また、本発明の請求項３記載のメモリの検
査方法は、請求項１または請求項２記載のメモリの検査
方法において、アドレスピンの検査に先立って、メモリ
の任意のアドレスに、０か１のいずれか一方を所定デー
タとし、１つの特定ビット位置に所定データを有し、そ
れ以外のビット位置に所定データと異なるデータを有す
るＭビットデータを書き込み、これを読み出して書き込
んだデータと比較するという動作を、特定ビット位置を
変更して繰り返すことによってデータピンの検査を行な
うようにしている。

【００４８】このため、Ｍ＋Ｎ回またはＭ＋Ｎ＋１回の
データの書き込みと読み出しのみで、極めて短時間にメ
モリの各データピンおよび各アドレスピンの基板との接
続状態を把握することができる。

【００４９】

【図面の簡単な説明】

【図１】本発明を適用した検査装置の構成を示すブロッ
ク図

【図２】一実施形態の動作を説明するためのフローチャ
ート

【図３】一実施形態の動作を説明するためのフローチャ
ート

【符号の説明】

１基板１０ＲＡＭ２０検査装置２１データ書込手段２２データ読出手段２３書込データ記憶手段２４データ判定手段２５判定結果表示手段３０表示器

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/16 G06F 11/22 G11C 29/00

Claims

(57)【特許請求の範囲】

【請求項１】ＭビットのデータピンとＮビットのアドレ
スピンとを有し基板に実装されたメモリに対して、０か
１のいずれか一方を所定データとし、１つの特定ビット
位置に前記所定データを有し、前記特定ビット位置以外
の全てのビット位置に前記所定データと異なるデータを
有するＮビットデータでアドレスを指定する第１の段階
と、互いに異なる複数のユニークなデータのいずれか１つ
を、前記Ｎビットデータで指定される前記メモリのアド
レスに書き込む第２の段階と、前記特定ビット位置を変更し、且つ前記ユニークなデー
タを重複しないように選択して前記第１の段階および第
２の段階を繰り返す第３の段階と、１つの特定ビット位置に前記所定データを有し、前記特
定ビット位置以外の全てのビット位置に前記所定データ
と異なるデータを有するＮビットデータで前記メモリの
アドレスを指定する第４の段階と、前記第４の段階で指定したアドレスのデータを前記メモ
リから読み出す第５の段階と、該読み出したデータと前記第４の段階で指定したアドレ
スに前記第２の段階で書き込んだデータとを比較する第
６の段階とを備え、前記第４から第６までの段階を前記特定ビット位置を変
更して繰り返すことによって、前記メモリの各アドレス
ピンと基板との接続状態を検査するメモリの検査方法。
【請求項２】前記メモリのアドレスを指定するＮビット
データには、前記特定ビット位置に所定データを有し、
前記特定ビット位置以外の全てのビット位置に前記所定
データと異なるデータを有するものに加えて、全ビット
位置に前記所定ビットと異なるデータを有するものが含
まれていることを特徴とする請求項１記載のメモリの検
査方法。
【請求項３】前記第１の段階に先立って、前記メモリに対し、所定のアドレスを指定する段階と、０か１のいずれか一方を所定データとし、１つの特定ビ
ット位置に前記所定のデータを有し、前記特定ビット位
置以外の全てのビット位置に前記所定データと異なるデ
ータを有するＭビットデータを、前記メモリの所定アド
レスに書き込む段階と、前記所定アドレスのデータを前記メモリから読み出す段
階と、該読み出したデータと前記書き込んだデータとを比較す
る段階と、前記上記全ての段階を前記特定ビット位置を変更して繰
り返すことによって、前記メモリの各データピンと基板
との接続状態を検査し、前記特定ビット位置の全てについてデータの一致が確認
されたメモリに対して、前記第１の段階以降の処理を行
なうことを特徴とする請求項１または請求項２記載のメ
モリの検査方法。