JP2000040390A - バーンイン装置 - Google Patents

Abstract

(57)【要約】 【課題】 大量の半導体デバイスを短時間でスクリーニ
ングすることのできるローコストのバーンイン装置を提
供することを目的とする。 【解決手段】 バーンイン装置１に搭載される半導体デ
バイス１０２にテストデータを書き込むデータ書込手段
２と、グループ１０１＿１，１０１＿２，…，１０１＿
ｎを順次に選択するグループ選択手段３と、グループ選
択手段３により選択された各グループに属する半導体デ
バイス１０２からテストデータを読み出してそのグルー
プに属する半導体デバイス１０２それぞれの良否を判定
する良否判定手段４とを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体デバイスの
初期故障を検出して不良品をスクリーニングするバーン
イン装置に関するものである。

【０００２】

【従来の技術】従来、製造直後の半導体デバイスに、熱
ストレス、パルスストレス、電圧ストレスなどを与えて
初期故障を発生する恐れのある潜在的不良品を検出し、
それをスクリーニングすることによって製品の信頼性を
向上することが広く行われている。半導体デバイスのス
クリーニングのために用いられる装置の一つとして汎用
の半導体テスタがある。汎用の半導体テスタは、一般に
多くのテスト項目について精密なテストを行うことが可
能であるが、テスタ自体が高価である上、１回の操作で
テストできる半導体デバイスはせいぜい１２８個程度と
少なく、大量の半導体メモリを一括してスクリーニング
する装置としては適していない。

【０００３】そこで、例えば１００００個程度の大量の
半導体メモリを一括してスクリーニングすることのでき
るバーンイン装置が広く用いられるようになりつつあ
る。バーンイン装置は、大量の半導体デバイスについ
て、時間的にゆっくりであって余裕のあるテストパター
ンを取り入れることにより、半導体デバイスのテスト全
体のスループットを高めることに主眼が置かれている。

【０００４】最近は、半導体デバイスの大容量化、高速
化、および多Ｉ／Ｏ化のテンポが早まり、それにつれて
バーンイン装置のテスト時間およびテスト費用もますま
す増加する傾向にあり、コスト低減の見地からテスト時
間の短縮に対する要望が高まりつつある。

【０００５】図６は、従来の一般的なバーンイン装置の
回路構成を示すブロック図である。図６に示すように、
このバーンイン装置１００は、ｍ個の半導体デバイス
（図６ではＩＣ１，ＩＣ２，…，ＩＣｍと表記されてい
る）を一括してスクリーニングすることができるように
構成されている。ｍ個の半導体デバイスは、ここに示す
例では、４個ずつの半導体デバイスからなるｎ個のグル
ープ１０１＿１，１０１＿２，…，１０１＿１００に分
割されており（４×ｎ＝ｍ）、スキャン信号ＳＣＡＮ
１，ＳＣＡＮ２，…，ＳＣＡＮｎにより各グループが順
次選択され、各グループ内の４個の半導体デバイスが、
Ｉ／Ｏライン（データライン）Ｉ／Ｏ＿Ａ，Ｉ／Ｏ＿
Ｂ，…，Ｉ／Ｏ＿Ｄによりテストされるように構成され
ている。なお、ここに示す例では、ｍ個の半導体デバイ
スは、上記の各グループに対応するブロック毎に、バー
ンインボードと呼ばれる、バーンイン装置専用の回路基
板上に４個ずつ搭載されている。

【０００６】このようなバーンインボードには、最低で
も、アドレスを印加するためのピンと、テストデータを
入出力するためのピン（以下Ｉ／Ｏピンという）と、そ
れらをコントロールするクロックラインのピンとが備え
られている。最近の半導体デバイスは、少ないものでも
８本、多いものでは１６本、３２本、あるいはそれ以上
のＩ／Ｏピンを有しており、バーンイン装置側のＩ／Ｏ
用のピンも、テスト対象の半導体デバイスと同数のＩ／
Ｏピンを備えている必要がある。

【０００７】図６には、紙面の都合上、各グループを構
成する半導体デバイスの数を４個とした例が示されてい
るが、実際のバーンイン装置では、数百個の半導体デバ
イスからなるグループを数百設けることにより、数万個
の半導体デバイスを一括処理できるようにしたものもあ
る。

【０００８】次に、図６を参照しながらバーンイン装置
１００の動作について説明する。先ず、スキャン信号Ｓ
ＣＡＮ１により第１のグループ１０１＿１が選択され、
第１のグループ１０１＿１に属するＩＣ１〜ＩＣ４につ
いてのテストが行われる。Ｉ／ＯラインＩ／Ｏ＿Ａ，Ｉ
／Ｏ＿Ｂ，…，Ｉ／Ｏ＿Ｄから各半導体デバイスＩＣ１
〜ＩＣ４の特定アドレスにそれぞれ所定のテストデータ
が書き込まれ、次に各半導体デバイスＩＣ１〜ＩＣ４の
上記アドレスと同じアドレスからデータが読み出され、
期待値、すなわち先に書き込まれたテストデータと、今
回読み出されたデータとを比較することにより、その半
導体デバイスの良否が判定される。グループ内の半導体
デバイスの良否判定が終了するとそれらの良否判定結果
は図示しない外部ＣＰＵに転送される。

【０００９】第１のグループ１０１＿１に属するＩＣ１
〜ＩＣ４についてのテストが終了すると、次にスキャン
信号ＳＣＡＮ２により第２のグループ１０１＿２が選択
され第２のグループに属するＩＣ５〜ＩＣ８についての
テストが行われる、というようにして順次各グループに
属する半導体デバイスがテストされる。最終的な良否判
定のまとめは、全グループについてのテスト終了後、外
部ＣＰＵによって行われる。

【００１０】このバーンイン装置１００においては、ア
ドレスおよびコントロールクロックのラインは全体で共
用することが可能であるが、Ｉ／Ｏ＿ＡからＩ／Ｏ＿Ｄ
までのＩ／Ｏラインは、それぞれの半導体デバイスを別
々に判定しなければならないので、図６に示すように、
Ｉ／Ｏラインは４つの半導体デバイスにパラレル接続さ
れ、スキャン信号によりそれぞれの半導体デバイス群が
特定されるような回路構成となっている。例えば、ＳＣ
ＡＮ１が選択された場合には、Ｉ／Ｏ＿Ａのデータライ
ンはＩＣ１の各Ｉ／Ｏ端子に接続され、同様に、ＳＣＡ
Ｎ２が選択された場合には、Ｉ／Ｏ＿Ｄのデータライン
は、ＩＣ８の各Ｉ／Ｏ端子に接続される。このように、
スキャン信号によって特定の半導体デバイス群が選択さ
れる仕組みとすることにより、特定の半導体デバイスに
書き込まれたデータが選択的に読み出され、個々の半導
体デバイスの良否判定を行うことができる。

【００１１】このように半導体デバイスを複数のグルー
プに分割し、各グループを順次選択する方式が採用され
る背景には、前述のように最近の半導体デバイスは多数
のＩ／Ｏピンを有しており、バーンインボード方式を採
用したバーンイン装置の場合、大量の半導体デバイスを
１枚のバーンインボードに搭載するためには、個々の半
導体デバイスのＩ／Ｏピンからの入出力信号をバーンイ
ンボードを介して入出力するための大量のコネクタピン
が必要となるという事情がある。例えば、８本のＩ／Ｏ
ピンを有する半導体デバイスが１００個搭載されるバー
ンインボードの場合には、８００ピンを備えたコネクタ
が必要であり、Ｉ／Ｏピンが３２本の場合には、３２０
０ピンを備えたコネクタが必要となる。そこで、上記の
ように、スキャン信号で複数のグループを順次選択する
方式とすることにより、バーンインボードのコネクタピ
ン数の増加が抑制される。

【００１２】しかしながら、このように構成されたバー
ンイン装置においても、最近の半導体デバイスの進歩に
伴い、テスト時間の削減に対する要請がますます高まり
つつある。ここで、従来のバーンイン装置における半導
体デバイスの良否判定方法について考察してみる。

【００１３】図７は、従来のバーンイン装置における半
導体デバイスの良否判定方法を示す流れ図である。 こ
の良否判定方法では、先ず、半導体デバイス全体をｎ個
のグループ１０１＿１，１０１＿２，…，１０１＿１０
０（図６参照）に分割し、図７に示すように、スキャン
信号ＳＣＡＮ１，ＳＣＡＮ，…，ＳＣＡＮｎによるグル
ープ選択を行い（ステップＳ１１）、次に、選択された
グループ内の各半導体デバイスに対するテストデータ書
込みシーケンスを実行し（ステップＳ１２）、次に、そ
のグループ内の各半導体デバイスからのデータ読出しシ
ーケンスを実行し、読み出されたデータを、期待値、す
なわち先に書き込まれたテストデータと比較してその半
導体デバイスの良否を判定する（ステップＳ１３）。

【００１４】選択されたグループ内の各半導体デバイス
についての良否判定結果は外部ＣＰＵに出力される（ス
テップＳ１４）。次に、全半導体デバイスについての良
否判定が終了したか否かの判定が行われ（ステップＳ１
５）、全半導体デバイスについての良否判定が終了して
いなければステップＳ１１に戻りスキャン信号を１つ進
めて次のグループを選択してからステップＳ１２以降の
手順を繰り返す。ステップＳ１５の判定の結果、全半導
体デバイスについての良否判定が終了していれば処理を
終了する。

【００１５】図８は、従来のバーンイン装置に用いられ
る良否判定回路のブロック図である。図８に示すよう
に、この良否判定回路２００には、第１の良否判定ブロ
ック２０１と、第２の良否判定ブロック２０２と、ドラ
イバ２０３と、コネクタ２０４とが備えられている。コ
ネクタ２０４には、ｍ個の半導体デバイスを４個ずつ分
担して搭載するｎ枚のバーンインボード２０５が装着さ
れる。

【００１６】このように、この良否判定回路２００で
は、第１の良否判定ブロック２０１と第２の良否判定ブ
ロック２０２とが１対１に対応して備えられている。こ
の第１の良否判定ブロック２０１と第２の良否判定ブロ
ック２０２とのペアは、１ビットずつ数えると、そのバ
ーンインボードに搭載可能な半導体デバイスの個数と半
導体デバイスのＩ／Ｏピン数を掛けた数だけ必要であ
る。すなわち、図６に示すように各グループ１０１＿
１，１０１＿２，…，１０１＿１００の半導体デバイス
数が４個、半導体デバイスのＩ／Ｏピン数が８本である
とすれば、４×８ ＝３２組のペアが必要である。

【００１７】図９は、図８に示す良否判定回路に用いら
れる第１の良否判定ブロック（１ビット分）の回路図で
あり、図１０は、図８に示す良否判定回路に用いられる
第２の良否判定ブロック（１ビット分）の回路図であ
る。図８〜図１０を参照しながらこの良否判定回路２０
０の構成および動作について説明する。

【００１８】図８に示すドライバ２０３に「書込み時イ
ネーブル信号」が入力され、パターンジェネレータ（図
示せず）からのテストデータがドライバ２０３およびコ
ネクタ２０４を経由して、バーンインボード２０５に搭
載された各半導体デバイスに書き込まれる。このテスト
データ書込み処理は、図６および図７を参照して説明し
たように、スキャン信号ＳＣＡＮ１，ＳＣＡＮ２，…，
ＳＣＡＮｎにより各グループ１０１＿１，１０１＿２，
…，１０１＿１００毎に順次行われる。すなわち、例え
ば、第１回目のスキャン信号（ＳＣＡＮ１）により第１
のグループ１０１＿１が選択されると、ＩＣ１，ＩＣ
２，…，ＩＣ４へのテストデータ書込みが開始される
（図７ステップＳ１２）。ＩＣ１，ＩＣ２，…，ＩＣ４
へのテストデータ書込みが終了すると、次に、ＩＣ１，
ＩＣ２，…，ＩＣ４からのデータ読出しが行われる（図
７ステップＳ１３）。読み出されたデータは、第１の良
否判定ブロック２０１のＥＯＲ（Ｅｘｃｌｕｓｉｖｅ
ＯＲ）回路２０１ａにより期待値（書込み時のデータ）
と比較され、両者が一致している場合はＥＯＲ回路２０
１ａから‘０’が出力され、両者が互いに相違している
場合はＥＯＲ回路２０１ａから‘１’が出力される。

【００１９】図９に示すＥＯＲ回路２０１ａの出力端子
は、図１０に示すＯＲ回路２０２ａの入力端子の一つに
接続されており、ＯＲ回路２０２ａのもう１つの入力端
子は、図１０に示す第２の良否判定ブロック２０２に備
えられたＤ型フリップフロップ回路２０２ｂのＱ端子に
接続されている。ＯＲ回路２０２ａは、ＥＯＲ回路２０
１ａから入力された信号と、フリップフロップ回路２０
２ｂのＱ端子から入力された信号がともに‘０’である
場合は‘０’を出力し、それ以外の場合は‘１’を出力
する。ＯＲ回路２０２ａの出力端子はフリップフロップ
回路２０２ｂのＤ端子に接続されている。そのため、図
１０に示すフリップフロップ回路２０２ｂにストローブ
パルスが入力されると、ＯＲ回路２０２ａからの出力信
号がフリップフロップ回路２０２ｂに入力される。フリ
ップフロップ回路２０２ｂに入力された信号は、後に、
良否判定クリアパルスがフリップフロップ回路２０２ｂ
に入力されるまでの間、フリップフロップ回路２０２ｂ
にそのまま記憶される。

【００２０】この良否判定回路２００には、前述のとお
り３２組のＥＯＲ回路２０１ａ、ＯＲ回路２０２ａ、お
よびフリップフロップ回路２０２ｂが備えられており、
例えば、１つの半導体デバイスに８ビット×２５６ワー
ドのメモリ素子が搭載されているとすると、これら３２
組の回路群の並列処理による良否判定が２５６回繰り返
されることにより第１のグループ１０１＿１内のＩＣ
１，ＩＣ２，…，ＩＣ４に対する良否判定処理が完了す
る。次に、フリップフロップ回路２０２ｂに記憶された
各ＩＣ毎の良否判定結果は外部ＣＰＵに出力され、次い
で、良否判定クリアパルスが各フリップフロップ回路２
０２ｂに入力されて各フリップフロップ回路２０２ｂの
記憶内容はクリアされる。

【００２１】こうして、第１回目のスキャン信号（ＳＣ
ＡＮ１）による第１のグループのＩＣ１，ＩＣ２，…，
ＩＣ４へのテストデータ書込み、データ読出し、良否判
定、外部ＣＰＵへの出力、およびフリップフロップ回路
のクリアが終了すると、引き続き第２回目のスキャン信
号（ＳＣＡＮ２）による第２のグループのＩＣ５，ＩＣ
６，…，ＩＣ８へのテストデータ書込みが開始され、テ
ストデータ書込みが終了すると上記と同様、データ読出
し、良否判定、外部ＣＰＵへの出力、およびフリップフ
ロップ回路のクリアが行われる。以下同様にして、第３
回目以降のスキャン信号による第３のグループの各ＩＣ
に対する処理が行われる。

【００２２】

【発明が解決しようとする課題】以上説明したように、
従来のバーンイン装置では、各グループのＩＣの良否判
定処理が終了する毎に外部ＣＰＵへの良否判定結果の出
力が行われているが、この外部ＣＰＵへの良否判定結果
の出力処理（図７ステップＳ１４）には、他のステップ
Ｓ１１〜Ｓ１３およびステップＳ１５における数百ｎｓ
程度の処理時間とは比較にならない極めて長い処理時
間、例えば、数十μｓ程度の時間を必要とするため、こ
の数十μｓオーダーの処理時間がスキャン数分だけ必要
となり全体のテスト時間は膨大なものとなる。

【００２３】この問題を解消するために、バーンインボ
ードおよびコネクタのＩ／Ｏ数を増加し、一度の読込み
シーケンスで大量の半導体デバイスの良否判定を行うよ
うにすることが考えられるが、Ｉ／Ｏ数を増加させると
次のようなデメリットが生じる。すなうち、単純にＩ／
Ｏ数を増加させたバーンインボードを採用すると、Ｉ／
Ｏ数が従来のままのバーンインボードとの互換性が失わ
れ、半導体メーカやテストハウスが保有する大量の従来
型のバーンインボードが新しいバーンイン装置には使用
できなくなるため、大量のバーンインボードを新たに準
備する必要が生じ多額の設備費および多大の労力が必要
となる。本発明は、上記の事情に鑑み、大量の半導体デ
バイスを短時間でスクリーニングすることのできるロー
コストのバーンイン装置を提供することを目的とする。

【００２４】

【課題を解決するための手段】上記の目的を達成する本
発明のバーンイン装置は、読み書き自在な半導体メモリ
を少なくとも一部に含む半導体デバイスが多数個搭載さ
れ、これら搭載された多数個の半導体デバイスを所定の
環境下でスクリーニングするバーンイン装置において、
搭載された多数個の半導体デバイスにテストデータを書
き込むデータ書込手段と、

【００２５】搭載された多数個の半導体デバイスが複数
のグループに分割されてなる各グループを順次に選択す
るグループ選択手段と、上記グループ選択手段により選
択されたグループに属する複数個の半導体デバイスから
テストデータを読み出してそのグループに属する複数個
の半導体デバイスそれぞれの良否を判定する良否判定手
段とを備え、上記良否判定手段が、上記複数のグループ
に対し共用される共用部と、搭載された多数個の半導体
デバイスそれぞれに対応して備えられ、対応する半導体
デバイスの良否判定結果が格納される判定結果格納部と
を備えたものであることを特徴とする。

【００２６】ここで、上記本発明のバーンイン装置が、
上記多数個の半導体デバイスを分担して搭載する複数枚
の回路基板と、上記複数枚の回路基板それぞれが装着さ
れる複数のコネクタとを備え、上記回路基板それぞれ
が、上記コネクタに装着される際に上記コネクタの接触
端子に接触する、交互に二段に配置された複数の接触パ
ッドを備え、上記コネクタが、上記回路基板に交互に二
段に配置された複数の接触パッドそれぞれに接触する複
数の接触端子を備えたものであることが好ましい。

【００２７】

【発明の実施の形態】以下、本発明の実施形態について
説明する。本発明の第１の実施形態のバーンイン装置
は、図６を参照して説明した従来の一般的なバーンイン
装置と同様、ｍ個の半導体デバイス（図６ではＩＣ１，
ＩＣ２，…，ＩＣｍと表記されている）を所定の環境下
で、すなわち、所定の熱ストレス、パルスストレス、電
圧ストレスなどが各半導体デバイスに加えられる環境下
で、一括してスクリーニングするための装置である。

【００２８】これらｍ個の半導体デバイスは、ｎ個のグ
ループ１０１＿１，１０１＿２，…，１０１＿ｎに分割
されて、複数枚の、バーンインボードと呼ばれる、バー
ンイン装置専用の回路基板（図示せず）に分担して搭載
され、これらのバーンインボードが、バーンイン装置に
配備された複数のコネクタに装着されるようになってい
る。

【００２９】図６には、図示の煩雑さを避けるため、一
つのグループが４個の半導体デバイスから構成されてい
る例が示されているが、本実施形態のバーンイン装置で
は、ｍ＝１００００個の半導体デバイスを一括してスク
リーニングすることができるように、１００００個の半
導体デバイスを１００個の半導体デバイスからなるｎ＝
１００のグループに分割して処理するように構成されて
いる。

【００３０】図１は、本実施形態のバーンイン装置の概
略構成図である。図１に示すように、本実施形態のバー
ンイン装置１には、バーンイン装置１に搭載される１０
０００個の半導体デバイス１０２にテストデータを書き
込むデータ書込手段２と、１００のグループ１０１＿
１，１０１＿２，…，１０１＿１００を順次に選択する
グループ選択手段３と、グループ選択手段３により選択
された各グループに属する１００個の半導体デバイス１
０２からテストデータを読み出してそのグループに属す
る半導体デバイス１０２それぞれの良否を判定する良否
判定手段４とが備えられている。

【００３１】図２は、本発明の第１の実施形態のバーン
イン装置に用いられる良否判定回路のブロック図であ
る。図２に示すように、この良否判定回路４は、第１の
良否判定ブロック５と、第２の良否判定ブロック６＿
１，６＿２，…，６＿ｎと、ドライバ８と、コネクタ９
と、ＡＮＤゲート７＿１，７＿２，…，７＿ｎとを備え
ている。第１の良否判定ブロック５は、図９に示す第１
の良否判定ブロック２０１と同様、ＥＯＲ回路２０１ａ
を備えた回路構成となっており、図９を参照して説明し
たのと同様の動作、すなわち、半導体デバイスの各Ｉ／
Ｏからの信号および期待値に基づきその半導体デバイス
の良否判定を行う。また、第２の良否判定ブロック６＿
１，６＿２，…，６＿ｎは、それぞれが図１０に示す第
２の良否判定ブロック２０２と同様、ＯＲ回路２０２ａ
およびフリップフロップ回路２０２ｂを備えた回路構成
となっており、図１０を参照して説明したのと同様の動
作、すなわち、第１の良否判定ブロック５から出力され
た良否判定結果を記憶する。

【００３２】本実施形態における良否判定回路４は、本
発明にいう良否判定手段に相当するものであり、本実施
形態における第１の良否判定ブロック５は、本発明にい
う共用部に相当するものであり、本実施形態における第
２の良否判定ブロック６＿１，６＿２，…，６＿１００
は、本発明にいう判定結果格納部に相当するものであ
る。

【００３３】第１の良否判定ブロック５に備えられるＥ
ＯＲ回路２０１ａの数は、例えば、１個の半導体デバイ
スのＩ／Ｏ数を１６とすれば、１６×（ｍ／ｎ）＝１６
００ということになる。一方、第２の良否判定ブロック
６＿１，６＿２，…，６＿１００それぞれに備えられる
ＯＲ回路２０２ａおよびフリップフロップ回路２０２ｂ
の数は、例えば、１個の半導体デバイスのＩ／Ｏ数を１
６とすれば、ＥＯＲ回路２０１ａの数と同様１６００と
いうことになるが、第２の良否判定ブロックは１００あ
るので良否判定回路４全体では、ＯＲ回路２０２ａおよ
びフリップフロップ回路２０２ｂの数は１６００×１０
０＝１６００００ということになる。

【００３４】半導体デバイス１０２は、ｎ＝１００のグ
ループ１０１＿１，１０１＿２，…，１０１＿ｎに分割
されてバーンイン装置４に搭載され、これら１００００
個の半導体デバイス１０２を分担して搭載するバーンイ
ンボードが、バーンイン装置４の本体側に配備されたコ
ネクタ９に装着されている。以上説明したように、この
良否判定回路４では、第１の良否判定ブロックと第２の
良否判定ブロックとが１対１００の比率で対応して備え
られており、この点が、従来の良否判定回路（図８参
照）における第１の良否判定ブロックと第２の良否判定
ブロックとの１対１の比率の対応関係と相違している。

【００３５】従って、本実施形態のバーンイン装置の良
否判定回路４には、第１の良否判定ブロック５と第２の
良否判定ブロック６＿１，６＿２，…，６＿１００とを
１対１００で対応させるために、ストローブパルス信号
を、スキャン信号ＳＣＡＮ１，ＳＣＡＮ２，…，ＳＣＡ
Ｎ１００の指示に基づいて１００個の第２の良否判定ブ
ロックのいずれかに供給するためのＡＮＤゲート７＿
１，７＿２，…，７＿１００が備えられている。

【００３６】この良否判定回路４では、次のような手順
で半導体デバイスの良否判定が行われる。図３は、本実
施形態のバーンイン装置における半導体デバイスの良否
判定方法を示す流れ図である。図３に示すように、本実
施形態では、ステップＳ１の「テストデータ書込みシー
ケンス実行」およびステップＳ５の「外部ＣＰＵへの良
否判定結果の出力」が、図７に示した従来のバーンイン
装置における良否判定の流れ図とは異なり、スキャン信
号による繰り返しループの外に置かれている。

【００３７】先ず、ドライバ８に「書込み時イネーブル
信号」が入力（図２参照）され、パターンジェネレータ
（図示せず）からのテストデータがドライバ８およびコ
ネクタ９を経由してバーインボード１０１＿１，１０１
＿２，…，１０１＿１００に搭載されたｍ個の半導体デ
バイス全てに書き込まれる（図３：ステップＳ１）。

【００３８】図７に示した従来のバーンイン装置におけ
る良否判定方法では、このテストデータ書込処理（ステ
ップＳ１２）は、スキャン信号毎に、そのスキャン信号
に対応するグループに属する半導体デバイスに対して行
われているが、それは、全グループのテストが完了する
までの時間が長時間にわたり、半導体デバイスに書き込
まれたテストデータが読み出されるまでの時間が、半導
体デバイスのテスト条件として定められた書込み後読出
しまでの規定時間を超過してしまうので、１つのグルー
プに対する一連の処理が終了する度毎にテストデータ書
込みを行う必要があるからである。

【００３９】これに対して、本実施形態のバーンイン装
置では、１つのグループに対する一連の処理の中には外
部ＣＰＵへの出力は行われず全体のテスト時間が短時間
となるため、全てのグループに属する半導体デバイスに
対して最初に１回書込みを行うだけでよい。

【００４０】本実施形態では、１００００個の半導体デ
バイスは１００個のグループ１０１＿１，１０１＿２，
…，１０１＿１００（図６参照）に分割されており、テ
ストデータの書込みを行った後、先ず、スキャン信号Ｓ
ＣＡＮ１，ＳＣＡＮ２，…，ＳＣＡＮ１００によるグル
ープ選択を行い（図３：ステップＳ２）、選択されたグ
ループ内の各半導体デバイスからのデータ読出しシーケ
ンスを実行し、読み出されたデータを、期待値、すなわ
ち、先に書き込まれたテストデータと比較してその半導
体デバイスについての良否を判定する（図３：ステップ
Ｓ３）。各半導体デバイスに対する良否判定は、図１０
を参照して説明したように、図２に示した第２の良否判
定ブロック６＿１，６＿２，…，６＿１００内のフリッ
プフロップ回路２０２ｂ内に記憶される。

【００４１】次に、全半導体デバイスについての良否判
定が終了したか否かの判定が行われ（図３：ステップＳ
４）、全半導体デバイスについての良否判定が終了して
いなければステップＳ２に戻りスキャンを１つ進めて次
のグループを選択してからステップＳ３以降の手順を繰
り返す。このとき、良否判定ブロック２も次のグループ
に対応するブロックに切り換えられる。ステップＳ４の
判定の結果、良否判定が終了していればステップＳ５に
進み、全半導体デバイスについての良否判定結果の外部
ＣＰＵへの出力が行われて全ての処理が終了する。

【００４２】このように、本実施形態のバーンイン装置
の良否判定手段として、複数のグループに対し共用され
る共用部（第１の良否判定ブロック１）と、バーンイン
装置に搭載された半導体デバイスそれぞれに対応して備
えられ、対応する半導体デバイスの良否判定結果が格納
される判定結果格納部（第２の良否判定ブロック６＿
１，６＿２，…，６＿１００）とを備えたことにより、
全半導体デバイスの良否判定結果を判定結果格納部に保
存しておくことが可能となり、全半導体デバイスの良否
判定結果は、全半導体デバイスの良否判定が終了した後
で外部ＣＰＵに一括して出力すればよいということにな
る。従って、従来、各グループ毎に行っていた良否判定
結果の外部ＣＰＵへの出力時間を省略することができる
ので、全体のスクリーニング時間は従来のバーンイン装
置のスクリーニング時間に比較して大幅に短縮される。

【００４３】次に、本発明の第２の実施形態について説
明する。図２および図３を参照して説明したように、第
１の実施形態のバーンイン装置を用いることにより、半
導体デバイスのＩ／Ｏ数増加に伴うスクリーニング処理
の長時間化を効果的に防止することができるが、半導体
デバイスのＩ／Ｏ数は年々増加の一途を辿っており、Ｉ
／Ｏ数３２、あるいはＩ／Ｏ数６４の半導体デバイスも
ターゲットにおかなくてはならない。

【００４４】現在のバーンイン装置のＩ／Ｏ数は一般的
には６４〜８０程度であるが、Ｉ／Ｏ数３２の半導体デ
バイスをＩ／Ｏ数６４のバーンイン装置でスクリーニン
グするとすれば、１スキャン当たり２個の半導体デバイ
スしかテストすることができず、多数個の半導体デバイ
スを搭載するバーンイン装置では多数回のスキャンを行
う必要がありスクリーニングに長時間を要する。従っ
て、処理時間を短縮するには、物理的にＩ／Ｏ数を増加
させて多数個の半導体デバイスを搭載可能としたバーン
インボードを採用し、そのＩ／Ｏ数を増加させたバーン
インボードを装着することができるコネクタを備えたバ
ーンイン装置が必要である。

【００４５】しかし、コネクタのＩ／Ｏ数を単純に増加
させただけでは、Ｉ／Ｏ数が従来のままのバーンインボ
ードは装着することができなくなってしまうので、大量
の従来型のバーンインボードが無駄になってしまう。そ
こで、Ｉ／Ｏ数を増加させたバーンインボードと従来型
のバーンインボードの双方を使用することができるコネ
クタを備えたバーンイン装置を用意することが好まし
い。

【００４６】図４は、本発明の第２の実施形態に用いら
れるＩ／Ｏ数を増加させたバーンインボードおよび従来
型のバーンインボードの平面図であり、図５は、本発明
の第２の実施形態に用いられるＩ／Ｏ数を増加させたバ
ーンインボードおよび従来型のバーンインボードの接触
パッド部の平面図である。

【００４７】図４（ａ）は、従来型のバーンインボード
の平面図であり、図４（ｂ）は、第２の実施形態に用い
られるＩ／Ｏ数を増加させたバーンインボードの平面図
である。図４（ａ）および図４（ｂ）に示すように、従
来型のバーンインボード１１および第２の実施形態に用
いられるＩ／Ｏ数を増加させたバーンインボード１２そ
れぞれには、多数個の半導体デバイスが搭載される部品
実装部１１ａ，１２ａと、これらのバーンインボード１
１，１２の端縁部に設けられた接触部１１ｂ，１２ｂと
が備えられている。これらの接触部１１ｂ，１２ｂを、
バーンイン装置本体側に備えられたコネクタ（図示せ
ず）に装着することによりこれらのバーンインボード１
１，１２のうちのいずれのバーンインボードでもバーン
イン装置に使用することが可能である。

【００４８】図５（ａ）に示すように、従来のバーンイ
ンボード１１の接触部１１ｂには、コネクタの接触端子
に接触する接触パッド１１ｃが一段に配置されている
が、図５（ｂ）に示すように、本実施形態のバーンイン
ボード１２の接触部１２ｂには、コネクタの接触端子に
接触する接触パッド１２ｃ，１２ｄが交互に二段に配置
されている。

【００４９】本実施形態の接触部１２ｂには、従来型の
バーンインボード１１の接触パッド１１ｃと同数かつ同
一ピッチで配列された接触パッド１２ｃと、各接触パッ
ド１２ｃどうしの間隙の間に、接触パッド１２ｃと同数
かつ同一ピッチで配列された接触パッド１２ｄとが配置
されている。このようにすることにより、本実施形態の
バーンインボードのＩ／Ｏ数を従来のバーンインボード
のＩ／Ｏ数の２倍に増加させることができる。一方、こ
のように構成されたバーンインボード１２に対応するバ
ーンイン装置本体側には、バーンインボード１２に交互
に二段に配置された複数の接触パッド１２ｃ、１２ｄそ
れぞれに接触する複数の接触端子を備えたコネクタが配
備されている。

【００５０】このようにすることにより、Ｉ／Ｏ数を増
加させたバーンインボード１２を使用する時は、接触部
１２ｂに二段に配列された接触パッド１２ｃ，１２ｄ
を、コネクタ側の二段に配列された接触端子双方に接触
させることができるとともに、従来型のバーンインボー
ド１１を使用する時は、接触部１１ｂに一段に配列され
た接触パッド１１ｃを、コネクタ側の二段に配列された
接触端子のうちの外側の一段目の接触端子に接触させる
ことができ、従来型のバーンインボード１１も従来通り
使用することが可能である。

【００５１】なお、図５に示すように、バーンインボー
ド１１，１２のそれぞれの隅角部１１ｅ，１２ｅに切欠
き部１１ｆ，１２ｆを設け、従来のバーンインボード１
１および本実施形態のバーンインボード１２の切欠き部
１１ｆ，１２ｆが、ともにコネクタ側の対応する部位に
突き当たるようにしておくことにより、いずれのバーン
インボードをコネクタに装着した場合も所定の位置に固
定されるようになっている。

【００５２】このように、本実施形態のバーンイン装置
に、Ｉ／Ｏ数を増加させたバーンインボード１２の接触
部１２ｂに交互に二段に配置された複数の接触パッド１
２ｃ、１２ｄそれぞれに接触する複数の接触端子を備え
たコネクタを備えることにより、Ｉ／Ｏ数を増加させた
バーンインボード１２と、従来型のバーンインボード１
１との双方のバーンインボードを併用することが可能と
なる。

【００５３】

【発明の効果】以上説明したように、本発明のバーンイ
ン装置によれば、良否判定手段として、複数のグループ
に対し共用される共用部と、バーンイン装置に搭載され
た半導体デバイスそれぞれに対応して備えられ、対応す
る半導体デバイスの良否判定結果が格納される判定結果
格納部とを備えたことにより、大量の半導体デバイスを
短時間でスクリーニングすることの可能なローコストの
バーンイン装置を実現することができる。

【図面の簡単な説明】

【図１】本実施形態のバーンイン装置の概略構成図であ
る。

【図２】本発明の第１の実施形態のバーンイン装置に用
いられる良否判定回路のブロック図である。

【図３】本実施形態のバーンイン装置における半導体デ
バイスの良否判定方法を示す流れ図である。

【図４】本発明の第２の実施形態に用いられるＩ／Ｏ数
を増加させたバーンインボードおよび従来型のバーンイ
ンボードの平面図である。

【図５】本発明の第２の実施形態に用いられるＩ／Ｏ数
を増加させたバーンインボードおよび従来型のバーンイ
ンボードの接触パッド部の平面図である。

【図６】従来の一般的なバーンイン装置の回路構成を示
すブロック図である。

【図７】従来のバーンイン装置における半導体デバイス
の良否判定方法を示す流れ図である。

【図８】従来のバーンイン装置に用いられる良否判定回
路のブロック図である。

【図９】図８に示す良否判定回路に用いられる第１の良
否判定ブロック（１ビット分）の回路図である。

【図１０】図７に示す良否判定回路に用いられる第２の
良否判定ブロック（１ビット分）の回路図である。

【符号の説明】

１ バーンイン装置 ２ データ書込手段 ３ グループ選択手段 ４ 良否判定手段（良否判定回路） ５ 共用部（第１の良否判定ブロック） ６，６＿１，６＿２，…，６＿１００ 判定結果格納
部（第２の良否判定ブロック） ７＿１，７＿２，…，７＿１００ ＡＮＤゲート ８ ドライバ ９ コネクタ １１，１２ バーンインボード １１ａ，１２ａ 部品実装部 １１ｂ，１２ｂ 接触部 １１ｃ、１２ｃ，１２ｄ 接触パッド １１ｅ，１２ｅ 隅角部 １１ｆ，１２ｆ 切欠き部 １００ バーンイン装置 １０１＿１，１０１＿２，…，１０１＿１００ グル
ープ １０２ 半導体デバイス ２００ 良否判定回路 ２０１ 第１の良否判定ブロック ２０２ 第２の良否判定ブロック ２０３ ドライバ ２０４ コネクタ ２０５ バーンインボード ２０１ａ ＥＯＲ回路 ２０２ａ ＯＲ回路 ２０２ｂ フリップフロップ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 読み書き自在な半導体メモリを少なくと
   も一部に含む半導体デバイスが多数個搭載され、これら
   搭載された多数個の半導体デバイスを所定の環境下でス
   クリーニングするバーンイン装置において、 搭載された多数個の半導体デバイスにテストデータを書
   き込むデータ書込手段と、 搭載された多数個の半導体デバイスが複数のグループに
   分割されてなる各グループを順次に選択するグループ選
   択手段と、 前記グループ選択手段により選択されたグループに属す
   る複数個の半導体デバイスからテストデータを読み出し
   てそのグループに属する複数個の半導体デバイスそれぞ
   れの良否を判定する良否判定手段とを備え、 該良否判定手段が、前記複数のグループに対し共用され
   る共用部と、搭載された多数個の半導体デバイスそれぞ
   れに対応して備えられ、対応する半導体デバイスの良否
   判定結果が格納される判定結果格納部とを備えたもので
   あることを特徴とするバーンイン装置。
2. 【請求項２】 前記多数個の半導体デバイスを分担して
   搭載する複数枚の回路基板と、前記複数枚の回路基板そ
   れぞれが装着される複数のコネクタとを備え、 前記回路基板それぞれが、前記コネクタに装着される際
   に該コネクタの接触端子に接触する、交互に二段に配置
   された複数の接触パッドを備え、 前記コネクタが、前記回路基板に交互に二段に配置され
   た複数の接触パッドそれぞれに接触する複数の接触端子
   を備えたものであることを特徴とする請求項１記載のバ
   ーンイン装置。