JP4521922B2

JP4521922B2 - 組み込み型メモリ試験回路

Info

Publication number: JP4521922B2
Application number: JP2000076055A
Authority: JP
Inventors: 丈晴湯井
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2000-03-17
Filing date: 2000-03-17
Publication date: 2010-08-11
Anticipated expiration: 2020-03-17
Also published as: JP2001266600A

Description

【０００１】
【発明の属する技術分野】
本発明は、複数のメモリを搭載した大規模集積回路（以下、「ＬＳＩ」という）やプリント基板等に組み込んで、これらのメモリの試験を行うための組み込み型メモリ試験回路に関するものである。
【０００２】
【従来の技術】
従来、メモリ等を搭載したＬＳＩやプリント基板等において、搭載されたメモリ等をチェックするために、予めＬＳＩ等の中にＢＩＳＴ（Built-In Self Test）回路と呼ばれる試験回路を組み込んでおく技術がある。
【０００３】
図２は、従来のＢＩＳＴ回路が組み込まれたＬＳＩの一例を示す構成図である。このＬＳＩは、メモリ（ＭＥＭ）１，２，３と、中央処理装置（以下、「ＣＰＵ」という）等を含む制御回路４の他、ＢＩＳＴ回路を構成する試験切替回路（ＳＥＬ）５_１〜５_３，６_１〜６_３及び試験制御回路７で構成されている。
【０００４】
試験切替回路５_１〜５_３，６_１〜６_３は、例えばＬＳＩの外部から与えられるモード信号ＭＯＤによって試験モードが指定されたときに、試験対象のメモリ１〜３を制御回路４から切り離し、試験制御回路７に接続するものである。また、試験制御回路７は、試験モードが指定されたときに、接続された試験対象のメモリ１〜３に対して、一定のシーケンスで試験データや制御信号を与えて書き込むと共に、その出力データを読み出してこれらのメモリ１〜３の動作をチェックし、チェック結果ＯＵＴを外部に出力するものである。
【０００５】
図２に示すように、複数のメモリ１〜３を搭載したＬＳＩにおけるＢＩＳＴ回路では、モード信号ＭＯＤによって試験モードが指定されると、試験切替回路５_１〜５_３，６_１〜６_３によって、これらのメモリ１〜３が制御回路４から切り離される。そして、メモリ１〜３の入力側（即ち、アドレス入力端子ＡＤ、データ入力端子ＤＩ、及び読み書き制御端子ＷＥ）が、試験切替回路５_１〜５_３及び試験用の共通バスを介して、試験制御回路７に接続される。また、メモリ１〜３の出力側（即ち、データ出力端子ＤＯ）は、試験切替回路６_１〜６_３及びそれぞれ個別のデータ線によって試験制御回路７に接続される。
【０００６】
このように回路構成が切り替えられた後、試験制御回路７から各メモリ１〜３の各アドレスに同一の試験データが同時に書き込まれる。全アドレスに対して試験データの書き込みが終了すると、今度は各メモリ１〜３に読み出し制御信号と共に、アドレス信号が順次与えられる。これにより、各メモリ１〜３の記憶内容がそれぞれのデータ出力端子ＤＯに順次読み出され、個別のデータ線を介して試験制御回路７に出力される。
試験制御回路７では、各メモリ１〜３から順次読み出したデータが、書き込んだ試験データと一致しているか否かのチェックが行われ、そのチェック結果ＯＵＴが外部に出力される。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の組み込み型メモリ試験回路では、次のような課題があった。
即ち、各メモリ１〜３のデータ出力端子ＤＯが、それぞれ個別のデータ線によって試験制御回路７に接続される。このため、配線が多くなり、配線面積が増大して回路の配置が困難になるという課題があった。
【０００８】
本発明は、前記従来技術が持っていた課題を解決し、各メモリのデータ出力端子から試験制御回路までの配線面積の増加を抑制することができる組み込み型メモリ試験回路を提供するものである。
【０００９】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、任意のワード長を有する第１〜第Ｎの複数のメモリを有するシステムに組み込まれて試験モード時に該複数のメモリを試験する組み込み型メモリ試験回路において、次のような読み書き制御手段と、第１〜第Ｎの論理演算手段と、第１及び第２の検出手段とを備えている。
読み書き制御手段は、第１〜第Ｎの複数のメモリの同一アドレスに論理値１または論理値０のデータを同時に書き込むと共に、書き込んだデータの読み出しを制御するものである。第１の論理演算手段は、第１のメモリのデータ出力端子毎に設けられ、該データ出力端子の信号と論理値１との論理積を出力すると共に、該データ出力端子の信号と論理値０との論理和を出力するものである。
【００１０】
第２〜第Ｎまでの各メモリのデータ出力端子毎に設けられ、それぞれ前記第１〜第Ｎ−１までの論理演算手段から出力される論理積の信号と対応する該データ出力端子の信号との論理積を出力すると共に、前記第１から第Ｎ−１のメモリに対応するデータ出力端子が存在しない場合は、該データ出力端子の信号と論理値１との論理積を出力し、第１から第Ｎ−１までの論理演算手段から出力される論理和の信号と対応する該データ出力端子の信号との論理和を出力すると共に、前記第１から第Ｎ−１のメモリに対応するデータ出力端子が存在しない場合は、該データ出力端子の信号と論理値０との論理和を出力するものである。
【００１１】
また、第１の検出手段は、第１〜第Ｎの複数のメモリに論理値１を書き込んで読み出した時に、第Ｎの論理演算手段から出力される論理積に基づいて該メモリの故障を検出するものである。第２の検出手段は、第１〜第Ｎの複数のメモリに論理値０を書き込んで読み出した時に、第Ｎの論理演算手段から出力される論理和に基づいて該メモリの故障を検出するものである。
【００１３】
第１の発明によれば、以上のように組み込み型メモリ試験回路を構成したので、次のような作用が行われる。
試験モードが設定されると、第１〜第Ｎの各メモリの対応するデータ出力端子の間が、第１〜第Ｎの論理演算手段の論理積ゲート及び論理和ゲート等の論理演算回路によって接続される。第１〜第Ｎの各メモリに論理値１のデータを同時に書き込んだ後、そのデータが読み出される。正常に読み書きが行われていれば、第Ｎの論理演算手段の論理積の信号は論理値１となる。従って、第１の検出手段において、第Ｎの論理演算手段から出力される論理積の信号に基づいてメモリの故障が検出できる。また、第１〜第Ｎの各メモリに論理値０のデータを同時に書き込んだ後、そのデータが読み出される。正常に読み書きが行われていれば、第Ｎの論理演算手段の論理和の信号は論理値０となる。従って、第２の検出手段において、第Ｎの論理演算手段から出力される論理和の信号に基づいてメモリの故障が検出できる。
【００１４】
第２の発明は、第１の発明において、第１〜第Ｎの複数のメモリ毎に、各メモリのデータ出力端子の信号の論理積を出力する論理積手段と、第１〜第Ｎの複数のメモリ毎に、各メモリのデータ出力端子の信号の論理和を出力する論理和手段と、第１〜第Ｎの複数のメモリに論理値１を書き込んで読み出した時に、論理積手段から出力される論理積に基づいて該メモリの故障を検出する第３の検出手段と、第１〜第Ｎの複数のメモリに論理値０を書き込んで読み出した時に、論理和手段から出力される論理和に基づいて該メモリの故障を検出する第４の検出手段とを設けている。
【００１５】
第２の発明によれば、次のような作用が行われる。
第１〜第Ｎのメモリのデータ出力端子の信号は、各メモリ毎に設けられた論理積手段と論理和手段に与えられ、それぞれ論理積と論理和が出力される。第１〜第Ｎの各メモリに論理値１のデータを同時に書き込んだ後、そのデータが読み出される。正常に読み書きが行われていれば、論理積手段から出力される論理積の信号は論理値１となる。従って、第３の検出手段において、論理積手段の出力信号に基づいてメモリの故障が検出できる。また、第１〜第Ｎの各メモリに論理値０のデータを同時に書き込んだ後、そのデータが読み出される。正常に読み書きが行われていれば、論理和手段から出力される論理和の信号は論理値０となる。従って、第４の検出手段において、論理和手段の出力信号に基づいてメモリの故障が検出できる。
【００１６】
【発明の実施の形態】
図１は、本発明の実施形態を示す組み込み型メモリ試験回路の構成図である。
この組み込み型メモリ試験回路は、例えば、３個のメモリ１，２，３を搭載したＬＳＩの内部に組み込まれるものである。ここでは、メモリ１，２，３のワード長を、それぞれ４，８，１６ビットとしている。なお、図１には説明を簡潔にするために、試験モード時のメモリ１〜３と組み込み型メモリ試験回路との接続状態のみを示し、試験切替回路やＣＰＵ等の制御回路の記載は割愛している。
【００１７】
この組み込み型メモリ試験回路は、試験モード時にメモリ１〜３のデータ出力端子ＤＯにそれぞれ接続されるゲート回路１０，２０，３０と、これらのゲート回路１０〜３０及びメモリ１〜３に接続される試験制御回路４０と、図示しない試験切替回路とで構成されている。
【００１８】
ゲート回路１０は、メモリ１の各データ出力端子ＤＯ０〜ＤＯ３に、それぞれ第１の入力側が接続される２入力の論理積ゲート（以下、「ＡＮＤ」という）１１_０〜１１_３と、２入力の論理和ゲート（以下、「ＯＲ」という）１２_０〜１２_３を有している。ＡＮＤ１１_０〜１１_３の第２の入力側には論理値“１”が、ＯＲ１２_０〜１２_３の第２の入力側には論理値“０”が、常時与えられるようになっている。更に、ゲート回路１０は、４入力のＡＮＤ１３及びＯＲ１４を有しており、メモリ１のデータ出力端子ＤＯ０〜ＤＯ３が、これらのＡＮＤ１３及びＯＲ１４の入力側にそれぞれ接続されている。そして、ＡＮＤ１３及びＯＲ１４の出力側は、試験制御回路４０の入力端子ＭＨ１，ＭＬ１にそれぞれ接続されている。
【００１９】
ゲート回路２０は、ゲート回路１０とほぼ同様の構成で、メモリ２の各データ出力端子ＤＯ０〜ＤＯ７に第１の入力側が接続される２入力のＡＮＤ２１_０〜２１_７及びＯＲ２２_０〜２２_７と、このメモリ２のデータ出力端子ＤＯ０〜ＤＯ７が接続される８入力のＡＮＤ２３及びＯＲ２４を有している。ＡＮＤ２１_０〜２１_３の第２の入力側には、ゲート回路１０中のＡＮＤ１１_０〜１１_３の出力側がそれぞれ接続され、ＯＲ２２_０〜２２_３の第２の入力側には、ＯＲ１２_０〜１２_３の出力側がそれぞれ接続されている。ＡＮＤ２１_４〜２１_７の第２の入力側には“１”が、ＯＲ２２_４〜２２_７の第２の入力側には“０”が、常時与えられるようになっている。また、ＡＮＤ２３及びＯＲ２４の出力側は、試験制御回路４０の入力端子ＭＨ２，ＭＬ２にそれぞれ接続されている。
【００２０】
ゲート回路３０は、ゲート回路２０とほぼ同様の構成で、メモリ３の各データ出力端子ＤＯ０〜ＤＯ１５に第１の入力側が接続される２入力のＡＮＤ３１_０〜３１_１５及びＯＲ３２_０〜３２_１５と、このメモリ３のデータ出力端子ＤＯ０〜ＤＯ１５が接続される１６入力のＡＮＤ３３及びＯＲ３４を有している。ＡＮＤ３１_０〜３１_７の第２の入力側には、ゲート回路２０中のＡＮＤ２１_０〜２１_７の出力側がそれぞれ接続され、ＯＲ３２_０〜３２_７の第２の入力側には、ＯＲ２２_０〜２２_７の出力側がそれぞれ接続されている。ＡＮＤ３１_８〜３１_１５の第２の入力側には“１”が、ＯＲ３２_８〜３２_１５の第２の入力側には“０”が、常時与えられるようになっている。
【００２１】
ＡＮＤ３１_０〜３１_１５の出力側は、試験制御回路４０の入力端子ＤＯＨ０〜ＤＯＨ１５にそれぞれ接続され、ＯＲ３２_０〜３２_１５の出力側は、試験制御回路４０の入力端子ＤＩＬ０〜ＤＩＬ１５にそれぞれ接続されている。また、ＡＮＤ３３及びＯＲ３４の出力側は、試験制御回路４０の入力端子ＭＨ３，ＭＬ３にそれぞれ接続されている。
【００２２】
試験制御回路４０は、各ゲート回路１０〜３０から信号が与えられる入力端子の他、アドレス端子ＡＤ、データ端子ＤＯ、及び制御端子ＷＥ等の出力端子を有している。アドレス端子ＡＤは、各メモリ１〜３に対してアドレス信号を出力するものであり、データ端子ＤＯは試験データを出力するものであり、制御端子ＷＥは読み書き制御信号を出力するものである。これらのアドレス端子ＡＤ、データ端子ＤＯ、及び制御端子ＷＥは、共通の試験用バスを介して各メモリ１〜３のアドレス入力端子ＡＤ、データ入力端子ＤＩ、及び読み書き制御端子ＷＥにそれぞれ接続されている。
【００２３】
試験制御回路４０は、試験モードが指定されたときに、メモリ１〜３に対する“１”及び“０”のチェックを行う機能を有している。“１”のチェックは、１つのアドレスを指定してオール“１”のデータを書き込んだ後、そのアドレスのデータを読み出し、各ゲート回路１０〜３０から出力される信号に基づいて、誤りなく“１”のデータが書き込まれて読み出されたかをチェックするものである。同様に、“０”のチェックは、誤りなく“０”のデータが書き込まれて読み出されたかをチェックするものである。そして、すべてのアドレスに対するチェックが終了した時に、試験制御回路４０からチェック結果ＯＵＴが出力されるようになっている。
【００２４】
以下、図１におけるメモリ試験の動作を説明する。
まず、試験制御回路４０から０番地を指定するアドレス信号とオール“１”の試験データを出力し、読み書き制御信号によって書き込みを指定する。試験データを書き込んだ後、アドレス信号をそのままにして、読み書き制御信号によって読み出しを指定する。各メモリ１〜３の０番地に異常がなければ、これらの各メモリ１〜３のデータ出力端子ＤＯには、すべて“１”が出力される。これにより、各ゲート回路１０〜３０内のすべてのＡＮＤの出力信号は“１”となる。従って、試験制御回路４０では、入力端子ＤＩＨ０〜ＤＩＨ１５の中に“０”のものがあれば、故障が有ると判定する。この場合、入力端子ＭＨ１〜ＭＨ３をチェックすることにより、故障メモリを特定することができる。
【００２５】
次に、アドレス信号で０番地を指定したまま、試験制御回路４０からオール“０”の試験データを出力し、読み書き制御信号によって書き込みを指定する。試験データを書き込んだ後、アドレス信号をそのままにして、読み書き制御信号によって読み出しを指定する。各メモリ１〜３の０番地に異常がなければ、これらの各メモリ１〜３のデータ出力端子ＤＯには、すべて“０”が出力される。これにより、各ゲート回路１０〜３０内のすべてのＯＲの出力信号は“０”となる。試験制御回路４０では、入力端子ＤＩＬ０〜ＤＩＬ１５がすべて“０”であれば、メモリ１〜３の０番地は正常であると判定する。もしも、入力端子ＤＩＬ０〜ＤＩＬ１５の中に“１”のものがあれば、故障が有ると判定する。この場合、入力端子ＭＬ１〜ＭＬ３をチェックすることにより、故障メモリを特定することができる。
【００２６】
以下同様に、アドレス信号を順次カウントアップして、メモリ１〜３のすべての記憶領域のチェックを行い、チェック終了時にチェック結果ＯＵＴが出力される。
【００２７】
このように、本実施形態の組み込み型メモリ試験回路は、次の（１）〜（４）のような利点がある。
（１）各メモリ１〜３のデータ出力端子ＤＯの間を、ＡＮＤ及びＯＲの論理ゲートを介して順次接続するゲート回路１０〜３０と、最後のゲート回路３０の出力信号に基づいてメモリの故障を検出する試験制御回路４０を有している。これにより、メモリの数が増加しても各メモリのデータ出力端子ＤＯから試験制御回路４０までの配線数は増加せず、試験用の配線面積の増加を抑制することができる。
【００２８】
（２）例えば、メモリ２に設けられたゲート回路２０のように、前段のゲート回路１０からデータ出力端子ＤＯ４〜ＤＯ７に対応する信号が与えられない場合に、ＡＮＤ２１_４〜２１_７の第２の入力側に“１”を与え、ＯＲ２２_４〜２２_７の第２の入力側に“０”を与えるようにしている。これにより、ワード長の異なるメモリを同時に試験することが可能になる。
【００２９】
（３）ゲート回路１０〜３０は、すべてＡＮＤとＯＲの組み合わせで構成しているので、回路構成の標準化が可能になる。
（４）試験対象のメモリ１〜３毎に各データ出力端子の論理積及び論理和を出力するＡＮＤ１３及びＯＲ１４等と、これらのＡＮＤ１３及びＯＲ１４等の出力信号に基づいてメモリの故障を検出する試験制御回路４０を有している。これにより、故障メモリを特定することができる。
【００３０】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｆ）のようなものがある。
（ａ）試験対象となるメモリの数は任意である。
（ｂ）試験対象となるメモリのワード長は任意である。
【００３１】
（ｃ）不良メモリの特定を必要としない場合は、メモリ毎に設けられたＡＮＤ１３，ＯＲ１３等の論理ゲートは不要となる。
（ｄ）試験対象のメモリに対する書き込みと読み出しの順序は任意である。例えば、すべてのアドレスに“１”を書き込んだ後、各アドレスの内容を順次読み出してチェックするようにしても良い。
【００３２】
（ｅ）チェック結果ＯＵＴの出力タイミングはチェック終了時に限定されず、故障が有ると判定された時点で直ちに出力するようにしても良い。これにより、それ以降のチェックを停止し、試験時間を短縮することができる。
（ｆ）ＬＳＩに組み込んだメモリ試験回路として説明したが、プリント基板等に組み込むこともできる。
【００３３】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、試験対象の各メモリのデータ出力端子の間を、論理ゲートを介して順次接続する第１〜第Ｎの論理演算手段と、最後の第Ｎの論理演算手段の出力信号に基づいてメモリの故障を検出する第１及び第２の検出手段を有している。これにより、メモリの数が増加しても各メモリのデータ出力端子から検出手段までの配線数は増加しない。従って、試験用の配線面積の増加を抑制することができる。
【００３４】
更に、試験対象の各メモリのワード長が異なって、前段の論理演算手段から対応する論理積及び論理和が出力されない場合、対応する信号として論理値１及び論理値０を与えるようにしている。これにより、すべての論理演算手段を同一構成にすることが可能になり、ワード長の異なるメモリを同時に試験できると共に、回路の標準化が可能になるという効果がある。
【００３５】
第２の発明によれば、試験対象のメモリ毎に各データ出力端子の論理積及び論理和を出力する論理積手段及び論理和手段と、これらの論理積手段及び論理和手段の出力信号に基づいてメモリの故障を検出する第３及び第４の検出手段を有している。これにより、第１及び第２の発明の効果に加えて、故障メモリを特定することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施形態を示す組み込み型メモリ試験回路の構成図である。
【図２】従来のＢＩＳＴ回路が組み込まれたＬＳＩの一例を示す構成図である。
【符号の説明】
１〜３メモリ
１０〜３０ゲート回路
４０試験制御回路
１１，１３，２１，２３，３１，３３ＡＮＤ（論理積ゲート）
１２，１４，２２，２４，３２，３４ＯＲ（論理和ゲート）

Claims

任意のワード長を有する第１から第Ｎまでの複数のメモリを備えたシステムに組み込まれ、試験モード時に該複数のメモリを試験する組み込み型メモリ試験回路であって、
前記第１から第Ｎまでの複数のメモリの同一アドレスに論理値１または論理値０のデータを同時に書き込むと共に、書き込んだデータの読み出しを制御する読み書き制御手段と、
前記第１のメモリのデータ出力端子毎に設けられ、該データ出力端子の信号と論理値１との論理積を出力すると共に、該データ出力端子の信号と論理値０との論理和を出力する第１の論理演算手段と、
前記第２から第Ｎまでの各メモリのデータ出力端子毎に設けられ、それぞれ前記第１から第Ｎ−１までの論理演算手段から出力される論理積の信号と対応する該データ出力端子の信号との論理積を出力すると共に、前記第１から第Ｎ−１のメモリに対応するデータ出力端子が存在しない場合は、該データ出力端子の信号と論理値１との論理積を出力し、該第１から第Ｎ−１までの論理演算手段から出力される論理和の信号と対応する該データ出力端子の信号との論理和を出力すると共に、前記第１から第Ｎ−１のメモリに対応するデータ出力端子が存在しない場合は、該データ出力端子の信号と論理値０との論理和を出力する第２から第Ｎまでの論理演算手段と、
前記第１から第Ｎまでの複数のメモリに論理値１を書き込んで読み出した時に、前記第Ｎの論理演算手段から出力される論理積に基づいて該メモリの故障を検出する第１の検出手段と、
前記第１から第Ｎまでの複数のメモリに論理値０を書き込んで読み出した時に、前記第Ｎの論理演算手段から出力される論理和に基づいて該メモリの故障を検出する第２の検出手段とを、
備えたことを特徴とする組み込み型メモリ試験回路。
前記第１から第Ｎまでの複数のメモリ毎に、各メモリのデータ出力端子の信号の論理積を出力する論理積手段と、
前記第１から第Ｎまでの複数のメモリ毎に、各メモリのデータ出力端子の信号の論理和を出力する論理和手段と、
前記第１から第Ｎまでの複数のメモリに論理値１を書き込んで読み出した時に、前記論理積手段から出力される論理積に基づいて該メモリの故障を検出する第３の検出手段と、
前記第１から第Ｎまでの複数のメモリに論理値０を書き込んで読み出した時に、前記論理和手段から出力される論理和に基づいて該メモリの故障を検出する第４の検出手段とを、
設けたことを特徴とする請求項１記載の組み込み型メモリ試験回路。