JPS61182587A - 相補論理ゲートを使つて電子部品の故障をテストする方法 - Google Patents
相補論理ゲートを使つて電子部品の故障をテストする方法Info
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- JPS61182587A JPS61182587A JP61013596A JP1359686A JPS61182587A JP S61182587 A JPS61182587 A JP S61182587A JP 61013596 A JP61013596 A JP 61013596A JP 1359686 A JP1359686 A JP 1359686A JP S61182587 A JPS61182587 A JP S61182587A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、一般に、それぞれの電子部品がその状態を表
わすデジタル部品信号を出す一層の電子部品内の故障を
テストする方法に関するものである。この方法では、理
論的に部品信号の論理積（ＡＮＤ）または論理積否定（
ＮＡＮＤ）関数であるテストゲート信号を生成させ、理
論的に部品信号の全てを論理的“Ｏ″ （すなわち、“
偽り”状態）にする情報パターンを電子部品に加えて、
テストゲート信号を観察する。また、本発明は、それぞ
れの電子部品がその状態を表わすデジタル部品信号を出
す一層の電子部品と、前記一群の電子部品内の故障をテ
ストするテスト手段とで構成された電子デジタル回路に
関するものであり、テスト手段は、部品信号の論理積（
ＡＮＤ）関数または論理積否定（ＮＡＮＤ）関数のいず
れかであるテストゲート信号をその出力側に発生するテ
ストゲートを備えている。
わすデジタル部品信号を出す一層の電子部品内の故障を
テストする方法に関するものである。この方法では、理
論的に部品信号の論理積（ＡＮＤ）または論理積否定（
ＮＡＮＤ）関数であるテストゲート信号を生成させ、理
論的に部品信号の全てを論理的“Ｏ″ （すなわち、“
偽り”状態）にする情報パターンを電子部品に加えて、
テストゲート信号を観察する。また、本発明は、それぞ
れの電子部品がその状態を表わすデジタル部品信号を出
す一層の電子部品と、前記一群の電子部品内の故障をテ
ストするテスト手段とで構成された電子デジタル回路に
関するものであり、テスト手段は、部品信号の論理積（
ＡＮＤ）関数または論理積否定（ＮＡＮＤ）関数のいず
れかであるテストゲート信号をその出力側に発生するテ
ストゲートを備えている。
（発明が解決しようとする問題点）
電子装置のデジタル部分の故障をテストする技術は多数
開発されている。これらの技術は、一般に、装置のデジ
タル部品に論理的“１”と“Ｏ”の適当なパターンを加
え、部品からの出力信号を観察することから成っている
。例としては、米国特許第４，０６１，９０８号を参照
されたい。信号を運ぶ回線が装置内に埋没していて外部
試験装置が出力信号にアクセスすることが困難であれば
、部品をテストする問題は、より一層難かしくなる。特
に、典型的な大規模集積回路（ＩＣ）の限られたピンの
数でＩＣの内部状態を観察するには、厳しい限界がある
。
開発されている。これらの技術は、一般に、装置のデジ
タル部品に論理的“１”と“Ｏ”の適当なパターンを加
え、部品からの出力信号を観察することから成っている
。例としては、米国特許第４，０６１，９０８号を参照
されたい。信号を運ぶ回線が装置内に埋没していて外部
試験装置が出力信号にアクセスすることが困難であれば
、部品をテストする問題は、より一層難かしくなる。特
に、典型的な大規模集積回路（ＩＣ）の限られたピンの
数でＩＣの内部状態を観察するには、厳しい限界がある
。
フォスター他の論文“連想記憶アドレス型ライン・ドラ
イバーの検査”、Ｉ Ｂ Ｍ Ｔｅｃｈ、 Ｄｉｓｃ。
イバーの検査”、Ｉ Ｂ Ｍ Ｔｅｃｈ、 Ｄｉｓｃ。
Ｂｕｌｌ、、 Ｖｏｗ、 １３．１９７１年５月、３
８６７−３８６８頁には、記憶装置に対する一対のアド
レス・ラインを制御するライン・ドライバーをテストす
る場合の前記困難さを克服する１つの試みが記載されて
いる。ライン・ドライバーは、特別の記憶装置を構成す
るテスト・セルの出力信号に応答するＮＡＮＤゲートに
よって、故障の有無がテストされるようになっている。
８６７−３８６８頁には、記憶装置に対する一対のアド
レス・ラインを制御するライン・ドライバーをテストす
る場合の前記困難さを克服する１つの試みが記載されて
いる。ライン・ドライバーは、特別の記憶装置を構成す
るテスト・セルの出力信号に応答するＮＡＮＤゲートに
よって、故障の有無がテストされるようになっている。
上記フォスタの方法の欠点は、テスト手順を遂行するの
に、大量のオンチップ・テスト回路が必要なことである
。その上、その方法は、通常動作の聞咎対のアドレス・
ライン上に正反対の２進信号が存在していることに依存
している。したがって、出力信号にアクセスすることが
困難な一層の電子部品の故障をテストする場合、必要な
オンチップテスト回路が少なくてすむより一般的な方法
が得られれば望ましい。
に、大量のオンチップ・テスト回路が必要なことである
。その上、その方法は、通常動作の聞咎対のアドレス・
ライン上に正反対の２進信号が存在していることに依存
している。したがって、出力信号にアクセスすることが
困難な一層の電子部品の故障をテストする場合、必要な
オンチップテスト回路が少なくてすむより一般的な方法
が得られれば望ましい。
（問題点を解決するための手段）
本発明による、一群の電子部品の故障をテストする方法
は、 理論的に部品信号の論理和（ＯＲ）または論理和否定（
ＮＯＲ）関数である第１ゲート信号を作ること（テスト
ゲート信号は第２ゲート信号と定義する）、 理論的に部品信号の全てを、それぞれ論理的“θ″と“
１”にする第１および第２情報パターンを電子部品に加
えてゲート信号を観察すること、および 観察ステップにおいてゲート信号として生じた実際値と
ゲート信号の対応する理論（故障のない状態における）
値とを比較すること、 が特徴である。部品信号を切り換えさせる入力データに
応じて、その部品信号が論理的“０” （すなわち、“
偽り”状態、以下通例により“０”と呼ぶ）から論理的
“１” （すなわち、“真”状態、以下通例により“１
″と呼ぶ）、またはその逆に切り換わらない場名には、
部品の１つに故障がある。すなわち、部品信号は、“０
”か“１″のどちらかに１停留する（Ｓｔｕｃｋ ａｔ
）。同様に、ゲート信号を切り換えさせる入力データに
応じてゲート信号が切り換らない場合には、第１および
第２ゲート信号の一方に“停留” （Ｓｔｕｃｋ ａｔ
）故障が存在する。
は、 理論的に部品信号の論理和（ＯＲ）または論理和否定（
ＮＯＲ）関数である第１ゲート信号を作ること（テスト
ゲート信号は第２ゲート信号と定義する）、 理論的に部品信号の全てを、それぞれ論理的“θ″と“
１”にする第１および第２情報パターンを電子部品に加
えてゲート信号を観察すること、および 観察ステップにおいてゲート信号として生じた実際値と
ゲート信号の対応する理論（故障のない状態における）
値とを比較すること、 が特徴である。部品信号を切り換えさせる入力データに
応じて、その部品信号が論理的“０” （すなわち、“
偽り”状態、以下通例により“０”と呼ぶ）から論理的
“１” （すなわち、“真”状態、以下通例により“１
″と呼ぶ）、またはその逆に切り換わらない場名には、
部品の１つに故障がある。すなわち、部品信号は、“０
”か“１″のどちらかに１停留する（Ｓｔｕｃｋ ａｔ
）。同様に、ゲート信号を切り換えさせる入力データに
応じてゲート信号が切り換らない場合には、第１および
第２ゲート信号の一方に“停留” （Ｓｔｕｃｋ ａｔ
）故障が存在する。
本発明による電子回路は、テスト手段がさらに部品信号
の論理和（ＯＲ）または論理和否定（ＮＯＲ）のどちら
かである第１ゲート信号をその出力側に発生する第１ゲ
ートを備えていることが特徴である。ここで、テストゲ
ートとテストゲート信号を、それぞれ第２ゲートと第２
ゲート信号と定義する。
の論理和（ＯＲ）または論理和否定（ＮＯＲ）のどちら
かである第１ゲート信号をその出力側に発生する第１ゲ
ートを備えていることが特徴である。ここで、テストゲ
ートとテストゲート信号を、それぞれ第２ゲートと第２
ゲート信号と定義する。
入力情報パターンに応じて、素子たとえば部品またはゲ
ートの１つが出すデジタル出力データの説明において、
ここで使用するとき、“理論的”または“理論的に”の
語は、素子に停留故障が存在していない場合に予想され
る固有の出力データを表わす。すなわち、“理論的”デ
ジタル出力データは、素子が正常に動作しているときに
生じたデータである。
ートの１つが出すデジタル出力データの説明において、
ここで使用するとき、“理論的”または“理論的に”の
語は、素子に停留故障が存在していない場合に予想され
る固有の出力データを表わす。すなわち、“理論的”デ
ジタル出力データは、素子が正常に動作しているときに
生じたデータである。
本方法および本電子回路では、理論的に部品信号の全て
を“０”にする情報パターンを部品に加えて、ゲート信
号を観察する。同様に、理論的に部品信号の全てを“１
”にする情報パターンを加えてゲート信号を観察する。
を“０”にする情報パターンを部品に加えて、ゲート信
号を観察する。同様に、理論的に部品信号の全てを“１
”にする情報パターンを加えてゲート信号を観察する。
続いて、これら２つの操作においてゲート信号として生
じた実際値とゲート信号の理論値とをそれぞれ比較する
。実際値と理論値との一対一の一致は、部品信号のどれ
もが“θ″または１”に停留して（Ｓｔｕｃｋ ａｔ）
ないことを示す。
じた実際値とゲート信号の理論値とをそれぞれ比較する
。実際値と理論値との一対一の一致は、部品信号のどれ
もが“θ″または１”に停留して（Ｓｔｕｃｋ ａｔ）
ないことを示す。
もし、一対一の一致が生じなければ、通常は、部品やゲ
ートに、少なくとも１個の停留故障が存在する。この不
一致は、誤りの典型を示している。
ートに、少なくとも１個の停留故障が存在する。この不
一致は、誤りの典型を示している。
通常は、できるだけ多くの故障を分離するため、さらに
テストが実行される。このテストは、部品信号に“ロー
リング（ｒｏｌｌｉｎｇ ） ０”または“ローリング
１”、パターン、もしくはその両方を使用することを含
んでいることが好ましい。
テストが実行される。このテストは、部品信号に“ロー
リング（ｒｏｌｌｉｎｇ ） ０”または“ローリング
１”、パターン、もしくはその両方を使用することを含
んでいることが好ましい。
本発明は、部品信号にアクセスすることが困難である装
置たとえばＩＣの内部電子部品をテストするのに特に適
している。ＩＣに組み込む必要のある唯一の付加回路は
、相補ゲートである。少数のテストパターンを用いて停
留故障の場所を決定することができる。本方法は、テス
トする部品の個々の特性によって制限されないので、広
い用途を有している。
置たとえばＩＣの内部電子部品をテストするのに特に適
している。ＩＣに組み込む必要のある唯一の付加回路は
、相補ゲートである。少数のテストパターンを用いて停
留故障の場所を決定することができる。本方法は、テス
トする部品の個々の特性によって制限されないので、広
い用途を有している。
本発明による電子デジタル回路の好ましい実施例は、デ
ジタル回路が１個の半導体基板の上に集積されているこ
と、そして第１および第２ゲートの出力がボンディング
・パッドに接続されていることが特徴である。このよう
な集積回路は、前記ボンディング・パッドに容易にアク
セスできるので、たとえば“パッケージング”前に、本
発明による方法でテストすることが可能である。しかし
、前記ボンディング・パッドは、外部接続ピンに接続さ
れていることが必要である。ボンディング・バンドが前
記ピンに接続されていれば、パッケージ回路を随時テス
トすることが可能である。もしボンディング・バンドが
前記ピンに接続されていなければ、テストはパフケージ
ング前にしか実行できないが、集積デバイスに対する接
続ピンの総数は増えない。それらの接続ピンは、本発明
によるテスト手段を構成するものではない。
ジタル回路が１個の半導体基板の上に集積されているこ
と、そして第１および第２ゲートの出力がボンディング
・パッドに接続されていることが特徴である。このよう
な集積回路は、前記ボンディング・パッドに容易にアク
セスできるので、たとえば“パッケージング”前に、本
発明による方法でテストすることが可能である。しかし
、前記ボンディング・パッドは、外部接続ピンに接続さ
れていることが必要である。ボンディング・バンドが前
記ピンに接続されていれば、パッケージ回路を随時テス
トすることが可能である。もしボンディング・バンドが
前記ピンに接続されていなければ、テストはパフケージ
ング前にしか実行できないが、集積デバイスに対する接
続ピンの総数は増えない。それらの接続ピンは、本発明
によるテスト手段を構成するものではない。
（実施例）
以下、図面を参照して好ましい実施例を説明するが、図
面および以下の説明において、同一または非常によ（似
た部品は、同一参照記号を用いて表示しである。図中の
電界効果トランジスタ（ＦＥＴ）は、全てＮチャンネル
絶縁ゲート型トランジスタである。ディプレッション型
ＦＥＴのチャンネル領域は、エンハンスメント型ＦＥＴ
と区別するため特に太く示しである。
面および以下の説明において、同一または非常によ（似
た部品は、同一参照記号を用いて表示しである。図中の
電界効果トランジスタ（ＦＥＴ）は、全てＮチャンネル
絶縁ゲート型トランジスタである。ディプレッション型
ＦＥＴのチャンネル領域は、エンハンスメント型ＦＥＴ
と区別するため特に太く示しである。
本方法に従って、多くの種類の電子デバイスを停留故障
についてテストすることができる。第１図に示すような
部分１０を含んでいる集積回路（ＩＣ）は、そのような
１つのデバイスである。
についてテストすることができる。第１図に示すような
部分１０を含んでいる集積回路（ＩＣ）は、そのような
１つのデバイスである。
テストする回路は、ここでは部品Ｃ１、Ｃ２、およびＣ
３で代表される一層の本質的に同じ電子部品である。各
部品Ｃ１、Ｃ２またはＣ３は、対応する入力信号１１、
Ｉ２またはＩ３に応答し、その部品の状態を表わす対応
するデジタル出力信号Ｓ１、Ｓ２、またはＳ３を発生す
る。１つの信号として図示しであるが、各人力■１、Ｉ
２またはＩ３は、２つ以上の信号で構成することができ
る。
３で代表される一層の本質的に同じ電子部品である。各
部品Ｃ１、Ｃ２またはＣ３は、対応する入力信号１１、
Ｉ２またはＩ３に応答し、その部品の状態を表わす対応
するデジタル出力信号Ｓ１、Ｓ２、またはＳ３を発生す
る。１つの信号として図示しであるが、各人力■１、Ｉ
２またはＩ３は、２つ以上の信号で構成することができ
る。
それぞれ、部品信号８１〜Ｓ３を伝える回線・Ｌｌ、Ｌ
２およびＬ３は、ＩＣの入出力ピンに接続されていない
ので、ＩＣの最終パッシベーション後は、非破壊的に調
べることはできない。
２およびＬ３は、ＩＣの入出力ピンに接続されていない
ので、ＩＣの最終パッシベーション後は、非破壊的に調
べることはできない。
回線Ｌ１〜Ｌ３に結合された部品０１〜Ｃ３は、いろい
ろなものであってもよい。たとえば、部品０１〜Ｃ３は
、回線Ｌ１〜Ｌ３で形成されたデジタル・パスのための
ライン・ドライバであってもよい。別な例として、部品
０１〜Ｃ３は、出力信号が回線Ｌ１〜Ｌ３上で運ばれる
記憶セルであってもよい、その他の可能性として、アナ
ログ・デジタル交換器、各種の論理ゲート、検出増幅器
がある。
ろなものであってもよい。たとえば、部品０１〜Ｃ３は
、回線Ｌ１〜Ｌ３で形成されたデジタル・パスのための
ライン・ドライバであってもよい。別な例として、部品
０１〜Ｃ３は、出力信号が回線Ｌ１〜Ｌ３上で運ばれる
記憶セルであってもよい、その他の可能性として、アナ
ログ・デジタル交換器、各種の論理ゲート、検出増幅器
がある。
部品０１〜Ｃ３のテストは、ＩＣ部分１０の中に設けら
れた多入力相補論理ゲートＡ、Ｂで実行される。ゲート
Ａ、Ｂの入力端子は、回線Ｌ１〜Ｌ３を介して部品０１
〜Ｃ３に接続されている。
れた多入力相補論理ゲートＡ、Ｂで実行される。ゲート
Ａ、Ｂの入力端子は、回線Ｌ１〜Ｌ３を介して部品０１
〜Ｃ３に接続されている。
ゲー）Ａは、出力信号ＯＡを発生するＯＲまたはＮＯＲ
ゲートとして構成されている。ゲートＢは、出力信号Ｏ
Ｂを発生するＡＮＤまたはＮＡＮＤゲートとして構成さ
れている。これにより、４つの異なる相補配列が得られ
る。ゲートＡ、Ｂが正常に動作すれば、ゲート信号ＯＡ
は、信号８１〜Ｓ３の論理和（ＯＲ）関数または論理和
否定（ＮＯＲ）関数であり、他方ゲート信号ＯＢはそれ
らの論理積（ＡＮＤ）関数または論理積否定（ＮＡＮＤ
）関数である。信号ＯＡ、ＯＢは、ＩＣの出力ピンから
取り出すことが可能である。
ゲートとして構成されている。ゲートＢは、出力信号Ｏ
Ｂを発生するＡＮＤまたはＮＡＮＤゲートとして構成さ
れている。これにより、４つの異なる相補配列が得られ
る。ゲートＡ、Ｂが正常に動作すれば、ゲート信号ＯＡ
は、信号８１〜Ｓ３の論理和（ＯＲ）関数または論理和
否定（ＮＯＲ）関数であり、他方ゲート信号ＯＢはそれ
らの論理積（ＡＮＤ）関数または論理積否定（ＮＡＮＤ
）関数である。信号ＯＡ、ＯＢは、ＩＣの出力ピンから
取り出すことが可能である。
ゲー）Ａ、Ｂの内部構成は、ゲートがそれぞれＯＲ／Ｎ
ＯＲおよびＡＮＤ／ＮＡＮＤの相補論理機能を果しさえ
すれば、特に重要ではない。たとえば、ゲートＡが反転
（ｉｎｖｅｒｔｅａ）入力によってＮＡＮＤまたはＡＮ
Ｄゲートとして構成される事実は、ド・モルガンの定理
に基づき、ゲートＡはなおＯＲゲートまたはＮＯＲゲー
トとして機能するので、本テスト方法には影響はない。
ＯＲおよびＡＮＤ／ＮＡＮＤの相補論理機能を果しさえ
すれば、特に重要ではない。たとえば、ゲートＡが反転
（ｉｎｖｅｒｔｅａ）入力によってＮＡＮＤまたはＡＮ
Ｄゲートとして構成される事実は、ド・モルガンの定理
に基づき、ゲートＡはなおＯＲゲートまたはＮＯＲゲー
トとして機能するので、本テスト方法には影響はない。
同様な注釈は、ゲートＢが、反転入力によって、ＮＯＲ
ゲートまたはＯＲゲートとして構成される場合にも当て
はまる。
ゲートまたはＯＲゲートとして構成される場合にも当て
はまる。
便宜上、停留（Ｓｔｕｃｋ ａｔ）故障をＳ−Ａ”故障
と呼ぶ。入力１１、Ｉ２またはＩ３が論理出力の変化を
生じさせるように変化しても、出力Ｓ１、Ｓ２またはＳ
３が０”または“１”のままであるときは、部品Ｃ１Ｃ
２またはＣ３内にＳ−Ａ故障がある。同様に、信号８１
〜Ｓ３の適当な変化に応じて出力ＯＡまたはＯＢが変化
しないときは、ゲートＡまたはＢ内にＳ−Ａ故障が存在
する。
と呼ぶ。入力１１、Ｉ２またはＩ３が論理出力の変化を
生じさせるように変化しても、出力Ｓ１、Ｓ２またはＳ
３が０”または“１”のままであるときは、部品Ｃ１Ｃ
２またはＣ３内にＳ−Ａ故障がある。同様に、信号８１
〜Ｓ３の適当な変化に応じて出力ＯＡまたはＯＢが変化
しないときは、ゲートＡまたはＢ内にＳ−Ａ故障が存在
する。
Ｓ−Ａ故障についてテストする場合、最初のステップは
、理論的に信号８１〜Ｓ３の全てが“０”、すなわち“
偽り”になるように入力！１〜■３を調整することであ
る。これは、“全部Ｏ”パターンの提供と呼ばれる。こ
のステップにおける出力ＯＡ、ＯＢの値を観察するため
に、通常の試験装置が使用される。第２のステップは、
理論的に信号８１〜Ｓ３の全てが“１”、すなわち“真
”であるように、入力ｒｔ〜■３を調整することである
。これは、“全部１”パターンの提供と呼ばれる。同様
に、第２のステップにおいてＯＡ値とＯＢ値が観察され
る。これらのステップの実行順序は、勿論重要なことで
はない。
、理論的に信号８１〜Ｓ３の全てが“０”、すなわち“
偽り”になるように入力！１〜■３を調整することであ
る。これは、“全部Ｏ”パターンの提供と呼ばれる。こ
のステップにおける出力ＯＡ、ＯＢの値を観察するため
に、通常の試験装置が使用される。第２のステップは、
理論的に信号８１〜Ｓ３の全てが“１”、すなわち“真
”であるように、入力ｒｔ〜■３を調整することである
。これは、“全部１”パターンの提供と呼ばれる。同様
に、第２のステップにおいてＯＡ値とＯＢ値が観察され
る。これらのステップの実行順序は、勿論重要なことで
はない。
次に、“全部０”ステップおよび“全部１”ステップに
おいて生じたＯＡおよびＯＢの値がそれぞれ、理論的、
すなわち“正常な”ＯＡおよびＯＢ値と比較される。も
し一対一の一致があれば、どの部品出力８１〜Ｓ３も停
留していない。また、ゲートＡまたはゲートＢはどちら
も停留していない。ＯＡおよびＯＢの実際値と理論値と
の不一致は、ＩＣ部分１０の中に１個またはそれ以上の
Ｓ−Ａ故障があることを示している。この不一致により
、各Ｓ−Ａ故障の種類と場所に関する部分的情報が得ら
れる。
おいて生じたＯＡおよびＯＢの値がそれぞれ、理論的、
すなわち“正常な”ＯＡおよびＯＢ値と比較される。も
し一対一の一致があれば、どの部品出力８１〜Ｓ３も停
留していない。また、ゲートＡまたはゲートＢはどちら
も停留していない。ＯＡおよびＯＢの実際値と理論値と
の不一致は、ＩＣ部分１０の中に１個またはそれ以上の
Ｓ−Ａ故障があることを示している。この不一致により
、各Ｓ−Ａ故障の種類と場所に関する部分的情報が得ら
れる。
Ｓ−Ａ故障に関するさらに詳しいデータは、“ローリン
グＯ”テストまたは（および）“ローリング１”テスト
を実行して得ることが好ましい。
グＯ”テストまたは（および）“ローリング１”テスト
を実行して得ることが好ましい。
“ローリング０”テストは、信号８１〜Ｓ３の選択され
た１つが理論的に“正常”状態において“Ｏ” （偽り
）になり、残りの信号が理論的に“正常”状態において
“１” （真）になるように、入力１１〜■３の値を調
整することから成る。この調整は、それぞれの信号８１
〜Ｓ３について順次実行される。１０−リング１″テス
トは、丁度正反対゛であり、それぞれの信号８１〜Ｓ３
が、順番に、理論的に“１”になり、残りの信号が理論
的に０″になるように、入力１１〜Ｉ３の値を順次調整
することから成る。
た１つが理論的に“正常”状態において“Ｏ” （偽り
）になり、残りの信号が理論的に“正常”状態において
“１” （真）になるように、入力１１〜■３の値を調
整することから成る。この調整は、それぞれの信号８１
〜Ｓ３について順次実行される。１０−リング１″テス
トは、丁度正反対゛であり、それぞれの信号８１〜Ｓ３
が、順番に、理論的に“１”になり、残りの信号が理論
的に０″になるように、入力１１〜Ｉ３の値を順次調整
することから成る。
次に、特別な実例でテスト方法の特徴をより明確に明ら
かにする。ゲートＡがＮＯＲゲートで、ゲートＢがＡＮ
Ｄゲートである実例について検討する。ＮＯＲゲートＡ
の出力ＯＡは、（理論的に）８１〜Ｓ３の全てが“０”
のときだけ“１”である。ＡＮＤゲートＢの出力ＯＢは
、（理論的に）８１〜Ｓ３の全てが“１”のときだけ“
１”である。
かにする。ゲートＡがＮＯＲゲートで、ゲートＢがＡＮ
Ｄゲートである実例について検討する。ＮＯＲゲートＡ
の出力ＯＡは、（理論的に）８１〜Ｓ３の全てが“０”
のときだけ“１”である。ＡＮＤゲートＢの出力ＯＢは
、（理論的に）８１〜Ｓ３の全てが“１”のときだけ“
１”である。
表Ｉは、“全部０”および“全部１”ステップのおいて
生じる可能性があるＯＡとＯＢのさまざまな組合せを示
す。“５−Ａ−０”は、Ｏ停留故障（Ｓｔｕｃｋ ａｔ
Ｏ）を、”５−Ａ−１″は、１停留故障（Ｓｔｕｃｋ
ａｔ １）を意味する。理論的結果として、（ＯＡ、
ＯＢ）は、“全部０”ステップのとき（１、Ｏ）であり
、“全部１”ステップのとき（０，１）である。もしＯ
ＡおよびＯＢが実際にこれらの値をとれば、信号Ｓ１〜
Ｓ３、ＡまたはＢは、どれも停留していない。
生じる可能性があるＯＡとＯＢのさまざまな組合せを示
す。“５−Ａ−０”は、Ｏ停留故障（Ｓｔｕｃｋ ａｔ
Ｏ）を、”５−Ａ−１″は、１停留故障（Ｓｔｕｃｋ
ａｔ １）を意味する。理論的結果として、（ＯＡ、
ＯＢ）は、“全部０”ステップのとき（１、Ｏ）であり
、“全部１”ステップのとき（０，１）である。もしＯ
ＡおよびＯＢが実際にこれらの値をとれば、信号Ｓ１〜
Ｓ３、ＡまたはＢは、どれも停留していない。
次に第２ａ図を参照して、ＮＯＲゲートＡとＡＮＤゲー
トＢに対する“全部Ｏ”パターンの使用を説明する。“
全部０”ステップのときＯＡについてのみ不一致が生じ
る事例を検討する。これは、８１〜Ｓ３のうち少なくと
も１つ（全部ではない）が、たとえば第２ａ図のように
、Ｓｌが５−Ａ−１であることを示すことがある。他方
、これは、ゲートＡ内の５−Ａ−０故障を示すこともあ
る。
トＢに対する“全部Ｏ”パターンの使用を説明する。“
全部０”ステップのときＯＡについてのみ不一致が生じ
る事例を検討する。これは、８１〜Ｓ３のうち少なくと
も１つ（全部ではない）が、たとえば第２ａ図のように
、Ｓｌが５−Ａ−１であることを示すことがある。他方
、これは、ゲートＡ内の５−Ａ−０故障を示すこともあ
る。
“ローリング０”テストは、可能性のある故障の場所を
より詳しく決定するために行なう。表■は、“ローリン
グＯ”テストにより生じると思われる結果の例を示す。
より詳しく決定するために行なう。表■は、“ローリン
グＯ”テストにより生じると思われる結果の例を示す。
信号Ｓ１が５−Ａ−１であると仮定すると、“ローリン
グ０′″が８１に達したとき、ＯＢは“１”になること
によってこの故障を識別する。ＯＡは依然して５−Ａ−
０であるかもしれない。本方法では、これを、これ以上
明らかにすることはできない、しかしながら、もし、“
ローリング０″テストのどの時点においても、ＯＢが１
１１にならなければ、ゲートＡは５−Ａ−０であるが、
８１〜Ｓ３はどれも停留しない。
グ０′″が８１に達したとき、ＯＢは“１”になること
によってこの故障を識別する。ＯＡは依然して５−Ａ−
０であるかもしれない。本方法では、これを、これ以上
明らかにすることはできない、しかしながら、もし、“
ローリング０″テストのどの時点においても、ＯＢが１
１１にならなければ、ゲートＡは５−Ａ−０であるが、
８１〜Ｓ３はどれも停留しない。
同様に、′全部１″ステップのときＯＢについてだけ不
一致が生じる事例を検討する。この事例は、Ｓ１〜Ｓ３
のうち１またはそれ以上（全部ではない）が、たとえば
第２ｂ図のように、Ｓ２が５−Ａ−０であることを意味
することがある。また、この不一致は、ゲートＢが５−
Ａ−０故障であることを示すこともある。
一致が生じる事例を検討する。この事例は、Ｓ１〜Ｓ３
のうち１またはそれ以上（全部ではない）が、たとえば
第２ｂ図のように、Ｓ２が５−Ａ−０であることを意味
することがある。また、この不一致は、ゲートＢが５−
Ａ−０故障であることを示すこともある。
次に、“ローリング１″テストは、可能性のある故障の
場所を決定するために行なう。表■は、典型的な結果を
示す。“ローリング１”が信号２に達したとき、ＯＡは
、“θ″になって、５−Ａ−〇であることを識別する。
場所を決定するために行なう。表■は、典型的な結果を
示す。“ローリング１”が信号２に達したとき、ＯＡは
、“θ″になって、５−Ａ−〇であることを識別する。
もし“ローリング１″テスト全体を通じてＯＡが１１”
にとどまっていれば、８１〜Ｓ３はどれも停留しないが
、ゲートＢに５−Ａ−０故障が生じる。
にとどまっていれば、８１〜Ｓ３はどれも停留しないが
、ゲートＢに５−Ａ−０故障が生じる。
表Ｔ、Ａ＝ＮＯＲゲート、Ｂ＝ＡＮＤゲートの場合、起
りうる結果 残りの７つの組合せ 起りえない 表ｎ、Ａ＝ＮＯＲゲート、Ｂ＝ＡＮＤゲートの場合、少
なくとも１個の部品信号が５−Ａ−１、または（および
）ＯＡが５−Ａ−０である、１０−リングＯ″パターン
を使用した典型的な結果 ＳＩ Ｓ２ Ｓ３ ０Ａ ＯＢ
意 味０→１１１００→Ｉ Ｓｌは“１
″に停留する１ ０ １ ０ ０ Ｓ２
は停留しない１ １ ０ ０ ０ Ｓ３は停
留しない表■、ゲートＡ＝ＮＯＲゲート、ゲートＢ＝Ａ
ＮＤゲートの場合、少なくとも１個の部品信号が５−Ａ
−０，または（および）ＯＢが５−Ａ−０である、“ロ
ーリング１”パターンを使用した典型的結果 ＳＩ Ｓ２ Ｓ３ σＡ ＯＢ
意 味１ ０ ０ １ ０
Ｓｌは停留しない０１→００１→０ ０ Ｓ２は′Ｏ
”に停留する０ ０ １ １ ０ Ｓ３は
停留しないもし、′全部１”ステップのときＯＡについ
てのみ不一致が生じれば、表Ｉに示すようにゲートＡは
５−Ａ−１である、８１〜Ｓ３はどれも５−Ａ−０でな
いが、８１〜Ｓ３のうち１個またはそれ以上（全部では
ない）が５−Ａ−１であるかもしれない。もしあれば、
８１〜Ｓ３のどれが５−Ａ−１であるかを識別するため
に、“ローリングＯ”テストが実行される。
りうる結果 残りの７つの組合せ 起りえない 表ｎ、Ａ＝ＮＯＲゲート、Ｂ＝ＡＮＤゲートの場合、少
なくとも１個の部品信号が５−Ａ−１、または（および
）ＯＡが５−Ａ−０である、１０−リングＯ″パターン
を使用した典型的な結果 ＳＩ Ｓ２ Ｓ３ ０Ａ ＯＢ
意 味０→１１１００→Ｉ Ｓｌは“１
″に停留する１ ０ １ ０ ０ Ｓ２
は停留しない１ １ ０ ０ ０ Ｓ３は停
留しない表■、ゲートＡ＝ＮＯＲゲート、ゲートＢ＝Ａ
ＮＤゲートの場合、少なくとも１個の部品信号が５−Ａ
−０，または（および）ＯＢが５−Ａ−０である、“ロ
ーリング１”パターンを使用した典型的結果 ＳＩ Ｓ２ Ｓ３ σＡ ＯＢ
意 味１ ０ ０ １ ０
Ｓｌは停留しない０１→００１→０ ０ Ｓ２は′Ｏ
”に停留する０ ０ １ １ ０ Ｓ３は
停留しないもし、′全部１”ステップのときＯＡについ
てのみ不一致が生じれば、表Ｉに示すようにゲートＡは
５−Ａ−１である、８１〜Ｓ３はどれも５−Ａ−０でな
いが、８１〜Ｓ３のうち１個またはそれ以上（全部では
ない）が５−Ａ−１であるかもしれない。もしあれば、
８１〜Ｓ３のどれが５−Ａ−１であるかを識別するため
に、“ローリングＯ”テストが実行される。
同様に、もし“全部０”ステップのときＯＢについての
み不一致があれば、ゲー）Ｂは５−Ａ−１である。３１
〜Ｓ３はどれも５−Ａ−４でないが、３１〜Ｓ３のうち
少なくとも１個（全部ではない）は５−Ａ−０であるか
もしれない。もしあれば、８１〜Ｓ３のどれが５−Ａ−
０であるかを識別するために、“ローリング１″テスト
が実行される。
み不一致があれば、ゲー）Ｂは５−Ａ−１である。３１
〜Ｓ３はどれも５−Ａ−４でないが、３１〜Ｓ３のうち
少なくとも１個（全部ではない）は５−Ａ−０であるか
もしれない。もしあれば、８１〜Ｓ３のどれが５−Ａ−
０であるかを識別するために、“ローリング１″テスト
が実行される。
全検討した４つの不一致の事例のそれぞれは、ＩＣ部分
１０の中に故障を１つだけ含むことができる。不一致の
ケースは、１１残っているが、それらのケースのうち４
つは、複数のＳ−Ａ故障を示し、残りの７つは起りえな
い。
１０の中に故障を１つだけ含むことができる。不一致の
ケースは、１１残っているが、それらのケースのうち４
つは、複数のＳ−Ａ故障を示し、残りの７つは起りえな
い。
重複故障の事例は、表■に項目別に示しである。
これらは、“ローリング０”テストまたはくおよび）“
ローリング１”テストを実行すれば、明らかになる。テ
スト結果の説明は、ひどく複雑になるだけであるから、
ここでは、これ以上の検討は省略する。デジタル回路テ
スト分野の専門家ならば、前述の資料に基き、これらの
事例を適当に分析することができよう。
ローリング１”テストを実行すれば、明らかになる。テ
スト結果の説明は、ひどく複雑になるだけであるから、
ここでは、これ以上の検討は省略する。デジタル回路テ
スト分野の専門家ならば、前述の資料に基き、これらの
事例を適当に分析することができよう。
ＯＡとＯＢの“起りなえい組合せのどれかが生じたなら
ば、外部試験装置が故障であるかもしれない。そのほか
、試験中のデバイスが設計エラーを含んでいるかもしれ
ないし、あるいは“全部０”ステップおよび“全部１゛
ステツプが正しく実行されなかったかもしれない。その
ほかにも、“全部０″ステツプと“全部１“ステップの
間に、あるいはこれらのステップのうち最後のステップ
を実行している最中に、ＩＣ部分１０に故障が生じた可
能性もある。
ば、外部試験装置が故障であるかもしれない。そのほか
、試験中のデバイスが設計エラーを含んでいるかもしれ
ないし、あるいは“全部０”ステップおよび“全部１゛
ステツプが正しく実行されなかったかもしれない。その
ほかにも、“全部０″ステツプと“全部１“ステップの
間に、あるいはこれらのステップのうち最後のステップ
を実行している最中に、ＩＣ部分１０に故障が生じた可
能性もある。
相補論理ゲートの別の構成について起りうる事例も、前
述したＮＯＲ／ＡＮＤの事例と全く同様である。表■は
、ゲートＡがＯＲゲート、ゲートＢがＡＮＤゲートであ
る場合、起りうる結果の一部を示す。
述したＮＯＲ／ＡＮＤの事例と全く同様である。表■は
、ゲートＡがＯＲゲート、ゲートＢがＡＮＤゲートであ
る場合、起りうる結果の一部を示す。
表ＩＶ、Ａ＝ＯＲゲート、Ｂ＝ＡＮＤゲートの場合、起
りうる結果 次に第３図を説明する。第３図は、本発明に従ってＳ−
Ａ故障につきテストすることができる内容アドレス可能
記憶装置（ＣＡＭ）１２を示す。
りうる結果 次に第３図を説明する。第３図は、本発明に従ってＳ−
Ａ故障につきテストすることができる内容アドレス可能
記憶装置（ＣＡＭ）１２を示す。
ＣＡＭ１２は、４ビツト入力回路１４に接続され、３２
行×４列のマトリクスに配置された一部の本質的に同一
のＣＡＭセルで構成されている。第１図でテストする部
品について使用した記号″Ｃ１〜Ｃ３”に対応して、第
３図では列に対し記号″Ｃ１・・・ＣＪ・・・Ｃ３２”
を使用している。
行×４列のマトリクスに配置された一部の本質的に同一
のＣＡＭセルで構成されている。第１図でテストする部
品について使用した記号″Ｃ１〜Ｃ３”に対応して、第
３図では列に対し記号″Ｃ１・・・ＣＪ・・・Ｃ３２”
を使用している。
しかし、ＣＡＭ１２内のテストする部品は、回路１４ま
で拡張することもできる。代表的な列ＣＪ内のセルＣＪ
ＩとＣＪ４に対する外部接続は、許容回線ＥＪと突合せ
（ａ＋ａｔｃｈ ）回線ＬＪから成る。
で拡張することもできる。代表的な列ＣＪ内のセルＣＪ
ＩとＣＪ４に対する外部接続は、許容回線ＥＪと突合せ
（ａ＋ａｔｃｈ ）回線ＬＪから成る。
典型的セルＣＪＩは、第１列のビット回線Ｇ１とＨｌの
間に接続されている。ビット回線０１〜Ｈ４および突合
せ回線Ｌ１〜Ｌ３２は適当なプルアップ回路（図示せず
）にも接続されている。
間に接続されている。ビット回線０１〜Ｈ４および突合
せ回線Ｌ１〜Ｌ３２は適当なプルアップ回路（図示せず
）にも接続されている。
第４図の典型的セルＣＪＩで代表されるように、各ＣＡ
Ｍセルは、欧州特許公報第７５，７１１号に開示されて
いるタイプの通常のＦＥＴセルである。セルＣＪＩは、
静的乱アクセス記憶装置（ＲＡＭ）部分と比較器部分を
含んでいる。ＲＡＭ部分は、交さ結合記憶ＦＥＴ Ｑ
ｌ、Ｑ２、抵抗負荷ＦＥＴＱ３、Ｑ４、およびアクセス
ＦＥＴ Ｑ５、Ｑ６で構成される。突合せ回線ＬＪに
接続された比較器部分は、ＦＥＴ Ｑ７、Ｑ８、Ｑ９
で構成される。ＲＡＭ部分と比較器部分は、接地基準電
圧と正の電源電圧ｖ０の間で動作する。
Ｍセルは、欧州特許公報第７５，７１１号に開示されて
いるタイプの通常のＦＥＴセルである。セルＣＪＩは、
静的乱アクセス記憶装置（ＲＡＭ）部分と比較器部分を
含んでいる。ＲＡＭ部分は、交さ結合記憶ＦＥＴ Ｑ
ｌ、Ｑ２、抵抗負荷ＦＥＴＱ３、Ｑ４、およびアクセス
ＦＥＴ Ｑ５、Ｑ６で構成される。突合せ回線ＬＪに
接続された比較器部分は、ＦＥＴ Ｑ７、Ｑ８、Ｑ９
で構成される。ＲＡＭ部分と比較器部分は、接地基準電
圧と正の電源電圧ｖ０の間で動作する。
簡単に述べると、回線ＥＪの電圧が十分高く、ＦＥＴ
Ｑ５、Ｑ６をターンオンさせると、回線Ｇ１、Ｈｌか
らセルＣＪＩにデータ・ビットが書き込まれる。ＥＪ雷
電圧低いとき、セルＣＪＩに記憶されたビットが回ｖＡ
Ｇ１、Ｈｌ上の入力ビットに一致するかどうかを判定す
るため、比較（すなわち質問）がなされる、記憶された
ビットが比較のため提供された入力ビットと同じであれ
ば、ＦＥＴ Ｑ９はオフになる。これは、一致を表わ
し、もし行ＣＪの他の全てのセルに一致が生じれば、回
線ＬＪは高電圧になることができる。もし、入力ビット
と記憶ビットとが異っていれば、ＦｔｉＴＱ９はオンに
なり、ＬＪ雷電圧引き下げて不一致を指示する。
Ｑ５、Ｑ６をターンオンさせると、回線Ｇ１、Ｈｌか
らセルＣＪＩにデータ・ビットが書き込まれる。ＥＪ雷
電圧低いとき、セルＣＪＩに記憶されたビットが回ｖＡ
Ｇ１、Ｈｌ上の入力ビットに一致するかどうかを判定す
るため、比較（すなわち質問）がなされる、記憶された
ビットが比較のため提供された入力ビットと同じであれ
ば、ＦＥＴ Ｑ９はオフになる。これは、一致を表わ
し、もし行ＣＪの他の全てのセルに一致が生じれば、回
線ＬＪは高電圧になることができる。もし、入力ビット
と記憶ビットとが異っていれば、ＦｔｉＴＱ９はオンに
なり、ＬＪ雷電圧引き下げて不一致を指示する。
第３図に戻って、ゲートＡは、図示のように配列された
スイッチングＦＥＴ ＱＡＩ・・・ＱＡＪ・・・ＱＡ
３２、抵抗プルアップＦＥＴ ＱＡ。
スイッチングＦＥＴ ＱＡＩ・・・ＱＡＪ・・・ＱＡ
３２、抵抗プルアップＦＥＴ ＱＡ。
およびインバータＩＡで構成された通常のＯＲゲートで
ある。同様に、ゲートＢは、図示のように配列された、
インバータＩＢ１・・・ＩＢＪ・・・ｌＢ５２、スイッ
チングＦＥＴ ＱＢＩ・・・・ＱＢＪ・・・ＱＢ３２
、抵抗プルアップＦＥＴＱＢ、およびインバータＩＢで
構成された通常のＮＡＮＤゲートである。
ある。同様に、ゲートＢは、図示のように配列された、
インバータＩＢ１・・・ＩＢＪ・・・ｌＢ５２、スイッ
チングＦＥＴ ＱＢＩ・・・・ＱＢＪ・・・ＱＢ３２
、抵抗プルアップＦＥＴＱＢ、およびインバータＩＢで
構成された通常のＮＡＮＤゲートである。
ゲートＡの出力ＯＡおよびゲートＢの出力ＯＢは、それ
ぞれ、排他的ＯＲゲートＥＸＯＲＡおよびＥＸＯＲＢに
接続されている。排他的ＯＲゲートＥＸＯＲＡ、ＥＸＯ
ＲＢの出力は、それぞれ、発光ダイオードＤＡ、ＤＢに
接続されている。排他的ＯＲゲートＥＸＯＲＡ、ＥＸＯ
ＲＢは、それ。
ぞれ、排他的ＯＲゲートＥＸＯＲＡおよびＥＸＯＲＢに
接続されている。排他的ＯＲゲートＥＸＯＲＡ、ＥＸＯ
ＲＢの出力は、それぞれ、発光ダイオードＤＡ、ＤＢに
接続されている。排他的ＯＲゲートＥＸＯＲＡ、ＥＸＯ
ＲＢは、それ。
ぞれ、“理論（すなわち、正常）値ＶＴＡｓ ＶＴｌｌ
と、ゲー）Ａ、Ｂによって得られた実際値とを比較する
比較手段である。発光ダイオードＤＡ、ＤＢは、排他的
ＯＲゲートＥＸＯＲＡＳＥＸＯＲＢと協同して観察手段
を構成している。
と、ゲー）Ａ、Ｂによって得られた実際値とを比較する
比較手段である。発光ダイオードＤＡ、ＤＢは、排他的
ＯＲゲートＥＸＯＲＡＳＥＸＯＲＢと協同して観察手段
を構成している。
ＣＡＭ１２は、２組のステップでテストされる。
第１組は、セル内の５−Ａ−１故障について検査し、第
２組はセル内の５−Ａ−０故障について検査する。
２組はセル内の５−Ａ−０故障について検査する。
第１組のステップは、入力回路１４が理論的に全てのセ
ルに“０゛を書き込む情報パターンを発生する（または
、発生しようと試みる）書込み動作で始まる。入力回路
１４が比較のため“全部０”の４ビツト・ワードを加え
る（加えようと試みる）ことにより、信号３１〜Ｓ３２
に“全部１”パターンが与えられる。理論的に、（ＯＡ
、ＯＢ）は（１，０）である。この最初のステップにお
いて、値Ｖ↑＾は“１”であり、値■□は“０”である
。
ルに“０゛を書き込む情報パターンを発生する（または
、発生しようと試みる）書込み動作で始まる。入力回路
１４が比較のため“全部０”の４ビツト・ワードを加え
る（加えようと試みる）ことにより、信号３１〜Ｓ３２
に“全部１”パターンが与えられる。理論的に、（ＯＡ
、ＯＢ）は（１，０）である。この最初のステップにお
いて、値Ｖ↑＾は“１”であり、値■□は“０”である
。
もしＯＡが実際に“０”であれば、ゲー）Ａが５−Ａ−
０であるか３１〜ｓ３２の全部が５−Ａ−〇（起りそう
もない）のどちらかである。ＯＢの“１”値は、次の括
弧内の１つまたはそれ以上の事柄を示している（ゲート
Ｂが５−Ａ−１である。 １８１〜Ｓ３２の
少なくとも１個が５−Ａ−０である。１個またはそれ以
上のセルが５−Ａ−１である。）。もし発光ダイオード
ＤＡまたはＤＢの１つが発光しなければ、“正常”状態
を示している。
０であるか３１〜ｓ３２の全部が５−Ａ−〇（起りそう
もない）のどちらかである。ＯＢの“１”値は、次の括
弧内の１つまたはそれ以上の事柄を示している（ゲート
Ｂが５−Ａ−１である。 １８１〜Ｓ３２の
少なくとも１個が５−Ａ−０である。１個またはそれ以
上のセルが５−Ａ−１である。）。もし発光ダイオード
ＤＡまたはＤＢの１つが発光しなければ、“正常”状態
を示している。
次に、入力回路１４内で孤立した“１”がビットからビ
ットへ移るようなワードを順次入力回路１４に発生させ
る（または、発生しようと試みる）ことによって４つの
“全部Ｏ”パターンが信号８１〜３３２に与えられる。
ットへ移るようなワードを順次入力回路１４に発生させ
る（または、発生しようと試みる）ことによって４つの
“全部Ｏ”パターンが信号８１〜３３２に与えられる。
これは、“ランニング（ｒｕｎｎｉｎｇ ） １”と
呼ばれる。各“全部０”パターンにおいて、（ＯＡＳＯ
Ｂ）の理論上の結果は（０，１）である（したがって、
このステップにおいて、ｖＴＡ＝″０”、ＶＴｌ＝“１
′″であル）。
呼ばれる。各“全部０”パターンにおいて、（ＯＡＳＯ
Ｂ）の理論上の結果は（０，１）である（したがって、
このステップにおいて、ｖＴＡ＝″０”、ＶＴｌ＝“１
′″であル）。
全“ランニング１′順序においてＯＡの“１”値は、以
下の括弧内の１つまたはそれ以上の事柄を意味している
（ゲートＢが５−Ａ−０である。
下の括弧内の１つまたはそれ以上の事柄を意味している
（ゲートＢが５−Ａ−０である。
８１〜Ｓ３２の全部が５−Ａ−１（起りそうもない）で
ある。回路１４は５−Ａ−０である。）。
ある。回路１４は５−Ａ−０である。）。
もしＯＢが“Ｏ”と“１″の間で切り換われば、ＯＢが
“Ｏ゛になる各側は、入力回路１４内が５−Ａ−０であ
ることを見分けるのに役立つ。
“Ｏ゛になる各側は、入力回路１４内が５−Ａ−０であ
ることを見分けるのに役立つ。
第２組のステップは、入力回路１４が同様に、第１組の
それとは反対の情報を与える（または、与えようと試み
る）ことを除いて、第１組のステップの繰り返しである
。したがって、前の２つの文節において得られた結果の
解釈は、セルに関してすべての”５−Ａ−１”を“５−
Ａ−０″で置き換え、そして、回路１４内のビットを逆
に“５−Ａ−１”で置き換えれば、当てはまる。
それとは反対の情報を与える（または、与えようと試み
る）ことを除いて、第１組のステップの繰り返しである
。したがって、前の２つの文節において得られた結果の
解釈は、セルに関してすべての”５−Ａ−１”を“５−
Ａ−０″で置き換え、そして、回路１４内のビットを逆
に“５−Ａ−１”で置き換えれば、当てはまる。
もし８１〜８．３２のうち停留した個々の信号および、
ことによると、停留した個々のセルを識別することを希
望するならば、第１図で説明したタイプの“ローリング
０”テストおよび“ローリング１″テストを使用するこ
とができる。これらのテストは異なるデータを行に書き
込むことと、次に適当な比較を行なうこと、から成る。
ことによると、停留した個々のセルを識別することを希
望するならば、第１図で説明したタイプの“ローリング
０”テストおよび“ローリング１″テストを使用するこ
とができる。これらのテストは異なるデータを行に書き
込むことと、次に適当な比較を行なうこと、から成る。
以上、発明を特定実施例について説明したが、この説明
は、例示するためだけのものであり、特許請求の範囲に
記載した発明の範囲を限定するように解釈すべきでない
。たとえば、テストする部品は、相補論理ゲートと一緒
に、あるいはゲートから分離しそプリント回路基板上に
配置することができる。もし部品信号を伝える回線が回
路基板に埋め込まれていれば、本発明の使用により、テ
ストする部品がＩＣ内に埋め込まれているときと同じ利
点が得られよう。たとえ回線が回路基板に埋め込まれて
いなくても、従来の技術に比べてテスト時間を短縮する
ことができる。したがって、この分野の専門家ならば、
特許請求の範囲に記載した発明の真の範囲および精神の
枠内でいろいろな修正、変更、利用をなすことができよ
う。
は、例示するためだけのものであり、特許請求の範囲に
記載した発明の範囲を限定するように解釈すべきでない
。たとえば、テストする部品は、相補論理ゲートと一緒
に、あるいはゲートから分離しそプリント回路基板上に
配置することができる。もし部品信号を伝える回線が回
路基板に埋め込まれていれば、本発明の使用により、テ
ストする部品がＩＣ内に埋め込まれているときと同じ利
点が得られよう。たとえ回線が回路基板に埋め込まれて
いなくても、従来の技術に比べてテスト時間を短縮する
ことができる。したがって、この分野の専門家ならば、
特許請求の範囲に記載した発明の真の範囲および精神の
枠内でいろいろな修正、変更、利用をなすことができよ
う。
第１図は、本発明に従ってテスト可能な一般のＩＣ部分
のブロック図、 第２ａ図と第２ｂ図は、それぞれ、第１図のＩＣ部分を
テストするときに使用する“全部Ｏ”と“全部１”パタ
ーンを示す略図、 第３図は、本発明に従ってテスト可能な内容アドレス可
能記憶装置（ＣＡＭ）の回路図、第４図は、第３図の典
型的ＣＡＭセルの回路図である。 １０・・・ＩＣ部分、１２・・・内容アドレス可能記憶
装置（ＣＡＭ） 、１４・・・入力回路、Ａ、Ｂ・・・
多入力相補論理ゲート、ＣＩ、Ｃ２、Ｃ３・・・電子部
品、Ｉ１、Ｉ２、Ｉ３・・・入力信号、Ｌｌ、Ｌ２、Ｌ
３・・・回線、Ｓｌ、Ｇ２、Ｇ３・・・出力信号、ＯＡ
、ＯＢ・・・ゲートの出力信号、０１〜Ｃ３２・・・電
子部品、Ｅ１〜Ｅ３２・・・許容回線、Ｌ１〜Ｌ３２・
・・突合せ回線、Ｇ１、Ｃ４、Ｈｌ、Ｈ４・・・ビット
回線、５ｌ−３３２・・・出力信号、ＣＪＩ、ＣＪ４・
・・典型的セル（ＦＥＴセル）、Ｑｌ。 Ｃ２・・・交さ結合記憶ＰＥＴ、、Ｑ３、Ｃ４・・・抵
抗負荷ＦＥＴ、Ｃ５、Ｃ６・・・アクセスＦＥＴ、Ｃ７
、Ｃ８、Ｑ９・・・ＦＥＴ、ＱＡＩ〜ＱＡ３２、ＱＢＩ
〜ＱＢ３２・・・スイッチングＦＥＴ、ＱＡ、ＱＢ・・
・抵抗プルアップＰＥＴ、ＤＡＳＤＢ・・・発光ダイオ
ード、ＩＢＩ〜ｌＢ５２・・・インバータ、ＥＸＯＲＡ
ＳＥＸＯＲＢ・・・排他的ＯＲゲート、ｖｏ・・・電源
電圧、Ｖ ＴＡ％ Ｖ Ｂ・・・理論値。
のブロック図、 第２ａ図と第２ｂ図は、それぞれ、第１図のＩＣ部分を
テストするときに使用する“全部Ｏ”と“全部１”パタ
ーンを示す略図、 第３図は、本発明に従ってテスト可能な内容アドレス可
能記憶装置（ＣＡＭ）の回路図、第４図は、第３図の典
型的ＣＡＭセルの回路図である。 １０・・・ＩＣ部分、１２・・・内容アドレス可能記憶
装置（ＣＡＭ） 、１４・・・入力回路、Ａ、Ｂ・・・
多入力相補論理ゲート、ＣＩ、Ｃ２、Ｃ３・・・電子部
品、Ｉ１、Ｉ２、Ｉ３・・・入力信号、Ｌｌ、Ｌ２、Ｌ
３・・・回線、Ｓｌ、Ｇ２、Ｇ３・・・出力信号、ＯＡ
、ＯＢ・・・ゲートの出力信号、０１〜Ｃ３２・・・電
子部品、Ｅ１〜Ｅ３２・・・許容回線、Ｌ１〜Ｌ３２・
・・突合せ回線、Ｇ１、Ｃ４、Ｈｌ、Ｈ４・・・ビット
回線、５ｌ−３３２・・・出力信号、ＣＪＩ、ＣＪ４・
・・典型的セル（ＦＥＴセル）、Ｑｌ。 Ｃ２・・・交さ結合記憶ＰＥＴ、、Ｑ３、Ｃ４・・・抵
抗負荷ＦＥＴ、Ｃ５、Ｃ６・・・アクセスＦＥＴ、Ｃ７
、Ｃ８、Ｑ９・・・ＦＥＴ、ＱＡＩ〜ＱＡ３２、ＱＢＩ
〜ＱＢ３２・・・スイッチングＦＥＴ、ＱＡ、ＱＢ・・
・抵抗プルアップＰＥＴ、ＤＡＳＤＢ・・・発光ダイオ
ード、ＩＢＩ〜ｌＢ５２・・・インバータ、ＥＸＯＲＡ
ＳＥＸＯＲＢ・・・排他的ＯＲゲート、ｖｏ・・・電源
電圧、Ｖ ＴＡ％ Ｖ Ｂ・・・理論値。
Claims (10)
- （１）それぞれの電子部品がその状態を表わすデジタル
部品信号を出す一群の電子部品の故障をテストする方法
であって、理論的に部品信号の論理積（ＡＮＤ）関数ま
たは論理積否定（ＮＡＮＤ）関数であるテストゲート信
号を生成し、理論的に部品信号の全てを論理的“０”（
すなわち、偽り状態）にする情報パターンを電子部品に
加えて、そのテスト・ゲート信号（第２ゲート信号と定
義する）を観察するようになっている場合において、 理論的に部品信号の論理和（ＯＲ）関数または論理和否
定（ＮＯＲ）関数である第１ゲート信号を生成すること
、 理論的に部品信号の全てをそれぞれ論理的 “０”および論理的“１”にする第１および第２情報パ
ターンを電子部品に加えて前記ゲート信号を観察するこ
と、 前記観察ステップにおいてゲート信号として生じた実際
値とゲート信号の対応する理論 （“正常状態”における）値とを比較すること、の諸ス
テップを含んでいることを特徴とする方法。 - （２）前記観察ステップも前記比較ステップも、第１お
よび第２ゲート信号が生じている間に、故障をテストす
ることを特徴とする特許請求の範囲第１項記載の方法。 - （３）前記比較ステップが電子部品内に少なくとも１個
の故障が存在する可能性を示している場合において、 各電子部品を順次選択し、各選択のあと、 （ｉ）理論的に部品信号を論理的“０”にする情報パタ
ーンを選択した電子部品に加え、そして（ｉｉ）理論的
に部品信号を論理的“１”にする情報パターンを残りの
電子部品に加えて、ゲート信号を観察すること、 各電子部品を順次選択し、各選択のあと、 （ｉ）理論的に部品信号を論理的“１”にする情報パタ
ーンを選択した電子部品に加え、そして（ｉｉ）理論的
に部品信号を論理的“０”にする情報パターンを残りの
電子部品に加えて、ゲート信号を観察すること、および 各順次選択ステップにおいてゲート信号として生じた実
際値と、ゲート信号の対応する“正常”値とを比較する
こと、 のうち、最初の２つのステップの少なくとも１つと３番
目のステップとを含んでいることを特徴とする特許請求
の範囲第２項記載の方法。 - （４）前記比較ステップが部品信号の少なくとも１つが
論理的“１”に停留される可能性を全く否定していない
場合において、 各電子部品を順次選択し、各選択のあと、 （ｉ）理論的にその部品信号を論理的“０”にする情報
パターンを選択した電子部品に加え、そして（ｉｉ）理
論的にそれらの部品信号を論理的“１”にする情報パタ
ーンを残りの電子部品に加えて、ゲート信号を観察する
こと、および順次選択ステップにおいてゲート信号とし
て生じた実際値と、ゲート信号の対応する“正常”値と
を比較すること、 の諸ステップを含んでいることを特徴とする特許請求の
範囲第２項記載の方法。 - （５）前記比較ステップが部品信号の少なくとも１つが
“０”に停留される可能性を全く不定していない場合に
おいて、 各電子部品を順次選択し、各選択のあと、 （ｉ）理論的に部品信号を論理的“１”にする情報を選
択した電子部品に加え、かつ（ｉｉ）理論的に部品信号
を論理的“０”にする情報パターンを残りの電子部品に
加えて、ゲート信号を観察すること、および 前記順次選択ステップにおいてゲート信号として生じた
実際値と、ゲート信号の対応する“正常”値とを比較す
ること、 の諸ステップを含んでいることを特徴とする特許請求の
範囲第２項記載の方法。 - （６）一群の電子部品と、前記一群の電子部品内の故障
についてテストするテスト手段とで構成され、特許請求
の範囲第１項から第５項のいずれかに記載の方法でテス
ト可能な電子デジタル回路であって、それぞれの電子部
品はその部品の状態を表わすデジタル部品信号を提供し
、前記テスト手段は、前記部品信号の論理積（ＡＮＤ）
関数または論理積否定（ＮＡＮＤ）関数のどちらかであ
るテストゲート信号（第２ゲート信号と定義する）をそ
の出力端子に発生するテストゲート（第２ゲートと定義
する）を備え、さらに部品信号の論理和（ＯＲ）関数ま
たは論理和否定（ＮＯＲ）関数のどちらかである第１ゲ
ート信号をその出力端子に発生する第１ゲートを備えて
いることを特徴とする電子デジタル回路。 - （７）前記デジタル回路は、１個の半導体基板の上に集
積されており、前記第１および第２ゲートは、ボンディ
ングパットに接続されていることを特徴とする特許請求
の範囲第６項記載の電子デジタル回路。 - （８）“正常”状態において部品信号の全てを論理的“
偽り”にする情報パターンを電子部品に加えて、前記両
ゲート信号を観察し、そして“正常”状態において部品
信号の全てを論理的“真”にする別の情報パターンを加
えて、前記両ゲート信号を観察する観察手段に、前記第
１および第２ゲートの出力端子が接続されており、前記
観察手段は、前記第１および第２ゲートの出力端子に生
じた実際値と、最初の情報パターンと前記別の情報パタ
ーンに関するゲート信号の“正常”値とを比較する比較
手段を含んでいることを特徴とする特許請求の範囲第６
項または第７項記載の電子デジタル回路。 - （９）前記部品信号は、前記集積回路の入出力ピンを介
して接近することができないことを特徴とする特許請求
の範囲第７項記載の電子デジタル回路。 - （１０）前記電子部品は行と列のマトリクスに構成され
ており、前記デジタル回路は１つの列内の電子セルを任
意に選択する選択手段を備えており、各行内の電子部品
の出力側は第１および第２ゲートの入力端子の結合され
たそれぞれの導線に接続されていることを特徴とする特
許請求の範囲第７項または第９項に記載の電子デジタル
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/695,586 US4674090A (en) | 1985-01-28 | 1985-01-28 | Method of using complementary logic gates to test for faults in electronic components |
| NL695586 | 1985-01-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61182587A true JPS61182587A (ja) | 1986-08-15 |
Family
ID=24793621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61013596A Pending JPS61182587A (ja) | 1985-01-28 | 1986-01-24 | 相補論理ゲートを使つて電子部品の故障をテストする方法 |
Country Status (3)
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|---|---|
| US (1) | US4674090A (ja) |
| EP (1) | EP0189615A3 (ja) |
| JP (1) | JPS61182587A (ja) |
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- 1985-12-20 EP EP85202123A patent/EP0189615A3/en not_active Withdrawn
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1986
- 1986-01-24 JP JP61013596A patent/JPS61182587A/ja active Pending
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| Publication number | Publication date |
|---|---|
| US4674090A (en) | 1987-06-16 |
| EP0189615A2 (en) | 1986-08-06 |
| EP0189615A3 (en) | 1988-07-27 |
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