JP2950475B2 - メモリを備えた組込み自己検査 - Google Patents

メモリを備えた組込み自己検査

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JP2950475B2
JP2950475B2 JP10100721A JP10072198A JP2950475B2 JP 2950475 B2 JP2950475 B2 JP 2950475B2 JP 10100721 A JP10100721 A JP 10100721A JP 10072198 A JP10072198 A JP 10072198A JP 2950475 B2 JP2950475 B2 JP 2950475B2
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  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に電子機器に
おけるエラー検出または訂正および障害検出または回復
に関し、より具体的には集積回路の組込み検査に関す
る。
【０００２】
【従来の技術】製造した電子機器の検査は、長い間、電
子業界の中心分野であった。半導体集積回路（ＩＣ）チ
ップの製造における検査の重要性は、回路の速度と密度
が増大し続けているのでますます拡大している。メモリ
技術、ならびに特にダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）は、チップ当たりのビット数が増
加するように発展し続けている。このように単一チップ
上に格納されるビット数が増加するということは、チッ
プごとに検査が必要なメモリ・セルおよび回路の数がそ
れに対応して増加することである。また、ＤＲＡＭのア
クセス時間もより短くなっている。このため、高速動作
用のテスタが必要になる。同様に、論理ＩＣ、ＡＳＩ
Ｃ、マイクロプロセッサなどは、単一チップ上でより多
くの機能性を提供する。機能性が増えるということは、
実行すべき検査が増すことに相当し、その結果、チップ
当たりのテスタ時間が増すことになる。同様に、このよ
うに機能性が増すことによって高速テスタが必要にな
る。テスタは、チップの高速回路動作を確認するように
高周波信号速度で動作できなければならない。市場で
は、より高速かつより極端な動作条件で実行するチップ
に対してプレミアムを払うことになるので、テスタはチ
ップのソートも行わなければならない。最後に、どのよ
うな製造環境でも、生産ラインのセクタ間の製品の流れ
にボトルネックが一切発生しないことは不可欠である。
これは、製品が検査中に費やす時間を含む。これは、チ
ップを検査するためにより多くのテスタを組み合わせな
ければならないか、またはそのテスタがより短い時間内
に１つのチップについて一連の検査を完了できることを
意味する。集積回路の回路密度と速度の増大によって、
より高度の複雑さかつ高周波信号速度で検査し、チップ
に関するソートを行い、チップ当たりの検査時間が短い
チップ・テスタが必要になる。したがって、相当な量の
製品が予想される場合には相当な数の高価なテスタが必
要になる。
【０００３】パフォーマンスについてチップをソートす
る場合、ソートしたチップの取扱いの誤りが発生する、
すなわち、高速として識別したチップが誤って低速のチ
ップと交換される可能性がある。この種の問題を最小限
にするために取られる手法は、各チップにソートＩＤを
付けることである。これは、チップの裏側にレーザで書
き込むことによって行うことができる。より望ましい技
法では、テスタがソート時にソートＩＤを付ける必要が
ある。たとえば、チップにオンチップ・ヒューズ・バン
クを設けることにより、テスタはソート・コードによっ
てバーンインすることができる。その利点は、取扱いの
誤りが解消され、チップが取り付けられる後続システム
がこのソート・コードにアクセスすることができ、それ
により、チップ・パフォーマンス・タイプをシステムに
報告できることである。他の検査結果も報告可能である
ことが望ましい。一方、欠点は、テスタの複雑さと検査
時間が増大することである。
【０００４】図１および図２は、上記の必要性に対する
これまでに分かっている解決策を示している。
【０００５】先行技術のチップ検査の手法の１つでは、
ＢＩＳＴ技法を実施する。外部オフチップ・テスタは、
所定の信号をチップに供給することによって、チップ内
で自己検査モードを呼び出す。その一例は、ＲＡＳ（行
アドレス信号）と、ＣＡＳ（列アドレス信号）と、ＷＥ
（書込みイネーブル）と、ＡＤＤ（アドレス）との組合
せを開始アドレスに適用することである。自己検査モー
ドを呼び出すと、当技術分野で周知のように、ＢＩＳＴ
は、ＢＩＳＴの内部ＲＯＭ内に常駐するプログラム命令
によって規制される通りに測定済み構成要素の検査を開
始する。ただし、ＢＩＳＴの内部機能は当技術分野で周
知であり、ここでは簡単な説明のみ行うことに留意され
たい。ＢＩＳＴを使用して検査する測定済み構成要素の
タイプの典型的な例は、１つのメモリ・セル位置または
複数のメモリ・セル位置のアレイである。測定済み構成
要素がメモリ・セルのアレイであるときに行われる共通
検査としては、マーチング検査、チェッカボード検査、
固有アドレス検査を含むはずであり、いずれの場合もセ
ル内のデータ保存が検査される。他にも多くの検査が可
能であるが、各検査を実行した後で、合格／不合格の結
果がＢＩＳＴからテスタに渡される。ＢＩＳＴ検査は、
実際にはチップごとに必要な検査時間が長くなる可能性
があるが、必要なテスタはかなり単純でそのために安価
であるという利点がある。より多くのテスタを用意する
ことによって製造上のボトルネックが低減されるが、こ
れは、テスタ当たりのコストが低減されるので経済的に
より実行可能なものである。
【０００６】図２は、図１の配置に対する先行技術の改
良を示している。そのすべてがＢＩＳＴ回路を含む複数
のチップをほぼ同時に効果的に検査できるようにするた
めに、マルチプレクサが追加されている。このため、追
加したマルチプレクサの複雑さの増加が最小限である場
合に、検査を通る製品のスループットの拡大が可能であ
る。この場合も検査のコストが低減される。
【０００７】しかし、従来のチップとテスタのシナリオ
が直面する問題は他にもある。このような問題は、プロ
ーブおよびケーブル・フックアップの技術や、入出力
（入力と出力）の制約である。現在のチップ技術で使用
する非常に高いクロック速度や高速信号波形では、テス
タ・インタフェースへの入出力、プローブ、フックアッ
プのケーブル配線は異なる伝送線として動作する。チッ
プはオフチップで信号を送るためにドライバ回路を使用
しなければならず、その必要性は実際には、同時切替え
およびオーバシュート／アンダシュート伝送線効果の問
題を防止するように回路スイングを低下させるものでな
ければならない。ドライバおよびプローブ技術が制限に
ならない場合でも、チップの入出力訂正の回数は、実施
可能な十分なチップ検査の量に制限を課すことになる。
ほとんどのチップは製品の必要性によって入出力が制限
されるので、重要な内部回路ノードの検査に割振り可能
な残りの入出力の可用性が非常に制限される。組込み自
己検査（ＢＩＳＴ）回路を設ける技法は、このような制
限の一部に対処するように発展してきた。ＢＩＳＴは、
オンチップのものなので、上記の問題の多くを回避し、
それ以外には対応できそうもない内部ノードおよびパフ
ォーマンス・パラメータについてテスタが効果的に検査
できるようにする。しかし、ＢＩＳＴでは、依然とし
て、テスタがプログラミングし、指示し、ＢＩＳＴから
結果を収集しなければならない。自己プログラム可能Ｂ
ＩＳＴの場合でも、データ収集するには、製造環境で理
想的な数より多いテスタが必要である。
【０００８】製造に続いて、チップが達成しなければな
らない現場の要求がある。第１に、前述したように、チ
ップＩＤまたはソート・コードと、システムまたはサブ
システムに電子的に報告可能なその他のパフォーマンス
・パラメータが望ましい。第２に、インフィールド・シ
ステム障害が発生した場合、所与の特定のチップについ
て現場の技術者またはエンジニアに最終検査結果を提供
することが望ましい。特に、チップのインフィールド再
検査を行い、チップが製造されたときに得られたものを
逸脱するようなチップ・パフォーマンスの変化を報告す
る必要がある。理想を言えば、このようなデータは都合
よくしかも最小限のトラブルシューティング機器によっ
て供給しなければならない。
【０００９】したがって、適時であってしかも品質およ
び数量が改良された検査結果を供給するような、製造環
境におけるチップ検査の必要性が存在する。また、チッ
プ検査スループットにさらに影響することなく、ソート
し、電子的にラベルを付けたチップを生産する必要性も
存在する。最後に、現場で容易にトラブルシューティン
グが可能なチップの必要性が存在する。したがって、こ
のような必要性を満足し、上記およびその他の欠点およ
び短所を解決するための手段を提供することが望ましい
はずである。
【００１０】
【発明が解決しようとする課題】したがって、本発明の
一目的は、製造環境におけるテスタの必要性を解消する
ことにある。
【００１１】本発明の他の目的は、チップがそれ自体を
検査し、結果をオンチップで格納して、後で検査結果を
読み取れるようにすることができるように、自己プログ
ラム可能組込み自己検査機能と不揮発性メモリの両方を
備えた集積回路チップを提供することにある。
【００１２】本発明の他の目的は、そのチップの製造時
に認識された実際のプロセス変動を報告する能力を備え
た集積回路チップを提供することにある。
【００１３】本発明の他の目的は、ソート・パラメータ
について検査するための自己プログラム可能組込み自己
検査機能と、そのソート検査結果を表すソート・コード
を格納するための不揮発性メモリの両方をチップに設け
ることにより、自己ソート機能を備えた集積回路チップ
を提供することにある。
【００１４】本発明の他の目的は、チャックにチップを
入れるだけで集積回路チップの検査に備えることにあ
る。チャックは、チップに電力を供給するだけでよい。
【００１５】本発明の他の目的は、チップの自己検査結
果に現場でアクセスできるようにすることにある。
【００１６】本発明の他の目的は、オンチップＲＦトラ
ンスミッタを介してチップの自己検査結果に現場でアク
セスできるようにすることにある。
【００１７】本発明の他の目的は、再検査コマンドを通
信するためのオンチップＲＦレシーバと、検査結果を通
信するためのオンチップＲＦトランスミッタの両方を設
けることにより、集積回路チップの現場での再検査を可
能にすることにある。
【００１８】
【課題を解決するための手段】本発明によれば、ＢＩＳ
Ｔを実行するための手段と、ＢＩＳＴ手段が検査を実行
し、検査の結果をメモリに格納するようなメモリとを含
む、集積回路チップを開示する。
【００１９】代替実施例では、ＢＩＳＴを実行するため
の手段と、ＢＩＳＴを実行するための手段が検査を実行
し、ＲＦトランスミッタに結果を伝送させるようなＲＦ
トランスミッタとを含む、集積回路チップを開示する。
【００２０】さらに、集積回路チップから分離された検
査対象とともに、ＢＩＳＴを実行するための手段と不揮
発性メモリの両方を有する集積回路チップを含み、ＢＩ
ＳＴを実行するための手段が検査対象に対して検査を実
行し、その結果を不揮発性メモリに格納するような、電
子システムを開示する。
【００２１】
【発明の実施の形態】図３を参照すると、本発明によれ
ば、ＢＩＳＴ（２）と、ランダム・アクセス・メモリま
たはＲＡＭ（３）であって好ましくは不揮発性のＲＡＭ
（ＮＶＲＡＭ）と、測定済み構成要素（４）と、通信手
段（５）とを含む、チップ（１）が示されている。
【００２２】組込み自己検査またはＢＩＳＴ（２）は、
ＢＩＳＴ技法によるチップ検査を強化するために必要で
あると当技術分野で一般に理解されているように、通
常、マイクロコード命令を含む専用読取り専用メモリ
（ＲＯＭ）と、アドレス指定回路と、比較器論理回路と
を含む。ＢＩＳＴに必要な機能上の能力は、所与のチッ
プ設計に必要なパラメータおよび回路検査によって変化
する。しかし、ＢＩＳＴの本質的な機能は、測定用の特
定の構成要素を選択するためのアドレス指定手段と、選
択した構成要素に検査条件を課すための手段と、結果の
パラメータを測定するための手段と、そのパラメータを
伝えるか、または代替実施例において結果のパラメータ
を予想結果と比較するために比較器手段が設けられてい
る場合にその比較の結果を伝えるための入出力手段とを
含む。アドレス指定パターンを決定するためのマイクロ
コードと、課された検査条件と、予想結果は、ＢＩＳＴ
内の専用ＲＯＭに格納される。
【００２３】アドレス可能であり、少なくともＢＩＳＴ
によって書込み可能であるランダム・アクセス・メモリ
（ＲＡＭ）（３）が設けられている。ＲＡＭ（３）は、
１つの単純な小さいレジスタにするか、または代替実施
例では複数のメモリ素子からなる大きいアドレス空間を
構成することができる。ＲＡＭは、ＰＲＯＭ、ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭ、ＳＲＡＭ、ＤＲＡＭを含むがこれら
に限定されないタイプのものにすることができる。好ま
しい実施例では、ＲＡＭ（３）は不揮発性のＮＶＲＡＭ
である。ＮＶＲＡＭ自体は、ポリシリコンまたは金属ス
トラップまたは最も好ましくはその開示内容が参照によ
り本明細書に組み込まれる米国特許第５３０３１９９号
に記載されたものと同様の電気的に中断可能な誘電フィ
ルムから構築されたヒューズであるセルを含むことがで
きる。ＢＩＳＴによる書込み動作中に所与のヒューズ素
子を溶断する際にＢＩＳＴの補助として、電圧ポンプ回
路を設けることができる。
【００２４】測定済み構成要素（４）は、チップ（１）
上に検出されるあらゆる種類の要素を含み、オフチップ
で検出される要素の測定も含むものと理解されている。
オンチップ測定済み構成要素の例としては、データ保存
用のメモリ・アレイ・セルの典型的な測定と、内部回路
または装置ノード電圧の測定と、酸化物の厚さまたはト
ランジスタの利得などのプロセス・パラメータの測定
と、ブロック入力にディジタル刺激を供給し、論理ブロ
ックからの出力を予想結果と比較することによる論理ブ
ロック機能の測定と、回路アクセス時間測定などを含む
はずである。オフチップ測定の例は、システムまたはボ
ード／カード・レベル上で検出されるものを除き、上記
のものと同様になるだろう。
【００２５】通信手段（５）は、最も典型的なことに、
チップ入出力および電力ピンを含む。入出力および電力
ピンは、オンチップ伝導パッド、鉛／錫ボール・グリッ
ド・アレイ、浮動ワイヤ・ボンド、チップ・パッケージ
／キャリア・ピンを含むがこれらに限定されない。上記
の例では、単独でまたは複数ピンの固有の組合せにより
ＤＣ信号またはＡＣ信号を印加することによって通信を
行うことができる。従来のＢＩＳＴ手法では、ＢＩＳＴ
検査の開始を通知するために開始アドレスＡＤＤと組み
合わせてＲＡＳ信号、ＣＡＳ信号、ＷＥ信号を印加す
る。好ましい実施例では、専用ピンが設けられ、それに
より、電源電圧を印加したときにＢＩＳＴ検査の開始が
通知される。また、通信手段（５）は、単独でまたは上
記のピンと組み合わせて使用するように、チップ上に設
けられた無線周波数（ＲＦ）または赤外線レシーバまた
はトランスミッタを使用することも含む。これは、実際
にチップ（１）とは物理的に接触せずに通信を可能にす
るためのものである。
【００２６】動作時には、チップ（１）に電力が投入さ
れる。通信手段（５）を介してＢＩＳＴ（２）に信号が
供給され、自己検査モードを呼び出す。その時点で、Ｂ
ＩＳＴ（２）は、テキスト条件を適用して特定の測定済
み構成要素（４）をアドレス指定する。次にＢＩＳＴ
（２）は、測定済み構成要素（４）から結果のパラメー
タを測定し、その結果をＲＡＭ（３）に格納する。格納
した結果は、単純な電気読取り器によってその時点でま
たはその後の時点で読み取ることができる。また、格納
した結果は、チップ（１）が後で取り付けられるシステ
ムによってアクセスすることができる。
【００２７】次に、図４に示す好ましい実施例に移行す
ると、同図には、ＳＰＢＩＳＴ（２２）と、不揮発性ラ
ンダム・アクセス・メモリまたはＮＶＲＡＭ（２３）
と、ＤＲＡＭコア（２４）と、そのうちの１つが専用ピ
ン（２５）である入出力ピンとＲＦトランシーバ（２
６）とを含む通信手段とを含む、チップ（２１）が示さ
れている。
【００２８】好ましい実施例のチップ（２１）には２つ
の通信手段が設けられ、そのうちの第１の手段は専用ピ
ン（２５）である。専用ピン（２５）は、電力投入によ
って自己検査モードが呼び出されるようにＢＩＳＴに接
続されている。チップ（２１）は、すべての電力ピンと
専用ピンに電力を供給するチャックに入れられる。チャ
ックは、１つまたは多くのチップに同時に電力を供給す
るように配置することができる。あるいは、チャック
は、ダイシングしていない複数チップのウェハ全体を同
時に受け入れて電力を供給するように配置することがで
きる。したがって、単に電力を投入するだけで、チップ
（２１）に電力が供給され、ＢＩＳＴ動作の自己検査モ
ードが呼び出される。
【００２９】第２の通信手段はＲＦトランシーバ（２
６）である。当技術分野で既知のＩＣＲＦトランシーバ
技術と、このような技術の例は、その開示内容が参照に
より本明細書に組み込まれる米国特許第５４４８１１０
号に開示されている。自己検査モードを呼び出すための
専用ピン（２５）の使い方の代替実施例として、ＲＦト
ランシーバを使用することもできる。したがって、適当
なＲＦソースがチップ（２１）に近接した状態になる
と、ＲＦトランシーバ（２６）は、それが自己検査を開
始するようにＳＰＢＩＳＴ（２２）に信号を送ることに
なる。好ましい実施例のＲＦトランシーバ（２６）は、
特にＮＶＲＡＭ（２３）で検出されたデータまたはＳＰ
ＢＩＳＴ（２２）から直接得られるデータを伝送するこ
ともできる。
【００３０】好ましい代替実施例では、ＢＩＳＴは自己
プログラム可能組込み自己検査またはＳＰＢＩＳＴ（２
２）である。その開示内容が参照により本明細書に組み
込まれる関連出願に記載されているように、それ自体に
は、機能限界を決定するために自己プログラム回路およ
びコマンド・レジスタが設けられている。このような機
能限界としては、多くのパラメータを含むことができる
が、好ましい実施例では特に電圧パフォーマンス空間お
よび対応するアクセス時間を含むことができる。
【００３１】他の好ましい実施例では、従来のタイプの
ＤＲＡＭコア（２４）が設けられ、通常、列デコーダ
と、行デコーダと、センス増幅器と、列スイッチと、メ
モリ・セルのアレイとを含む。ＤＲＡＭコアは測定済み
構成要素の一例である。すなわち、他の測定済み構成要
素としては、論理セルのアレイ、個々の論理ブロック、
個々の能動または受動デバイス、酸化物または絶縁体の
厚さなどのプロセス・パラメータなどを含むがこれらに
限定されない。ＤＲＡＭコアは十分理解され、それ専用
のアドレス指定回路を有するので、選択するには都合の
よいものである。
【００３２】他の好ましい実施例のＮＶＲＡＭは、電気
的に中断可能な誘電フィルム・タイプの可溶性リンクか
らなる。この可溶性リンクは、十分な書込み電圧によっ
て溶断されたときにセル内の記憶キャパシタを短絡する
ことができるようなメモリ・セルの専用アレイとして設
けられている。これは、ＤＲＡＭコア（２４）内よりか
なり薄い酸化物をＮＶＲＡＭ（２３）内に設ける処理に
おいて、特殊マスク・ステップを使用することによって
達成することができる。セルに書き込むときに通常より
高い電圧を供給する電圧ポンプ回路も使用することがで
きる。
【００３３】好ましい実施例の動作時には、チップ（２
１）の電力ピンと専用ピン（２５）に同時に電力が供給
されるように、チップ（２１）がチャックまたはプロー
ブ配置に入る。その結果、それ自体とチップ（２１）を
自己検査動作状態にするための信号がＳＰＢＩＳＴ（２
２）に供給される。ＳＰＢＩＳＴ（２２）は、ＤＲＡＭ
コア（２４）におけるアレイ・セルのデータ保存を含
む、一連の検査を実行する。しかし、それは自己プログ
ラム可能なので、ＳＰＢＩＳＴ（２２）は、ＤＲＡＭコ
ア（２４）に印加する回路電圧を増分式に変化させ、Ｄ
ＲＡＭコア（２４）の動作電圧空間を決定することがで
きる。したがって、公称でＤＲＡＭコア（２４）の第１
の検査が正常に完了すると、ＳＰＢＩＳＴ（２２）は、
公称電源電圧でＤＲＡＭコアが正常に動作することを示
す表示をＮＶＲＡＭ（２３）に格納する。次に、ＳＰＢ
ＩＳＴ（２２）がＤＲＡＭコア（２４）の電圧上限およ
び電圧下限を検出すると、このような値のインジケータ
がＮＶＲＡＭ（２３）に格納される。次にＳＰＢＩＳＴ
（２２）は、このような電源電圧（公称、上限、下限）
でＤＲＡＭコア（２４）におけるアクセス時間を測定す
る。測定したアクセス時間のインジケータはＳＰＢＩＳ
Ｔ（２２）によってＮＶＲＡＭ（２３）に格納される。
次にチップ（２１）は、電力チャックから除去し、後で
ソートするために格納することができる。ソートは、Ｎ
ＶＲＡＭ（２３）内のデータにアクセスする単純な読取
り器によって実行される。ＮＶＲＡＭ（２３）のアドレ
スをＤＲＡＭコア（２４）のアドレスと区別するため
に、様々なアドレス指定方式を使用することができる。
好ましい実施例では、ＮＶＲＡＭ（２３）のアドレス空
間は、ＤＲＡＭコア（２４）のアドレス空間が終わると
ころを単に数値的にピックアップする。このため、両方
のメモリ・アレイについて同じアドレス指定回路を使用
することができる。代替実施例では、自己検査の直後に
ソートを実行できるように電力チャックに読取り器回路
を設けることになるだろう。この手法は、チップを物理
的にソートしてキャリアに入れるために機械的なハンド
ラが使用可能な製造環境では、特に魅力的であると思わ
れる。
【００３４】好ましい実施例には、ＲＦトランシーバ
（２６）も設けられている。これは、チップ（２１）が
システム内に取り付けられ、現場に配備されたときに使
用することができる。チップ上またはチップ（２１）が
取り付けられたカードまたは基板上にループ・アンテナ
が設けられる。このため、ＲＦワンドまたは質問器は、
チップ（２１）に非常に近接した状態になると、ＲＦト
ランシーバ（２６）に適当な信号を供給し、ＮＶＲＡＭ
（２３）の内容にアクセスしてそのデータをＲＦワンド
に伝送するようそれに指示する。同様に、ＲＦワンド
は、チップ（２１）を再検査するようＲＦトランシーバ
を介してＳＰＢＩＳＴ（２２）に指示する信号を供給す
ることができる。その結果は、ＲＦトランシーバ（２
６）に導かれ、ＲＦワンドに伝送される。ＮＶＲＡＭの
内容とは異なるこのような現行検査結果だけをＲＦワン
ド上に表示するように、ＲＦワンド内またはチップ（２
１）上に比較器を設けることができる。このため、チッ
プ（２１）のパフォーマンスの変化は現場で分析するこ
とができる。同様の機能上の能力は、チップ（２１）が
アセンブルされるシステムによって提供することができ
る。
【００３５】
【００３６】
【図面の簡単な説明】
【図１】先行技術のテスタと、組込み自己検査を備えた
チップとを示す図である。
【図２】マルチプレクサを使用してテスタのスループッ
トを改善する、他の先行技術の手法を示す図である。
【図３】本発明の一般的な要素のブロック図である。
【図４】本発明の９通りの好ましい実施例のブロック図
である。
【符号の説明】
１ チップ ２ ＢＩＳＴ ３ ＲＡＭ ４ 測定済み構成要素 ５ 通信手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリストファー・ウェイト アメリカ合衆国12508 ニューヨーク州 ビーコン チャーチル・ストリート 17 (56)参考文献 特開 平９−145790（ＪＰ，Ａ) 特開 平６−45451（ＪＰ，Ａ) 特開 平２−28947（ＪＰ，Ａ) 特開 平８−220192（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 G01R 31/28 H01L 21/66

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】ＢＩＳＴを実行するための手段と、 不揮発性メモリと、 ＲＦ信号を受信するためのＲＦレシーバ手段と、 を含み、 前記ＲＦレシーバによる前記ＲＦ信号の受信に応答し
    て、前記ＢＩＳＴを実行する手段が検査を実行し、前記
    検査の結果を前記不揮発性メモリに格納する集積回路チ
    ップ。
  2. 【請求項２】前記不揮発性メモリがＮＶＲＡＭである、
    請求項１に記載の集積回路チップ。
  3. 【請求項３】前記不揮発性メモリがヒューズである、請
    求項１に記載の集積回路チップ。
  4. 【請求項４】オンチップ検査目標をさらに含み、ＢＩＳ
    Ｔを実行するための前記手段が、前記目標について検査
    を実行し、前記検査の結果を不揮発性メモリに格納す
    る、請求項１に記載の集積回路チップ。
  5. 【請求項５】ＢＩＳＴを実行するための前記手段が、 ａ）前記目標に検査条件を課すための手段と、 ｂ）前記検査目標からパラメータを測定するための手段
    と、 ｃ）前記パラメータの値を前記不揮発性メモリに格納す
    るための手段とをさらに含む、請求項１に記載の集積回
    路チップ。
  6. 【請求項６】ＲＦトランスミッタをさらに含み、ＢＩＳ
    Ｔを実行するための前記手段により前記ＲＦトランスミ
    ッタが前記不揮発性メモリの内容を伝送する、請求項１
    に記載の集積回路チップ。
  7. 【請求項７】前記ＢＩＳＴ手段が前記検査の結果を前記
    不揮発性メモリに格納することに続いて、前記ＢＩＳＴ
    手段により前記ＲＦトランスミッタが前記結果を伝送す
    る、請求項６に記載の集積回路チップ。
  8. 【請求項８】前記ＢＩＳＴに信号を通信するための手段
    をさらに含み、ＢＩＳＴを実行するための前記手段が前
    記信号に応答し、前記ＢＩＳＴへの前記信号の通信に応
    答して、前記ＲＦトランスミッタが前記不揮発性メモリ
    の内容を伝送する、請求項６に記載の集積回路チップ。
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