JP5030336B2 - 半導体集積回路装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置および半導体集積回路装置に対する試験装置の構成に関し、より特定的には、半導体集積回路装置に搭載される内部回路へ供給される電流値をテストするための構成に関する。
【０００２】
【従来の技術】
従来、１チップ上に１つの機能を有する回路が搭載されている場合には、半導体集積回路装置の動作電流等の試験は、外部のテスタにより半導体集積回路装置において消費される電流や動作電圧等をモニタすることによりテストが行なわれていた。
【０００３】
一方で、半導体集積回路装置により構成されるシステムの高速化および高機能化を目的として、１チップ上に複数の機能を有する回路群を集積化したいわゆるシステムＬＳＩ（Large Scale Integrated circuit）が多数実現されている。
【０００４】
【発明が解決しようとする課題】
ところが、上述したように、１チップ上に、それぞれ機能の異なる複数の内部回路が搭載されている場合、各内部回路ごとに、動作電圧が異なる場合が存在する。
【０００５】
すなわち、たとえば、上記複数の内部回路のうち、ある回路は、外部から供給される電源電圧を内部電源回路により降圧した電圧によって動作する回路であったり、他の内部回路は、内部電源電圧のままの電圧で動作する回路であったりする。この場合、半導体集積回路装置の外部から単純に動作電流や動作電圧をモニタするのみでは、各機能を有する内部回路の各々の動作が正常であるか否かを正確に判定することが困難であるという問題点が存在していた。
【０００６】
この発明は、上記のような問題点を解決するためになされたものであって、その目的は、１チップ上に機能の異なる複数の内部回路が搭載され、かつ、内部回路によって動作電圧が異なる場合においても、各内部回路の動作を正確に評価することが可能なテスト機能を有する半導体集積回路装置を提供することである。
【００１３】
請求項１記載の半導体集積回路装置は、半導体基板の主表面上に形成される半導体集積回路装置であって、主表面上に形成される複数の内部回路と、複数の内部回路に半導体集積回路装置の外部から供給される第１の外部電源電位を供給するための第１の電源配線と、複数の内部回路に半導体集積回路装置の外部から供給される第２の外部電源電位を供給するための第２の電源配線と、複数の内部回路のうち所定の内部回路と第２の電源配線との間に設けられ、第２の外部電源電位のレベルを変換して内部電源電位を所定の内部回路に供給するための内部電源回路と、半導体集積回路装置の自己試験を行うための試験回路とを備え、試験回路は、内部電源回路が所定の内部回路に供給する電流量を検知するための測定回路を含み、測定回路の検知結果を、半導体集積回路装置の外部に出力するためのデータ出力回路をさらに備え、内部電源回路は、所定の内部回路の動作時に、所定の内部回路の電源供給ノードに対して第１の電流供給能力で内部電源電位を供給するための電圧変換回路を含み、試験回路は、テスト動作時に、電源供給ノードに対して第２の電流供給能力で電源電流を供給するための基準電流発生回路をさらに含み、測定回路は、テスト動作時において、電圧変換回路を停止させて、電源供給ノードの電位レベルの変化を検出することで電流量の検知を行なう。
【００１４】
請求項２記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、基準電流発生回路は、基準電流発生回路からの電源電流値を半導体集積回路装置の外部から制御するための入力端子と、入力端子に与えられる信号に応じて、電源電流値を変化させるための電流発生回路とを含む。
【００１５】
請求項３記載の半導体集積回路装置は、請求項２記載の半導体集積回路装置の構成に加えて、電源電流値は、複数の段階にわたって変化され、測定回路は、段階的に変化する電源電流値の各々の値における電源供給ノードの電位レベルと基準電位との比較を行なうことで、電流量の検知を行なう。
【００１６】
請求項４記載の半導体集積回路装置は、請求項３記載の半導体集積回路装置の構成に加えて、試験回路は、前段階の電源電流値での測定回路の比較結果と現段階での電源電流値での測定回路の比較結果とをそれぞれ保持するための第１および第２の保持回路と、第１および第２の保持回路に保持された比較結果に基づいて、比較結果の変化点の検出を行なう論理回路とを含む。
【００１７】
請求項５記載の半導体集積回路装置は、請求項４記載の半導体集積回路装置の構成に加えて、論理回路は、第１および第２の保持回路に保持された比較結果に対して排他的論理和演算を行なう排他的論理和演算回路を含む。
【００１８】
請求項６記載の半導体集積回路装置は、請求項４記載の半導体集積回路装置の構成に加えて、試験回路は、複数の段階にわたって変化される電源電流値を符号化する符号化回路を含む。
【００１９】
請求項７記載の半導体集積回路装置は、請求項６記載の半導体集積回路装置の構成に加えて、複数の内部回路は、通常動作において半導体集積回路装置の外部から与えられたデータを格納するためのメモリ回路を含み、試験回路は、テスト動作において論理回路の検出結果に応じて、符号化された電源電流値をメモリ回路に格納するための伝達回路をさらに含む。
【００２３】
請求項８記載の半導体集積回路装置は、半導体基板の主表面上に形成される半導体集積回路装置であって、主表面上に形成される複数の内部回路と、複数の内部回路に半導体集積回路装置の外部から供給される第１の外部電源電位を供給するための第１の電源配線と、複数の内部回路に半導体集積回路装置の外部から供給される第２の外部電源電位を供給するための第２の電源配線と、複数の内部回路のうち所定の内部回路と第２の電源配線との間に設けられ、所定の内部回路に対する内部電源電位の供給を制御するための内部電源供給制御回路と、半導体集積回路装置の自己試験を行うための試験回路とを備え、試験回路は、第２の電源配線から所定の内部回路に供給される電流量を検知するための測定回路を含み、測定回路の検知結果を、半導体集積回路装置の外部に出力するためのデータ出力回路をさらに備え、試験回路は、テスト動作時に、所定の内部回路の電源供給ノードに対して可変な電流供給量で電源電流を供給するための基準電流発生回路とを含み、測定回路は、テスト動作時において、内部電源供給制御回路からの電源供給ノードへの電位供給を停止させて、電源供給ノードの電位レベルの変化を検出することで電流量の検知を行なう。
【００２４】
請求項９記載の半導体集積回路装置は、請求項８記載の半導体集積回路装置の構成に加えて、基準電流発生回路は、所定の参照電位を生成するための参照電位発生回路と、一方端が所定電位と結合する可変抵抗と、他方端の電位と所定の参照電位との比較結果に応じて、電源電流を生成する電流源回路とを含む。
【００２５】
請求項１０記載の半導体集積回路装置は、請求項９記載の半導体集積回路装置の構成に加えて、試験回路は、テスト動作において、電源電流値を、複数の段階にわたって変化させる試験制御回路をさらに含み、測定回路は、段階的に変化する電源電流値の各々の値における電源供給ノードの電位レベルと基準電位との比較を行なうことで、電流量の検知を行なう。
【００２６】
請求項１１記載の半導体集積回路装置は、請求項１０記載の半導体集積回路装置の構成に加えて、試験回路は、前段階の電源電流値での測定回路の比較結果と現段階での電源電流値での測定回路の比較結果とをそれぞれ保持するための第１および第２の保持回路と、第１および第２の保持回路に保持された比較結果に基づいて、比較結果の変化点の検出を行なう論理回路とを含む。
【００２７】
請求項１２記載の半導体集積回路装置は、請求項１１記載の半導体集積回路装置の構成に加えて、論理回路は、第１および第２の保持回路に保持された比較結果に対して排他的論理和演算を行なう排他的論理和演算回路を含む。
【００２８】
請求項１３記載の半導体集積回路装置は、請求項１１記載の半導体集積回路装置の構成に加えて、試験回路は、複数の段階にわたって変化される電源電流値を符号化する符号化回路を含む。
【００２９】
請求項１４記載の半導体集積回路装置は、請求項１３記載の半導体集積回路装置の構成に加えて、複数の内部回路は、通常動作において半導体集積回路装置の外部から与えられたデータを格納するためのメモリ回路を含み、試験回路は、テスト動作において論理回路の検出結果に応じて、符号化された電源電流値をメモリ回路に格納するための伝達回路をさらに含む。
【００３４】
【発明の実施の形態】
［実施の形態１］
以下、この発明の実施の形態を図面を用いて説明する。
【００３５】
図１は、この発明の実施の形態１の半導体集積回路装置１０００の回路構成を示す概略ブロック図である。
【００３６】
図１を参照して、半導体集積回路装置１０００は、外部からの制御信号を受取るための制御信号入力端子群１０と、外部との間でデータの授受を行なうためのデータ入出力端子群１２と、外部から外部電源電位ｅｘｔ．Ｖｃｃを受取るための電源端子１４と、外部から接地電位Ｖｓｓを受けるための接地端子１６と、外部制御信号入力端子群１０からの信号に基づいて、半導体集積回路装置の動作を制御するためのコントロール部２０と、データ入出力端子群１２を介して、外部との間でデータの授受を行なうためのデータ入出力部３０と、コントロール部２０により制御され、データ入出力部３０との間でのデータ授受や相互間でのデータ授受を行なって、それぞれ所定のデータ処理を行なうための内部回路１００．１〜１００．９と、電源端子１４から各内部回路１００．１〜１００．９に対して、外部電源電位ｅｘｔ．Ｖｃｃを伝達するための電源配線ＶＣＬと、接地端子１６から、接地電位を各内部回路１００．１〜１００．９に伝達するための接地配線ＶＳＬとを備える。
【００３７】
半導体集積回路装置１０００は、さらに、内部回路１００．４と電源配線ＶＣＬとの間に設けられ、外部電源電位ｅｘｔ．Ｖｃｃを降圧して、内部回路１００．４に供給するための内部電源回路２００と、内部回路１００．６と接地配線ＶＳＬとの間に設けられ、接地電位Ｖｓｓを所定の電位レベルだけ上昇させて内部回路１００．６に供給するための内部電源回路２１０と、内部回路１００．８と電源配線ＶＣＬとの間に設けられ、外部電源電位ｅｘｔ．Ｖｃｃを所定の電位レベルに変換して内部回路１００．８に与えるための内部電源回路２３０とを備える。
【００３８】
なお、図１においては、内部回路は１００．１〜１００．９の９個の回路群からなるものとしているが、本発明はこのような場合に限定されることなく、より多くの内部回路を含む場合や、より少ない内部回路を含む場合にも適用可能なものである。
【００３９】
さらに、図１においては、内部回路１００．４、１００．６および１００．８にのみ内部電源回路が設けられる構成となっているが、本発明はこのような場合に限定されることなく、内部電源回路２００、２１０および２３０と同等の構成を有する内部電源回路が、他の内部回路に対応して設けられている構成であってもよいし、より一般的には、１つの内部回路に対して、内部電源回路２００または２３０と、内部電源回路２１０とが双方設けられる構成となっていてもよい。
【００４０】
図２は、図１に示した構成のうち内部電源回路２００の構成を説明するための回路図である。
【００４１】
内部電源回路２００は、外部電源電位ｅｘｔ．Ｖｃｃと接地電位Ｖｓｓとを受けて動作し、外部電源電位ｅｘｔ．Ｖｃｃと接地電位Ｖｓｓとの間の所定の電位レベルを有する参照電位Ｖｒｅｆを生成するための参照電位生成回路２０２と、コントロール部２０からの活性化信号ＥＮに応じて活性化され、マイナス入力ノードに参照電位Ｖｒｅｆを受ける比較器２０４と、外部電源電位ｅｘｔ．Ｖｃｃと内部ノードｎ２００との間に設けられ、ゲートに比較器２０４からの出力を受けるＰチャネルＭＯＳトランジスタＴＰ２００とを備える。
【００４２】
内部ノードｎ２００は、比較器２０４のプラス入力ノードと結合し、この内部ノードｎ２００の電位レベルが内部電源電位ｉｎｔ．Ｖｃｃ１として内部回路１００．４に与えられる。
【００４３】
図３は、図１に示した内部電源回路２１０の構成を説明するための回路図である。
【００４４】
内部電源回路２１０は、外部電源電位ｅｘｔ．Ｖｃｃと接地電位Ｖｓｓとを受けて動作し、外部電源電位ｅｘｔ．Ｖｃｃと接地電位Ｖｓｓとの間の所定の電位レベルの参照電位Ｖｒｅｆ２を出力する参照電位生成回路２１２と、コントロール部２０からの制御信号ＥＮに応じて活性化し、プラス入力ノードに参照電位Ｖｒｅｆ２を受ける比較器２１４と、内部ノードｎ２１０と接地電位Ｖｓｓとの間に設けられるＮチャネルＭＯＳトランジスタＴＮ２１０とを備える。
【００４５】
トランジスタＴＮ２１０のゲートは比較器２１４の出力を受ける。ノードｎ２１０は比較器２１４のマイナス入力ノードと結合し、このノードｎ２１０の電位レベルが、レベル変換された接地電位として内部回路１００．６に与えられる。
【００４６】
図４は、図１に示した内部電源回路２３０の構成を説明するための回路図である。
【００４７】
図４を参照して、内部電源回路２３０は、外部電源電位ｅｘｔ．Ｖｃｃと接地電位Ｖｓｓとを受けて動作し、外部電源電位ｅｘｔ．Ｖｃｃと接地電位Ｖｓｓとの間の所定の電位レベルの参照電位Ｖｒｅｆ３を出力する参照電位生成回路２３２と、内部回路１００．８の動作期間中と待機期間中の双方において、内部電源電位を生成するための電圧変換回路ＶＤＣ１と、内部回路１００．８の動作期間中において、内部電源電位を生成するための電圧変換回路ＶＤＣ２とを備える。
【００４８】
電圧変換回路ＶＤＣ２は、コントロール部２０からの制御信号ＣＫＥに応じて活性化され、マイナス入力ノードに参照電位Ｖｒｅｆ３を受ける比較器２３４と、外部電源電位ｅｘｔ．Ｖｃｃと内部ノードｎ２３０との間に設けられ、ゲートに比較器２３４の出力を受けるＰチャネルＭＯＳトランジスタＴＰ２３０とを備える。ノードｎ２３０は、比較器２３０のプラス入力ノードと結合する。
【００４９】
電圧変換回路ＶＤＣ１は、参照電位Ｖｒｅｆ３をマイナス入力ノードに受ける比較器２３６と、外部電源電位ｅｘｔ．Ｖｃｃと内部ノードｎ２３０との間に設けられ、ゲートに比較器２３６の出力を受けるＰチャネルＭＯＳトランジスタＴＰ２３２とを備える。ノードｎ２３０は、比較器２３６のプラス入力ノードとも結合する。また、トランジスタＴＰ２３２のサイズ（ゲート幅）は、トランジスタＴＰ２３０よりも小さいものとする。また、比較器２３６に対する設計パラメータは、比較器２３４に比べて、駆動力は小さくとも、消費電流が低くなるように設定されている。
【００５０】
ノードｎ２３０に、トランジスタＴＰ２３０およびＴＰ２３２により供給される電位によって、寄生抵抗Ｃｐおよび内部回路１００．８とが駆動される。
【００５１】
ここで、信号ＣＫＥは、内部回路１００．８が非動作期間中においては非活性となる信号である。したがって、比較器２３６およびトランジスタＴＰ２３２は、電源が供給されている期間は、常時動作しているのに対し、比較器２３４とトランジスタＴＰ２３０とは、信号ＣＫＥの活性期間のみ動作する。
【００５２】
したがって、内部回路１００．８の待機期間中は、ノードｎ２３０の電位レベルを保持するために、消費電流の小さな比較器２３６およびトランジスタＴＰ２３２のみが動作する。内部回路１００．８の動作期間は、これに加えて、電流駆動力の大きな比較器２３４およびトランジスタＴＰ２３０も動作する。このため、待機期間中においても動作電流を必要とする比較回路の消費する電流が、内部回路１００．８の待機期間中において低減されるという効果がある。
【００５３】
図５は、図１に示したコントロール部２０およびデータ入出力部３０の構成の一部を抜き出して示す概略ブロック図である。
【００５４】
コントロール部２０は、制御信号入力端子１０から与えられる信号に応じて、ビルトインセルフテストの開始および終了を制御するための信号ならびに、通常動作において、内部回路１００．１〜１００．９の動作を制御するための信号を出力する制御回路４０と、制御回路４０からの信号に応じてビルトインセルフテストを開始し、内部回路１００．１〜１００．９との間でデータの授受を行なうことにより、セルフテストを行なうためのビルトインセルフテスト回路４２と、ビルトインセルフテスト回路４２により制御されて、内部電源回路２００、２１０および２３０の動作電流値をテストするための内部電源テスト回路５０とを備える。
【００５５】
内部電源テスト回路５０は、ビルトインセルフテスト４２からの制御に従って、内部電源回路の測定動作を制御するための測定制御部５２と、測定制御部５２により制御されて、各内部電源回路２００、２１０および２３０の供給する電源電流値を測定するための測定部５４と、測定部５４から、各内部電源回路の測定結果を受取って保持するためのラッチ回路５６とを備える。
【００５６】
内部電源回路の動作電流の測定が終了すると、ビルトインセルフテスト回路４２からの指示に従って、データ入出力部３０中の出力制御部３４は、ラッチ回路５６に保持されたテスト結果を受取って、入出力バッファ３２を介して、そのテスト結果を外部に出力する。
【００５７】
出力制御部３４は、通常動作においては、内部回路１００．１〜１００．９からの信号を受取って、それを入出力バッファ３２に対して出力し、データ入出力端子１２のうち所定の端子から内部回路１００．１〜１００．９の出力データを外部に出力する。
【００５８】
以上のような構成とすることで、電源投入後のビルトインセルフテストの期間中において、内部回路に対応して設けられている内部電源回路の供給電流値に対するテスト結果を外部に出力することができる。したがって、異なる機能を有する複数の内部回路が１チップ上に設けられ、内部回路に応じて内部電源回路が設けられている場合でも、各内部回路に供給される内部電源電流値をセルフテストすることが可能となる。
【００５９】
［実施の形態１の変形例］
図１に示した実施の形態１の半導体集積回路装置１０００の構成においては、内部回路のうちの所定の内部回路に対して、内部電源回路２００、２１０および２３０が設けられ、かつ内部回路２３０については、待機電流を減少させるために、内部電源電位を生成する回路を２系統有する構成となっていた。
【００６０】
待機電流をさらに低減させるためには、内部回路ごとに電源配線ＶＣＬまたは接地電位ＶＳＬとの間にスイッチ回路を設ける構成とすることができる。
【００６１】
図６は、このような実施の形態１の変形例の内部回路群の構成を説明するための概略ブロック図である。
【００６２】
図６を参照して、内部回路１００．１と、電源配線ＶＣＬとの間にはスイッチ回路ＳＷ１０が設けられる。内部回路１００．２と接地配線ＶＳＬとの間には、スイッチ回路ＳＷ１２が設けられる。
【００６３】
他の内部回路についても、図６に示すように、必要に応じて内部回路と電源配線ＶＣＬとの間、または内部回路と接地配線ＶＳＬとの間にスイッチ回路が設けられている。
【００６４】
対応する内部回路の非動作時には、これらスイッチ回路ＳＷ１０〜ＳＷ２４は、コントロール回路２０の制御に応じて、遮断状態とされる。
【００６５】
この結果、待機動作中の消費電力が一層低減されるという効果がある。
図７は、図６に示したスイッチ回路のうち、電源配線ＶＣＬと内部回路との間に設けられるスイッチ回路、たとえばスイッチ回路ＳＷ１０の構成を説明するための回路図である。
【００６６】
スイッチ回路ＳＷ１０は、外部電源電位ｅｘｔ．Ｖｃｃと内部回路との間に設けられるＰチャネルＭＯＳトランジスタＴＰ１０を備える。トランジスタＴＰ１０のゲートは、コントロール回路２０から出力され、対応する内部回路が活性期間中において“Ｌ”レベルとなる信号／ＥＮを受ける。
【００６７】
図８は、内部回路と接地配線ＶＳＬとの間に設けられるスイッチ回路、たとえばスイッチ回路ＳＷ１２の構成を説明するための回路図である。
【００６８】
スイッチ回路ＳＷ１２は、接地配線ＶＳＬと対応する内部回路との間に設けられるＮチャネルＭＯＳトランジスタＴＮ１０を備える。
【００６９】
トランジスタＴＮ１０のゲートは、コントロール回路２０から出力され、対応する内部回路が活性期間中において“Ｈ”レベルとなる制御信号ＥＮを受ける。
【００７０】
このような構成により、より一層待機電流が低減されかつ、ビルトインセルフテスト期間中においては、内部電源回路から供給される内部電源電流値をテストすることが可能であるために、内部電源からの電源電流値が非常に大きな内部回路を有する半導体集積回路装置を不良品として排除することが可能となる。
【００７１】
［実施の形態２］
図９は、本発明の実施の形態２の半導体集積回路装置２０００の構成を説明するための概略ブロック図である。
【００７２】
図１に示した実施の形態１の半導体集積回路装置１０００の構成と異なる点は、内部回路と電源配線ＶＣＬとの間に設けられる内部電源回路がすべて図４に示した内部電源回路２３０と同様の構成を有している点である。
【００７３】
さらに、内部電源回路がこのような構成を有する結果、内部電源電流テスト回路５０中の測定部５４の構成を、以下に説明するように簡略化することが可能となる。また、テスト動作においてテスト結果を保持するラッチ回路が、通常動作においても内部回路１００．１〜１００．９からのデータを格納・保持する動作を行なう構成となっている。
【００７４】
図１０は、実施の形態２のコントロール回路２０およびデータ入出力部３０の構成を説明するための概略ブロック図である。
【００７５】
図５に示した実施の形態１の構成と異なる点は、ラッチ回路５６．１が、通常動作において、データ入出力を行なう際の出力データのラッチ回路としても機能する点である。したがって、テスト動作時には、ラッチ回路５６からは内部電源回路２３０の供給電流値の検出を行なう測定部５４からの出力が取込まれる。テスト動作時においても、測定部５４からの出力は、通常のリード動作と同様に制御回路４０により制御されるタイミングでラッチ回路５６．１に取込まれる。
【００７６】
一方、通常動作のリード動作においては、内部回路群１００．１〜１００．９からのデータが、制御回路４０により制御されるタイミングで、ラッチ回路５６．１〜５６．ｎ（ｎ：自然数）に取込まれる。
【００７７】
このように、ラッチ回路５６．１を通常動作時とテスト動作時において兼用とすることで、回路構成の簡略化およびデータ入出力に要するピン数の増加を抑制することが可能となる。
【００７８】
図１１は、図９に示した内部電源回路２３０．１および、コントロール部２０において、内部電源回路２３０．１〜２３０．４の動作電流値を測定するための測定部５４ならびにラッチ回路５６．１、出力制御部３４および出力バッファ３２の構成を抜き出して示す概略ブロック図である。
【００７９】
測定部５４は、測定制御部５２の制御に従って、内部電源回路２３０．１〜２３０．４の内部のノードｎ２３０の電位を選択的に伝達するためのマルチプレクサ５４１と、基準電位（Ｖｒｅｆ３）／２を生成するための基準電位発生回路５４２と、マルチプレクサ５４１を介して与えられる測定対象となる内部電源回路のノードｎ２３０の電位と基準電位（Ｖｒｅｆ３）／２とを比較するための比較器５４０とを備える。
【００８０】
図４で説明したとおり、内部電源回路２３０は、待機時に動作する電圧変換部ＶＤＣ１は、予めその供給可能な電流量が小さくなるように設定されている。
【００８１】
したがって、対応する内部回路で生じるリーク電流が所定量よりも小さい間は、待機時用の電圧変換部ＶＤＣ１の供給電流により、ノードｎ２３０の電位レベルが保持されている。
【００８２】
ところが、仮に、対応する内部回路１００．４に何らかの不良が発生しており、リーク電流が所定値よりも大きくなり、待機時用電圧変換部ＶＤＣ１の最大電流供給能力を超えたリーク電流が発生しているときは、ノードｎ２３０から供給される内部電源電位は、参照電位Ｖｒｅｆ３のレベルを維持できなくなり、この値よりも低下する。
【００８３】
したがって、測定部５４は、このノードｎ２３０の電位レベルと、所定の電位レベルたとえば参照電位Ｖｒｅｆ／２とを比較器５４０により比較することで、規格値以上のリーク電流の発生を検出する。
【００８４】
なお、図１１に示した構成では、比較器５４０に供給される比較のための基準電位が、電位レベル（Ｖｒｅｆ３）／２であるものとしているが、基準値はこの値に限定されず、他の値でもよい。
【００８５】
また、比較器５４０は、図１１の構成においては、ノードｎ２３０の電位を入力として受け、その電位レベルを基準電位と比較する構成としているが、比較の対象は電圧でなく電流を直接比較する構成としてもよい。
【００８６】
検出結果は、データ出力用のラッチ回路５６．１に入力される。データ出力用のラッチ回路５６．１に与えられた検出結果は、出力バッファ３２．１を介して、データ入出力端子群１２のうちの所定の端子１２．１に出力される。
【００８７】
以上のような構成により、回路規模を抑制しつつ、実施の形態１の半導体集積回路装置１０００と同様の効果を奏することができる。
【００８８】
［実施の形態３］
図１２は、本発明の実施の形態３の半導体集積回路装置３０００の構成を説明するための概略ブロック図である。
【００８９】
図９に示した実施の形態２の半導体集積回路装置２０００の構成と異なる点は、内部回路群１００．１〜１００．９のうち、少なくとも１つの内部回路１００．１がメモリ回路である点である。そして、測定部５４の測定結果が、このメモリセルアレイ２４０に一旦格納されて、外部に読み出される点である。
【００９０】
内部回路１００．１は、したがって、メモリセルアレイ２４０と、コントロール部２０によって制御されてメモリセルアレイ２４０へのデータ入出力等の制御を行なうためのメモリ制御回路２５０とを備える。
【００９１】
図１３は、図１２に示した半導体集積回路装置３０００の構成のうち、コントロール部２０およびデータ入出力部３０の構成のうち、内部電源回路２３０．１〜２３０．４から内部回路１００．４，１００，５，１００．６および１００．８への供給電流量をテストするための構成を抜き出して示す概略ブロック図である。
【００９２】
図１０に示した実施の形態２のコントロール部２０およびデータ入出力部３０の構成と異なる点は、測定部５４により測定された内部電源回路の測定結果がラッチ回路５６を経由して、内部回路１００．１中のメモリセルアレイ２５０に書込まれる構成となっている点である。
【００９３】
メモリセルアレイ２５０に格納されたテスト結果のデータは、入出力バッファ３２から通常の読出動作と同様にして読出される。
【００９４】
図１４は、図１２および図１３に示した構成のうち、内部電源回路２３０．１、測定部５４、ラッチ回路５６およびメモリ制御回路２５０、メモリセルアレイ２４０の構成を抜き出して示す概略ブロック図である。
【００９５】
テスト動作期間中においては、信号ＣＫＥが“Ｌ”レベルとなって、電圧変換回路ＶＤＣ２中の比較器２３４は非活性状態となっている。つまり、待機期間中の電流供給用の電圧変換回路ＶＤＣ１のみがテスト期間中においては動作している。
【００９６】
比較器５４０は、ノードｎ２３０の電位レベルを基準電位、たとえば、電位レベル（Ｖｒｅｆ３）／２と比較した結果を、ラッチ回路５６に対して出力する。
【００９７】
ラッチ回路５６に保持された、内部電源回路２３０．１に対応する内部回路１００．４のリーク電流に関係するデータは、ビルトインセルフテスト回路４２によって制御されるマルチプレクサ２５２およびメモリ制御回路２５０内の書込制御回路２５４を介してメモリセルアレイ２４０に書込まれる。
【００９８】
すべての内部電源回路２３０．１〜２３０．４についてこのようなテスト動作が終了した後、メモリセルアレイ２４０に格納されたテスト結果のデータは、メモリ制御回路２５０中の読出制御回路２５６と、バッファ回路３２を介して、データ入出力端子１２に対して出力される。
【００９９】
なお、通常動作においては、入出力バッファ３２からのデータが、マルチプレクサ２５２および書込制御回路２５４を介してメモリセルアレイ２４０に書込まれる。
【０１００】
以上のような構成によっても、実施の形態２の半導体集積回路装置２０００と同様の効果を奏することができる。
【０１０１】
［実施の形態４］
図１５は、本発明の実施の形態４の半導体集積回路装置４０００の構成を説明するための概略ブロック図である。
【０１０２】
図１２に示した実施の形態３の半導体集積回路装置３０００の構成と異なる点は、コントロール部２０に対して、テスト端子１８を介して、テスト用の参照電流が供給される構成となっている点である。さらに、後に説明するように、内部電源回路中において、待機時の動作電流を供給するための電圧変換回路ＶＤＣ１の構成も異なる。
【０１０３】
その他の点は、実施の形態３の半導体集積回路装置３０００の構成と基本的に同様であるので、同一部分には同一符号を付してその説明は繰返さない。
【０１０４】
図１６は、図１５に示した構成のうち、内部電源回路２３０．１および測定部５４の構成を説明するための概略ブロック図である。
【０１０５】
図１６に示した構成では、内部電源回路２３０．１に対応した内部回路１００．４のリークレベルを判定するために、待機時用の電圧変換回路ＶＤＣ１の電流供給能力を利用する代わりに、テスト端子１８から供給される電流値ｉに応じて動作する電流源の電流供給能力を利用する。
【０１０６】
すなわち、リーク電流を試験するためのテストモード期間中は、コントロール部２０から出力される制御信号／ＴＥが不活性状態となって、待機時用の電圧変換回路ＶＤＣ１も非活性状態とされる。その代わりに、測定部５４は、端子１８に供給される電流ｉを、ノードｎ２３０に供給するためのカレントミラー回路５４４と、基準電位、たとえば、電位レベル（Ｖｒｅｆ３）／２を生成するための基準電位発生回路５４２と、ノードｎ２３０の電位レベルを基準電位（Ｖｒｅｆ３）／２と比較するための比較器５４０と、測定制御部５２により制御されて、測定対象となる内部電源回路の内部ノード２３０と比較器５４０のプラス入力ノードとを選択的に結合するための切換回路５４３とを備える。
【０１０７】
カレントミラー回路５４４は、端子１８と接地電位Ｖｓｓとの間に設けられるＮチャネルＭＯＳトランジスタＴＮ５０と、外部電源電位ｅｘｔ．Ｖｃｃと接地電位Ｖｓｓとの間に直列に接続されるＰチャネルＭＯＳトランジスタＴＰ５０およびＮチャネルＭＯＳトランジスタＴＮ５２と、外部電源電位ｅｘｔ．Ｖｃｃと比較器５４０のプラス入力ノードとの間に設けられるＰチャネルＭＯＳトランジスタＴＰ５２とを備える。
【０１０８】
トランジスタＴＮ５０のゲートと端子１８とは結合され、トランジスタＴＮ５０とトランジスタＴＮ５２のゲートは相互に結合している。
【０１０９】
一方、トランジスタＴＰ５０とトランジスタＴＮ５２の接続ノードは、トランジスタＴＰ５０のゲートおよびトランジスタＴＰ５２のゲートと結合されている。
【０１１０】
端子１８を介して外部から入力された電流ｉは、トランジスタＴＮ５０、ＴＮ５２、ＴＰ５０およびＴＰ５２により構成されるカレントミラー回路５４４から切換回路５４３を経由して、測定対象となる内部電源回路のノードｎ２３０に供給される。
【０１１１】
たとえば、内部電源回路２３０．１に対応する内部回路１００．４にリークがなければ、供給される電流量ｉでノードｎ２３０の電位レベルは維持される。
【０１１２】
しかしながら、内部回路１００．４にリーク電流が存在する場合、そのリーク量が供給される電流量ｉよりも小さければ、ノードｎ２３０の電位レベルは維持されるが、逆にリーク電流が供給される電流量ｉよりも大きくなるとノードｎ２３０の電位レベルは低下する。
【０１１３】
このノードｎ２３０の電位レベルを比較器５４０で基準電位（Ｖｒｅｆ３）／２と比較することで、対応する内部回路のリーク状態を試験することができる。
【０１１４】
また、外部から入力する電流量ｉを変化させることで、内部回路のリーク量の大きさ自体も決定することも可能となる。
【０１１５】
さらに、図１４のラッチ回路５６の代わりに、データ変換回路５４６が設けられている。
【０１１６】
電流値ｉを順次変化させつつ、比較器５４０の出力レベルを順次メモリセルアレイ２４０に格納するのであれば、テスタ側からメモリセルアレイ２４０のデータを書込むべきメモリセルを選択するためのアドレス信号を与えつつ、データの書込を行なえばよい。この場合は、データ変換回路５４６としては、図１４と同様に比較器５４０の出力を保持するラッチ回路が設けられていればよい。
【０１１７】
これに対して、後に説明するように、電流値ｉを順次変化させて、比較器５４０の出力レベルが変化する変化点を表すデータを符号化した上でメモリセルアレイ２４０に格納する場合は、データ変換器５４６は、ビルトインセルフテスト回路４２からテスタから出力される電流値ｉを示す符号化データを受け取り、この符号化データをメモリセルアレイ２４０に対して書込む構成が必要となる。
【０１１８】
図１７は、以上説明したように、外部から供給される電流量ｉにより、テスト対象となる内部回路、たとえば内部回路１００．４において発生しているリーク電流量を検出する手続を説明するための概念図である。
【０１１９】
外部から入力される比較用の電流値ｉをデフォルトの値から順次変化させ、そのたびに内部ノードｎ２３０の電位レベルが維持されているかどうかを試験する。入力される電流よりも内部回路のリーク電流が小さく、内部ノードｎ２３０の電位レベルが維持されていれば、比較器５４０の出力は“Ｌ”レベルであり、逆にリークの方が大きく、ノードｎ２３０の電位レベルが維持できない場合は比較器５４０からの出力は“Ｈ”レベルとなる。
【０１２０】
したがって、外部から供給する電流値ｉを小さい側から順次試験していくこととすると、試験結果は、最初“Ｈ”レベルが出力され、電流値ｉの値がある値以上となった時点で“Ｌ”レベルに変化する。
【０１２１】
これらの結果をメモリに格納する方法としては、まず第１に、このようにして電流値ｉを順次変化させながらそれぞれの電流値ｉに対応する比較器５４０の比較結果を格納していくという手順を採ることが可能である。
【０１２２】
ただし、よりメモリに格納されるデータ量を抑制するためには、第２の方法として、比較器５４０の出力レベルが変化する変化点の電流値ｉの値を符号化し、その符号化された値をメモリに格納することも可能である。
【０１２３】
図１７においては、現時点の比較器５４０の出力レベルと１段階前の比較器５４０の出力レベルとの排他的論理和演算を行なうことにより、変化点を検出する手順を説明している。
【０１２４】
電流値ｉがデフォルト値であるときは、論理値”１”と比較器５４０の出力レベルとの排他的論理和が計算される。一方、電流値ｉが最大値であるときは、論理値”０”と比較器５４０の出力レベルとの排他的論理和が計算される。
【０１２５】
一方、ビルトインセルフテスト回路４２は、外部から与えられる電流値ｉが何段階目の値であるかを符号化して出力しているものとする。したがって、電流値ｉが１６段階に変化しており、比較器５４０の出力レベルの変化点で、この符号化信号が、たとえば、（Ｐ３，Ｐ２，Ｐ１，Ｐ０）＝（１１０１）であるならば、データ”１１０１”をメモリセルアレイ２４０に格納すればよい。
【０１２６】
図１８は、電流値ｉを順次変化させたときに、比較器５４０の出力レベルの変化する点を符号化してメモリセルアレイ２００に書込むためのデータ変換回路５４６の構成を説明する概略ブロック図である。
【０１２７】
上述のとおり、外部から供給される電流値ｉを１６段階にデフォルト値から変化させる場合について説明する。
【０１２８】
電流値ｉを順次変化させつつ、比較器５４０の出力レベルが変化する点を探索するためには、電流値ｉが１段階前のレベルであったときの比較器５４０の比較結果と、電流値ｉの現段階における比較器５４０の比較データが存在する必要がある。
【０１２９】
したがって、データ変換回路５４６は、第１のラッチ回路５４６０と、第２のラッチ回路５４６２と、比較器５４０からの出力を電流値ｉのレベルが変わるごとに交互に第１のラッチ回路５４６０と第２のラッチ回路５４６２に書き込むための切替回路５４６４とを備える。すなわち、切替回路５４６４は、この２つのラッチ回路５４６０および５４６２に対して、比較結果データをインタリーブしながら格納していく。ただし、最初の比較データが得られる際に、第１のラッチ回路５４６０には、強制的に“Ｈ”レベルが格納されており、第２のラッチ回路５４６２に電流値ｉのデフォルト値に対する比較結果のデータが格納されるとする。
【０１３０】
このように２つのラッチ回路５４６０および５４６２に格納されたデータは、排他的論理和演算回路５４６６により、排他的論理和演算が行なわれる。排他的論理和演算回路５４６６が、順次排他的論理和演算を行なっていくうちに、その論理レベルが変化した時点で、トランスファーゲート５４６８が活性状態とされる。
【０１３１】
一方、ラッチ回路５４７０は、ビルトインセルフテスト回路４２から出力されている、現段階での電流値ｉの段階を示す符号化された信号を格納する。トランスファーゲート５４６８は、ラッチ回路５４７０からの出力を受けて、排他的論理和演算回路５４６６の出力レベルは活性状態となった時点で、ラッチ回路５４７０に格納されているデータをメモリセルアレイ２４０に対して出力する。
【０１３２】
１６段階に電流値ｉを変化させて測定する場合は、４ビットの信号の組合せで電流値ｉのレベルを識別することができる。したがって、メモリセルアレイ２４０にはこの４ビットのみを格納すればよい。
【０１３３】
もしも、デフォルト値の電流値ｉに対して、排他的論理和演算回路５４６６の出力レベルが“Ｈ”レベルとなっているのであれば、テスト対象となっている内部電源回路に対応した内部回路はリーク電流の少ない回路であるといえる。
【０１３４】
逆に、電流値ｉが最終段階となるまで、排他的論理和演算回路５４６６の出力レベルが“Ｌ”レベルに変化しないのであれば、テスト対象となっている内部電源回路に対応する内部回路のリーク電流は非常に大きいということになる。
【０１３５】
［実施の形態４の変形例１］
実施の形態４においては、内部電源回路から対応する内部回路に供給される電流値の大きさを試験するにあたり、端子１８を介して、外部テスタから比較用の参照電流ｉが与えられる構成となっていた。
【０１３６】
実施の形態４の変形例においては、この基準電流自体を測定部５４内で発生させる構成となっている。
【０１３７】
図１９は、実施の形態４の変形例の内部電源回路２３０．１および測定部５４の構成を説明するための概略ブロック図である。
【０１３８】
すなわち、図１９に示した構成では、図１６に示した構成と比較して、測定部５４は、内部参照電流発生回路５４８を備え、カレントミラー回路５４４は、この内部参照電流発生回路５４８から出力される電流値ｉを、内部ノードｎ２３０に供給する。
【０１３９】
図１９を参照して、内部参照電流発生回路５４８は、電源電位ｅｘｔ．Ｖｃｃと接地電位Ｖｓｓとの間に直列接続される抵抗体Ｒ１およびＲ２と、抵抗体Ｒ１および抵抗体Ｒ２の接続ノードの電位Ｖｒｅｆ４をマイナス入力ノードに受け、信号ＴＥの活性化に応じて活性化される比較器５４８０と、内部ノードｎ５４８と電源電位ｅｘｔ．Ｖｃｃとの間に設けられ、ゲートに比較器５４８０の出力レベルを受けるＰチャネルＭＯＳトランジスタＴＰ５４８と、ノードｎ５４８と接地電位Ｖｓｓとの間に接続され、ビルトインセルフテスト回路４２から出力される制御信号に応じてその抵抗値を変化させることが可能な可変抵抗Ｒ３と、カレントミラー回路５４４のトランジスタＴＮ５０のドレインと電源電位ｅｘｔ．Ｖｃｃとの間に設けられ、ゲートに比較器５４８０の出力を受けるＰチャネルＭＯＳトランジスタＴＰ５５０とを備える。ノードｎ５４８は比較器５４８０のプラス入力ノードと結合している。
【０１４０】
内部参照電流発生回路５４８は、このような構成を有する結果、トランジスタＴＰ５５０のドレインからは電流値ｉ＝Ｖｒｅｆ４／Ｒ３の電流値が出力されることになる。
【０１４１】
すなわち、参照電流値ｉは、ビルトインセルフテスト回路４２からの信号により可変抵抗Ｒ３の抵抗値を変化させることで複数段階のレベルに変化する。
【０１４２】
図２０は、ビルトインセルフテスト回路４２から出力される符号出力の例を示す概念図である。
【０１４３】
ここでは、ビルトインセルフテスト回路４２から４ビットの信号が発生され、１６段階の参照電流を表現しているものとする。
【０１４４】
順次参照電流の電流値ｉを変化させ、前段階の比較結果と排他的論理和を取ることで、レベルの変化点を抽出する。
【０１４５】
この抽出ポイントにおけるビット信号がリーク電流の大きさを表わす。したがって、そのビットの組合せを、図１８に示したのと同様の回路構成によりメモリセルアレイ２４０へ書込むこととする。
【０１４６】
［実施の形態４の変形例２］
以上の説明では、内部回路と電源配線ＶＣＬとの間に内部電源回路２３０と同様の内部電源回路が設けられる構成について説明した。
【０１４７】
しかしながら、参照電流値ｉが外部から供給される場合や、あるいは測定部５４内で参照電流値ｉが発生される場合には、内部電源回路２３０の代わりに、電源配線ＶＣＬと内部回路との間にスイッチ回路、たとえば、図６に示したスイッチ回路ＳＷ２０が設けられている場合もテストすることが可能である。
【０１４８】
図２１は、このような場合において、内部回路のリーク電流をテストする回路構成を説明する図である。
【０１４９】
内部電源回路２３０の代わりにスイッチ回路ＳＷ２０が設けられている点を除いては、図１９に示した構成と同様であるので、同一部分には同一符号を付してその説明は繰返さない。
【０１５０】
図２２は、図２１で説明したように、電源配線ＶＣＬと内部回路との間にスイッチ回路ＳＷ１６が設けられる構成に加えて、さらに内部回路と接地配線ＶＳＬとの間にもスイッチ回路、たとえば、図６に示したスイッチ回路ＳＷ１８が設けられている場合のリーク電流を測定するための構成を説明する概略ブロック図である。
【０１５１】
図２１の場合と同様に、リーク電流測定時には、スイッチ回路ＳＷ１６あるいはＳＷ１８のトランジスタをオフ状態とすることで、内部回路１００．５に対して参照電流のみを供給する。この場合のノードｎ２３０の電位レベルを測定することで、リーク電流の大きさを判定することができる。
【０１５２】
テスト動作時に電源配線側と接地配線側のリークを個別に測定できるように、電源配線ＶＣＬ側のスイッチＳＷ１６のトランジスタを制御するための論理ゲートＬＧ１と、接地配線ＶＳＬ側のスイッチ回路ＳＷ１８を制御するための論理ゲートＬＧ２とが設けられている。
【０１５３】
論理ゲートＬＧ１は、コントロール部２０から出力される信号／ＣＫＥおよび／ＴＥ１がともに“Ｌ”レベルとなる場合に“Ｌ”レベルの信号を出力する。
【０１５４】
一方、論理ゲートＬＧ２は、コントロール回路２０から出力される信号ＣＫＥおよび信号ＴＥ２がともに“Ｈ”レベルである場合に“Ｈ”レベルとなる信号を出力する。
【０１５５】
［実施の形態５］
図２３は、複数の半導体集積回路装置５０００．１〜５０００．１２をボード３００上に実装し、一括してテストを行なう場合の構成を説明する概念図である。
【０１５６】
なお、複数の半導体集積回路装置を一括してテストする方法としては、このようにボード上に複数個実装するばかりでなく、ウェハ状態でのテストを行なうための冶具であるウェハカードによって、同時にテストする構成としてもよい。
【０１５７】
これらの場合、複数のチップには、ボード（またはウェハカード）上の電源線３０２から共通に電源電位レベルが供給されている。また、複数のチップには、ボード（またはウェハカード）上の接地線３０４から共通に接地レベルが供給され、ボード（またはウェハカード）上の信号線３０６により制御信号やデータ信号が伝達されている。ボード３００へは外部テスタ（図示せず）から、インタフェース部３１０を介して、電源電位の供給、制御信号の供給およびデータ信号の授受が行なわれる。
【０１５８】
ここで、複数のチップのうちで異常リークを示すチップがあると、その影響を受けてこの電源線３０２の電位レベルも変動し、他のチップの測定を正確に行なうことができなくなる可能性がある。
【０１５９】
図２４は、図２３において、ボード３００上に実装されている複数の半導体集積回路装置５０００．１〜５０００．１２のうち、半導体集積回路装置５０００．１のコントロール部２０中の測定部５４の構成を説明するための概略ブロック図である。他の半導体集積回路装置５０００．２〜５０００．１２の構成も、半導体集積回路装置５０００．１の構成と同様である。
【０１６０】
ここで、半導体集積回路装置５０００．１の構成は、基本的には、図１２に示した半導体集積回路装置３０００の構成と同様であるものとする。
【０１６１】
ただし、図１２〜図１４で説明した半導体集積回路装置３０００の構成とは、以下の点で異なる。
【０１６２】
ｉ）図１２に示した半導体集積回路装置３０００の構成では、内部電源回路のうち、電源配線ＶＣＬと内部回路との間に設けられる内部電源回路は、図１４に示すような電圧変換回路ＶＤＣ１とＶＤＣ２の双方を備える構成となっていた。
【０１６３】
これに対して、半導体集積回路装置５０００．１では、内部電源回路としては、たとえば、図２に示した内部電源回路２００のように電圧変換回路が１系統設けられる構成であってもよい。
【０１６４】
したがって、後に説明するように、半導体集積回路装置５０００．１では、測定部５４から、内部電源回路の動作電流値を測定するための電流ｉが供給される。
【０１６５】
ｉｉ）ただし、内部電源回路の各々には、動作電流の測定結果により、対応する内部回路のリーク電流が大きいと判定された場合、コントロール回路２０からの活性化信号ＣＫＥと関わりなく、電源配線ＶＣＬから内部電源回路への電流供給を停止させるための構成が設けられる。
【０１６６】
ｉｉｉ）図１３および図１４では、測定対象となる内部電源回路に対して測定部５４が行なった測定の結果は、ラッチ回路５６に格納されたのち、メモリセルアレイ２４０に格納される。したがって、ラッチ回路５６は、１つの内部電源回路に対する測定結果を格納する容量があればよい。
【０１６７】
これに対して、半導体集積回路装置５０００．１は、測定対象となる内部電源回路ごとに、その動作電流の測定結果を個別に格納できるラッチ回路が設けられている。この個別のラッチ回路に格納されたデータに基づいて、上述したような、電源配線ＶＣＬから内部電源回路への電流供給を停止させる機能が実現される。
【０１６８】
図２４は、半導体集積回路装置５０００．１の測定部５４、データ保持回路５７および内部電源回路２２０の構成を抜き出して説明するための概略ブロック図である。
【０１６９】
図２４に示すように、半導体集積回路装置５０００．１においては、データ保持回路５７および内部電源回路２２０が設けられることで、ボード上（あるいはウェハカード上）に、異常リークがあるチップへの電源供給を自動的に停止することが可能となる。
【０１７０】
図２４を参照して、上述のとおり、測定部５４から、測定対象となる内部電源回路２２０の動作電流値を測定するための電流ｉが供給される。このために、コントロール部２０中の測定部５４の構成は、基本的に、図１９に示した構成と同様である。
【０１７１】
したがって、図１９に示した測定部５４と同一部分には同一符号を付してその説明は繰り返さない。ただし、図１９においては、内部参照電流発生回路５４８内の抵抗体Ｒ３の値は、ビルトインセルフテスト回路４２により、順次その値を変化させていく構成であった。図２４においては、抵抗体Ｒ３の値は、ビルトインセルフテスト回路４２により所定の値に固定されるものとする。あるいは、抵抗体Ｒ３は、可変抵抗ではなく、固定値の抵抗を有する抵抗体であってもよい。
【０１７２】
データ保持回路５７は、測定部５４中の比較器５４０からの出力レベルを保持する。すなわち、データ保持回路５７は、測定制御部５２からの信号に基づいて、選択的に比較器５４０の出力を伝達する切換回路５７２と、測定対象となる内部電源回路にそれぞれ対応して設けられ、測定制御部５２からのテストモード期間中であることを示す信号ＴＥに応じて活性化されるラッチ回路５７４．１〜５７４．ｍ（ｍ：自然数）とを備える。ラッチ回路５７４．１〜５７４．ｍは、初期的には、その保持データが”Ｈ”とされており、テストモード期間中は、対応する内部電源回路に対するテスト結果を保持して、それぞれ対応する内部電源回路に対して、テスト結果のデータを出力する。なお、ラッチ回路５７４．１〜５７４．ｍは、メモリセルアレイ２４０に書き込まれ、テスト終了後に読み出される。
【０１７３】
内部電源回路２２０には、ラッチ回路５７４．１〜５７４．ｍのうちの対応するラッチ回路５７４．ｍの電位レベルに応じて、内部電源回路内の比較器２０４への活性化信号ＣＫＥの伝達を制御するためのＮＡＮＤ回路２２２が設けられる。ラッチ回路５７４．１〜５７４．ｍ中のデータは、通常動作時は“Ｈ”レベルに設定され、信号ＣＫＥの活性化に応じて、チップ活性化時には電圧変換回路ＶＤＣ中の比較器２０４を動作状態としている。
【０１７４】
ところが、テスト動作中においては、リーク電流の異常を検出するとラッチ回路５７４．１〜５７４．ｍ中の保持レベルは“Ｌ”レベルに設定される。これにより、信号ＣＫＥのレベルにかかわりなく、比較器２０２は、常に非活性状態となる。これによって、トランジスタＴＰ２００が遮断状態となり、内部回路１００．８への電源供給が停止されるので、異常のあった内部回路と外部電源とを完全に分離することが可能となる。
【０１７５】
なお、図２４においては、複数の内部電源回路のそれぞれに対応して、ラッチ回路５７４．１〜５７４．ｍが設けられ、個別に内部電源回路と電源配線ＶＣＬとの接続を遮断する構成としたが、半導体集積回路装置５０００．１内に内部電源回路が１つだけ設けられている場合は、ラッチ回路５７４．１のみを設け、切換回路５７２を省略することも可能である。
【０１７６】
また、半導体集積回路装置５０００．１内に内部電源回路が複数個設けられている場合において、いずれか１つの内部電源回路の動作電流が所定値を超えている場合は、その半導体集積回路装置５０００．１内の全ての内部電源回路と電源配線ＶＣＬとの接続を遮断する構成とすることも可能である。その場合も、ラッチ回路５７４．１のみを設け、切換回路５７２を省略することも可能である。このときは、ラッチ回路５７４．１の出力が全ての内部電源回路内のＡＮＤ回路２２２の一方入力ノードに与えられる。
【０１７７】
［実施の形態５の変形例］
図２５は、実施の形態５の変形例であって、内部回路１００．８と、電源配線ＶＣＬとの間にスイッチＳＷ１００が挿入されている場合の構成を説明するための概略ブロック図である。
【０１７８】
図２４の構成と異なる点は、電圧変換回路ＶＤＣの代わりに、スイッチ回路ＳＷ１００が設けられる構成となっている点である。
【０１７９】
リーク電流を測定する際には、スイッチ回路ＳＷ１００中のトランジスタＴＰ１０を遮断状態とすることで、参照電流ｉのみが内部回路１００．８に供給される。リーク電流の大きさを測定した結果、所定値以上にリーク電流が大きいと確認されると、ラッチ回路５７４．ｍ中に保持されるデータが“Ｌ”レベルとなるので、信号ＣＫＥの反転信号／ＣＬＥのレベルとかかわりなく、スイッチＳＷ１００は常に遮断状態となる。
【０１８０】
したがって、このリーク電流に異常のある内部回路１００．８が、他チップの測定結果に影響を与えることがない。
【０１８１】
［実施の形態６］
図２６は、実施の形態６として、内部回路の動作電流値の検出回路を測定部５４ではなく、ボード上（もしくはウェハカード上）に配置する場合の構成を説明するための概略ブロック図である。
【０１８２】
すなわち、図２３に示したボード３００の構成に比べると、図２６に示したボード４００は、半導体集積回路６０００．１〜６０００．１２の各々と電源配線３０２との間に、測定回路６４が設けられる構成となっている。
【０１８３】
図２７は、測定回路６４とこれに接続される半導体集積回路装置６０００．１の構成を一部抜き出して示す概略ブロック図である。
【０１８４】
図２５に示した構成とは、以下の点で異なる。
図２５では、測定部５４は、半導体集積回路装置５０００．１内に設けられていたのに対し、図２７では、測定回路６４は、半導体集積回路装置６０００．１の外部のボード上に設けられている。
【０１８５】
したがって、図２５中のスイッチ回路ＳＷ１００の代わりに設けられるスイッチ回路ＳＷ２００中のＰチャネルＭＯＳトランジスタＴＰ１０は、半導体集積回路装置６０００．１の電源端子１４および電源配線ＶＣＬを介して、内部回路１００．８と結合している。
【０１８６】
また、比較回路５４０のプラス入力ノードは、カレントミラー回路５４４の出力と直接結合している。端子１４を介しては、複数の内部回路のうちの１つと選択的に結合することができないからである。
【０１８７】
さらに、参照電流発生回路５４８の比較器５４８０およびラッチ回路５６を制御する信号ＴＥは、外部テスタから与えられる。ラッチ回路５６は、半導体集積回路装置６０００．１全体についての動作電流値のテスト結果を格納する。
【０１８８】
その他の構成は、図２５に示した構成と同様であるので、同一部分には同一符号を付してその説明は繰返さない。
【０１８９】
このような構成とすることで、複数の半導体集積回路装置を一括してテストする際に、動作電流の異常な内部回路を有する半導体集積回路装置が、電源配線３０２から遮断されるので、他の半導体集積回路装置に対する測定結果に影響を与えることがない。
【０１９０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１９１】
【発明の効果】
請求項１〜２および８〜９記載の半導体集積回路装置は、セルフテストの期間中において、内部回路に対応して設けられている内部電源回路の供給電流値に対するテスト結果を外部に出力することができる。したがって、異なる機能を有する複数の内部回路が１チップ上に設けられ、内部回路に応じて内部電源回路が設けられている場合でも、各内部回路に供給される内部電源電流値をセルフテストすることが可能となる。
【０１９２】
請求項３〜７記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の奏する効果に加えて、各内部回路に供給される電流値に対する情報を外部に出力することが可能である。
【０１９３】
請求項１０〜１４記載の半導体集積回路装置は、請求項８記載の半導体集積回路装置の奏する効果に加えて、各内部回路に供給される電流値についても自己試験することが可能である。
【図面の簡単な説明】
【図１】 実施の形態１の半導体集積回路装置１０００の回路構成を示す概略ブロック図である。
【図２】 図１に示した構成のうち内部電源回路２００の構成を説明するための回路図である。
【図３】 図１に示した内部電源回路２１０の構成を説明するための回路図である。
【図４】 図１に示した内部電源回路２３０の構成を説明するための回路図である。
【図５】 図１に示したコントロール部２０およびデータ入出力部３０の構成の一部を抜き出して示す概略ブロック図である。
【図６】 実施の形態１の変形例の内部回路群の構成を説明するための概略ブロック図である。
【図７】 図６に示したスイッチ回路のうち、電源配線ＶＣＬと内部回路との間に設けられるスイッチ回路ＳＷ１０の構成を説明するための回路図である。
【図８】 内部回路と接地配線ＶＳＬとの間に設けられるスイッチ回路ＳＷ１２の構成を説明するための回路図である。
【図９】 実施の形態２の半導体集積回路装置２０００の構成を説明するための概略ブロック図である。
【図１０】 実施の形態２のコントロール回路２０およびデータ入出力部３０の構成を説明するための概略ブロック図である。
【図１１】 内部電源回路２３０．１、測定部５４ならびにラッチ回路５６．１および出力バッファ３２の構成を抜き出して示す概略ブロック図である。
【図１２】 実施の形態３の半導体集積回路装置３０００の構成を説明するための概略ブロック図である。
【図１３】 内部電源回路２３０．１等から内部回路１００．４等への供給電流量をテストするための構成を抜き出して示す概略ブロック図である。
【図１４】 内部電源回路２３０．１、測定部５４、ラッチ回路５６およびメモリ制御回路２５０、メモリセルアレイ２４０の構成を抜き出して示す概略ブロック図である。
【図１５】 実施の形態４の半導体集積回路装置４０００の構成を説明するための概略ブロック図である。
【図１６】 図１５に示した構成のうち、内部電源回路２３０．１および測定部５４の構成を説明するための概略ブロック図である。
【図１７】 テスト対象となる内部回路、たとえば内部回路１００．４において発生しているリーク電流量を検出する手続を説明するための概念図である。
【図１８】 データ変換回路５４６の構成を説明する概略ブロック図である。
【図１９】 実施の形態４の変形例の内部電源回路２３０．１および測定部５４の構成を説明するための概略ブロック図である。
【図２０】 ビルトインセルフテスト回路４２から出力される符号出力の例を示す概念図である。
【図２１】 内部回路のリーク電流をテストする回路構成を説明する図である。
【図２２】 リーク電流を測定するための構成を説明する概略ブロック図である。
【図２３】 複数の半導体集積回路装置をボード３００上に実装し、一括してテストを行なう場合の構成を説明する概念図である。
【図２４】 半導体集積回路装置５０００．１のコントロール部２０中の測定部５４の構成を説明するための概略ブロック図である。
【図２５】 実施の形態５の変形例の構成を説明するための概略ブロック図である。
【図２６】 実施の形態６のボード４００の構成を説明するための概略ブロック図である。
【図２７】 測定回路６４とこれに接続される半導体集積回路装置６０００．１の構成を一部抜き出して示す概略ブロック図である。
【符号の説明】
１０ 制御信号入力端子群、１２ データ入出力端子群、１４ 電源端子、１６ 接地端子、２０ コントロール部、３０ データ入出力部、３２ 入出力バッファ、３４ 出力制御部、４０ 制御回路、４２ ビルトインセルフテスト回路、５０ 内部電源テスト回路、５２ 測定制御部、５４ 測定部、５６ ラッチ回路、６４ 測定回路、１００．１〜１００．９ 内部回路、ＶＣＬ 電源配線、ＶＳＬ 接地配線、２００，２１０，２３０ 内部電源回路、２０２，２１２，２３２ 参照電位生成回路、２０４，２１４、２３４，２３６，５４０ 比較器、３００，４００ ボード、５４１ マルチプレクサ、５４２ 基準電位発生回路、５４３ 切換回路、５４４ カレントミラー回路、５４６ データ変換回路、ＶＤＣ１，ＶＤＣ２ 電圧変換回路、５４６０，５４６２ ラッチ回路、１０００，２０００，３０００，４０００，５０００．１〜５０００．１２，６０００．１〜６０００．１２ 半導体集積回路装置。

Claims (14)

1. 半導体基板の主表面上に形成される半導体集積回路装置であって、
   前記主表面上に形成される複数の内部回路と、
   前記複数の内部回路に前記半導体集積回路装置の外部から供給される第１の外部電源電位を供給するための第１の電源配線と、
   前記複数の内部回路に前記半導体集積回路装置の外部から供給される第２の外部電源電位を供給するための第２の電源配線と、
   前記複数の内部回路のうち所定の内部回路と前記第２の電源配線との間に設けられ、前記第２の外部電源電位のレベルを変換して内部電源電位を前記所定の内部回路に供給するための内部電源回路と、
   前記半導体集積回路装置の自己試験を行うための試験回路とを備え、
   前記試験回路は、前記内部電源回路が前記所定の内部回路に供給する電流量を検知するための測定回路を含み、
   前記測定回路の検知結果を、前記半導体集積回路装置の外部に出力するためのデータ出力回路をさらに備え、
   前記内部電源回路は、
   前記所定の内部回路の動作時に、前記所定の内部回路の電源供給ノードに対して第１の電流供給能力で前記内部電源電位を供給するための電圧変換回路を含み、
   前記試験回路は、
   テスト動作時に、前記電源供給ノードに対して第２の電流供給能力で電源電流を供給するための基準電流発生回路をさらに含み、
   前記測定回路は、前記テスト動作時において、前記電圧変換回路を停止させて、前記電源供給ノードの電位レベルの変化を検出することで前記電流量の検知を行なう、半導体集積回路装置。
2. 前記基準電流発生回路は、
   前記基準電流発生回路からの前記電源電流値を前記半導体集積回路装置の外部から制御するための入力端子と、
   前記入力端子に与えられる信号に応じて、前記電源電流値を変化させるための電流発生回路とを含む、請求項１記載の半導体集積回路装置。
3. 前記電源電流値は、複数の段階にわたって変化され、
   前記測定回路は、段階的に変化する前記電源電流値の各々の値における前記電源供給ノードの電位レベルと基準電位との比較を行なうことで、前記電流量の検知を行なう、請求項２記載の半導体集積回路装置。
4. 前記試験回路は、
   前段階の電源電流値での前記測定回路の比較結果と現段階での電源電流値での前記測定回路の比較結果とをそれぞれ保持するための第１および第２の保持回路と、
   前記第１および第２の保持回路に保持された比較結果に基づいて、前記比較結果の変化点の検出を行なう論理回路とを含む、請求項３記載の半導体集積回路装置。
5. 前記論理回路は、
   前記第１および第２の保持回路に保持された比較結果に対して排他的論理和演算を行なう排他的論理和演算回路を含む、請求項４記載の半導体集積回路装置。
6. 前記試験回路は、
   前記複数の段階にわたって変化される前記電源電流値を符号化する符号化回路を含む、請求項４記載の半導体集積回路装置。
7. 前記複数の内部回路は、通常動作において前記半導体集積回路装置の外部から与えられたデータを格納するためのメモリ回路を含み、
   前記試験回路は、テスト動作において前記論理回路の検出結果に応じて、前記符号化された前記電源電流値を前記メモリ回路に格納するための伝達回路をさらに含む、請求項６記載の半導体集積回路装置。
8. 半導体基板の主表面上に形成される半導体集積回路装置であって、
   前記主表面上に形成される複数の内部回路と、
   前記複数の内部回路に前記半導体集積回路装置の外部から供給される第１の外部電源電位を供給するための第１の電源配線と、
   前記複数の内部回路に前記半導体集積回路装置の外部から供給される第２の外部電源電位を供給するための第２の電源配線と、
   前記複数の内部回路のうち所定の内部回路と前記第２の電源配線との間に設けられ、前記所定の内部回路に対する内部電源電位の供給を制御するための内部電源供給制御回路と、
   前記半導体集積回路装置の自己試験を行うための試験回路とを備え、
   前記試験回路は、前記第２の電源配線から前記所定の内部回路に供給される電流量を検知するための測定回路を含み、
   前記測定回路の検知結果を、前記半導体集積回路装置の外部に出力するためのデータ出力回路をさらに備え、
   前記試験回路は、
   テスト動作時に、前記所定の内部回路の電源供給ノードに対して可変な電流供給量で電源電流を供給するための基準電流発生回路とを含み、
   前記測定回路は、前記テスト動作時において、前記内部電源供給制御回路からの前記電源供給ノードへの電位供給を停止させて、前記電源供給ノードの電位レベルの変化を検出することで前記電流量の検知を行なう、半導体集積回路装置。
9. 前記基準電流発生回路は、
   所定の参照電位を生成するための参照電位発生回路と、
   一方端が所定電位と結合する可変抵抗と、
   前記他方端の電位と前記所定の参照電位との比較結果に応じて、前記電源電流を生成する電流源回路とを含む、請求項８記載の半導体集積回路装置。
10. 前記試験回路は、
    前記テスト動作において、前記電源電流値を複数の段階にわたって変化させる試験制御回路をさらに含み、
    前記測定回路は、段階的に変化する前記電源電流値の各々の値における前記電源供給ノードの電位レベルと基準電位との比較を行なうことで、前記電流量の検知を行なう、請求項９記載の半導体集積回路装置。
11. 前記試験回路は、
    前段階の電源電流値での前記測定回路の比較結果と現段階での電源電流値での前記測定回路の比較結果とをそれぞれ保持するための第１および第２の保持回路と、
    前記第１および第２の保持回路に保持された比較結果に基づいて、前記比較結果の変化点の検出を行なう論理回路とを含む、請求項１０記載の半導体集積回路装置。
12. 前記論理回路は、
    前記第１および第２の保持回路に保持された比較結果に対して排他的論理和演算を行なう排他的論理和演算回路を含む、請求項１１記載の半導体集積回路装置。
13. 前記試験回路は、
    前記複数の段階にわたって変化される前記電源電流値を符号化する符号化回路を含む、請求項１１記載の半導体集積回路装置。
14. 前記複数の内部回路は、通常動作において前記半導体集積回路装置の外部から与えられたデータを格納するためのメモリ回路を含み、
    前記試験回路は、テスト動作において前記論理回路の検出結果に応じて、前記符号化された前記電源電流値を前記メモリ回路に格納するための伝達回路をさらに含む、請求項１３記載の半導体集積回路装置。

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